JP2007163327A - 半導体装置および半導体装置の検査方法 - Google Patents

半導体装置および半導体装置の検査方法 Download PDF

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Abstract

【課題】上層に半導体装置を積層する積層用半導体装置の積層する半導体装置との接続端子と外部機器と接続するために設けられた突起電極間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することを目的とする。
【解決手段】積層する半導体チップとの接続に用いる接続端子およびこの接続端子と基板内の導体で接続される外部端子を備える積層用半導体装置の基板において、電源やＧＮＤ等の同ノードの接続端子間を電気的に導通させることにより、最小限の検査用端子の追加で、各接続端子とそれに対応する外部端子間の電気的導通状態の検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
【選択図】図１

Description

本発明は、上部に半導体装置を積層可能な半導体装置とこの半導体装置の検査方法に関するものである。
携帯電話やデジタルカメラ等の各種電子機器の小型化、高機能化の要請に伴い、電子部品、特に複数個の半導体チップを積層、一体化してなる積層型半導体モジュールが開発されている。
例えば、第１半導体チップが搭載された第１半導体パッケージと、第２半導体チップが搭載された第２半導体パッケージを積層する（例えば、特許文献１参照）。
このような積層型半導体モジュールにおいては、積層後に検査を行って不良と判定された場合、積層型半導体モジュール全体を不良として廃棄するか、あるいは実装箇所をはずしていき再度実装を行う等の工程を必要とし、歩留まりが悪くなる。
これに対して、複数のチップを積層して実装構成する積層型モジュールにおいて、各チップが、積層方向に垂直な第１の同一平面上に実装の際に用いる実装用端子と品質を検査するための検査用端子とを備え、かつ第１の同一平面とは異なる第２の同一平面上に隣接する他のチップの実装用端子と接続される実装用パッドと検査用端子と電気的に導通した検査用パッドとを備えた構成についても提案されている。
これにより、まず、実装済みのチップの検査用パッドと、積層するチップの検査用端子とを接合して、実装済みのチップの、検査用パッドと電気的に導通した検査用端子から検査用信号を入力して検査を行い、その後、検査結果が良好であった場合には、積層する検査済みのチップを、実装済みのチップの同一平面状で移動して、積層するチップの実装用端子を実装済みのチップの実装用パッドに接続して実装を行うことができる（例えば、特許文献２参照）。
さらに、積層型半導体モジュールにおいて、容易に電気的特性を検査できるようにした構成もある。そのモジュールは、半導体チップと、配線パターンが形成されるとともに半導体チップが一方の面に搭載され、この半導体チップよりも大きい外形をなす基板と、この基板における半導体チップが搭載された領域よりも外側の領域に形成された第１の端子と、配線パターンの一部を含み、基板における第１の端子よりも内側の領域で半導体チップと対向する面とは反対側の面を露出してなる第２の端子とを含み、半導体チップは第１および第２の端子と電気的に接続された構成となっている。
この半導体装置においては、半導体チップに電気的に接続された第１および第２の端子が形成されている。これにより、第１の端子を他の部材との電気的接続に使用し、第２の端子を電気特性の検査に使用することができる（例えば、特許文献３参照）。
また、グリッドアレータイプの半導体パッケージにおいて、表面実装した際の信号ピンと回路基板における回路パターンの接合の導通検査、および作製完了の半導体パッケージの電気試験が容易にできる構成も提案されている。この半導体パッケージは、本体の裏側にグリッドアレーで配置された信号ピンを回路基板の回路パターンと接合して表面実装する半導体装置において、本体の表面に信号ピンと電気的に接続されたコンタクトパッドを備えた構成からなる（例えば、特許文献４参照）。
特開２００４−３６３１２６号公報 特開２００４−２８１６３３号公報 特開２００２−８３８９７号公報 特開平９−２２３７２５号公報
第２の例では、積層するチップのそれぞれに実装用接続端子と検査用接続端子とを設けてあり、これらが搭載されている基板には検査用接合部と他の基板と接続するための実装用端子とが設けられている。しかし、この積層モジュールは、チップが基板に直接搭載される構成であり、チップを子基板に実装したパッケージ同士を積層する構成においては、個々のパッケージの検査を行うことができない。
また、第３の例では、第２の端子を用いることで検査を行うことができるが、積層するための接続端子を含めた検査を行うことはできない。
さらに、第４の例では、信号ピンとコンタクトパッドとを用いることで導通検査を行うことができる。しかし、このような構成を積層型半導体モジュールに適用する場合、コンタクトパッドを積層用の接続端子として用いると、コンタクトパッドに接触するプローブにより傷が生じるため、接続不良が発生しやすい。
一方、電子機器の小型化、薄型化の進展および半導体チップの薄片化技術の進展に伴い、半導体チップを積層して高機能化する要求がより強くなってきている。また、積層する半導体チップを複数用意し、用途に応じて搭載する半導体チップを選択して積層可能は半導体装置も実現されている。この場合に、積層される半導体装置について、半導体チップを積層する前に信頼性を保障するために、積層前の半導体装置における端子間接続状況の検査を行うことが必要となってきている。例えば、積層前の半導体装置の基板配線検査において、上層に搭載する半導体装置と接続するための接続端子および外部機器と接続するために設けられた突起電極の間の電気的導通状態を検査することが必要である。この検査方法としては、上記第４の例のようにプローブを用いる方法がある。しかし、この方法では上記したように傷が生じて接続不良を発生しやすいだけでなく、検査装置が高価になるという課題がある。
本発明の半導体装置および半導体装置の検査方法は、このような課題を解決するためになされたものであり、上層に半導体装置を積層する積層用半導体装置の積層する半導体装置との接続端子と外部機器と接続するために設けられた突起電極間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することを目的とする。
上述したような目的を達成するために、本発明の請求項１記載の半導体装置は、半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、前記外部電極に直接接続される前記接続端子に直接接続され前記基板の前記積層用半導体チップ搭載面の裏面に形成される検査用外部端子とを有し、前記各接続端子に接続される前記外部電極と前記検査用外部電極前記接続端子との間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項２記載の半導体装置は、半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、前記外部電極の内の２以上の同ノードである前記外部電極を直列接続させる導電構造とを有し、前記直列接続された前記接続端子の内の所定の２接続端子に接続される前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項３記載の半導体装置は、請求項２記載の半導体装置において、前記導電構造が前記接続端子と同層の最上位層配線で形成され、前記直列接続された前記接続端子の内の任意の接続端子に接続される前記外部電極を基準電極として、前記基準電極と前記それぞれの外部電極との間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項４記載の半導体装置は、請求項２記載の半導体装置において、前記導電構造として最上位層配線で形成された電圧振れを抑える環状配線を用い、前記環状配線と同ノードである前記外部電極が前記環状配線に接続することを特徴とする。
請求項５記載の半導体装置は、請求項３記載の半導体装置において、前記導電構造が任意の層の配線を組み合わせて形成され、前記直列接続された前記接続端子の内の所定の２接続端子に接続される前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項６記載の半導体装置は、半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、２つの同ノードである前記外部電極を１組として直列接続させる導電構造とを有し、前記直列接続された各組の前記接続端子に接続される２つの前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項７記載の半導体装置は、請求項６記載の半導体装置において、前記各組毎のいずれかの前記接続端子が接続されて最上位層配線で形成されて電圧振れを抑える環状配線をさらに備えることを特徴とする。
請求項８記載の半導体装置は、請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置において、前記導体および前記導通構造それぞれの間隔の設計寸法値が最小設計寸法値より大きいことを特徴とする。
請求項９記載の半導体装置の検査方法は、請求項６記載の半導体装置の導通検査に際し、全ての同ノードの接続端子が直列接続されるように、分離している各組の外部電極間を電気的に接続する検査ソケットを用い、直列接続の両端となる前記外部電極に対応する前記検査ソケットの端子間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
請求項１０記載の半導体装置の検査方法は、請求項９記載の半導体装置の検査方法において、全ての接続端子が直列接続されるように、分離している各組の外部電極間を電気的に接続する検査ソケットを用い、直列接続の両端となる前記外部電極に対応する前記検査ソケットの端子間の導通検査を行うことにより、全ての前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする。
以上により、上層に半導体装置を積層する積層用半導体装置の積層する半導体装置との接続端子と外部機器と接続するために設けられた突起電極間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することができる。
以上のように、積層する半導体チップとの接続に用いる接続端子およびこの接続端子と基板内の導体で接続される外部端子を備える積層用半導体装置の基板に、外部端子と同一面に、別途、接続端子と電気的に接続される検査用端子を設けることにより、外部端子と検査用端子との導通検査を行うことで、接続端子と外部端子間の導通検査を一方の面に形成された端子のみを用いて行うことができるため、接続端子と外部端子間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することができる。
また、電源やＧＮＤ等の同ノードの接続端子間を電気的に導通させることにより、最小限の検査用端子の追加で、各接続端子とそれに対応する外部端子間の電気的導通状態の検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、同一要素には同一符号を付しており、説明を省略する場合がある。また、各図面においては、それぞれの厚みや長さ等は図面の作成上、実際の形状とは異なる。さらに、半導体チップの接続用電極、基板の接続端子や配線パターン、ビア等については省略または図示しやすい個数や形状としている。
本発明の半導体装置および半導体装置の検査方法は、基板に半導体チップを搭載する半導体装置において、半導体チップ搭載面と対向する面に形成される外部端子と、半導体チップ搭載面に形成される積層半導体チップとの接続端子とを備え、さらに、接続端子と電気的に接続される検査用外部端子を外部端子形成面に設けて、接続端子が実機用と検査用の２つの外部端子に接続される構成を成し、外部端子と検査用外部端子間の電気的導通を調べることにより、接続端子と外部端子間の導通検査を行う。これにより、基板の一方の面に形成される外部端子と検査用外部端子のみにコンタクトして導通検査を行うことができるため、接続端子と外部端子間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することができる。
また、電源やＧＮＤ等のノードが同じ接続端子が複数ある場合には、それぞれの接続端子を直列に接続し、検査用外部端子を設けることなく、接続された２つの接続端子に対応する外部電極間の導通検査を行うことにより、接続端子と外部電極間の電気的導通状態の検査を行うことができる。
以下、主に、同一ノードの接続端子がある場合の半導体装置および半導体装置の検査方法についての実施の形態を詳しく説明する。
（第１の実施の形態）
本発明の第１の実施の形態における半導体集積回路について図１、図２を用いて説明する。
図１は本発明の第１の実施の形態にかかる積層用半導体装置の構成を示す断面図、図２は本発明の第１の実施の形態にかかる基板の構成を上部から見た簡易図であり、図１のＡ−Ａ’断面図である。
図１において、１８０は積層される半導体装置、１００は半導体チップ、１１０は半導体チップを搭載する基板、１０１は半導体チップを基板１１０に接続するための突起電極、１０２は突起電極を基板１１０に接着するための導電性接着剤、１０３は半導体チップ１００と基板１１０の空間を埋めるためのアンダーフィル樹脂を示している。なお、第１の実施の形態および以下の実施の形態では半導体チップ１００を一般的なフリップチップ方式で搭載する状態を示したが、ワイヤーボンド方式による搭載、または、半導体チップを複数積層した状態での搭載など、チップの搭載方法については、特に指定はしない。
次に基板１１０の構成を示す。
１１５、１２５、１４１は積層される半導体装置１８０を基板１１０に接続するための接続端子、１０４、１３２は１層目の配線、１０６、１２０は３層目の配線、１１２、１２２、１４２，１４３は４層目となる最下部の接続端子、１１３、１２３、１４４、１４５は外部電極となる突起電極を示し、１０７、１０８、１０９、１１１、１１４、１２１、１２４はそれぞれ、配線１０６と接続端子１４２、配線１０６と接続端子１４１、接続端子１４１と接続端子１４３、接続端子１１２と接続端子１１５、接続端子１１５と配線１２０、接続端子１２２と接続端子１２５、接続端子１２５と配線１２０を接続する導体を示す。
基板１１０は、配線１０４、配線１０６、配線１２０、導体１０７、導体１０８、導体１０９、導体１１１、導体１１４、導体１２１、導体１２４などの導体構造による配線引き回しにより、最上部から最下部まで、所定の信号を必要な場所に引き出すことが可能な構造をしている。なお、第１の実施の形態では４層配線の基板を示したが、５層配線、６層配線など配線層数は任意である（以下の各実施の形態も同様）。
次に本発明の第１の実施の形態の特徴となる構成を示す。
第１の実施の形態では、接続端子１４２、導体１０７、配線１０６および導体１０８により、突起電極１４４と接続端子１４１が接続されており、さらに、導体１０９および接続端子１４３により接続端子１４１と突起電極１４５が接続されている。これにより、接続端子１４１と突起電極１４５の接続に、検査用の接続となる突起電極１４４と接続端子１４１が加えられ、突起電極１４５から接続端子１４１を介して突起電極１４４まで直列に接続された構成となっている。この直列の構成により、突起電極１４４から突起電極１４５までの導通を検査することで、途中の接続端子１４１と突起電極１４５の区間の接続に問題ないことを確認することが可能となり、接続端子１４１の表面にプローブを接触させることなしに、外部電極である突起電極１４４および突起電極１４５に検査装置を接続することにより、積層する半導体装置を接続するための接続端子１４１と突起電極１４５の区間の導通検査を容易に行うことが可能となる。
また、電源等の同電位の端子が存在する場合は、積層される半導体装置１８０を繋ぐための接続端子１２５と、外部の基板と接続するために接続端子１２５と反対の基板１１０最下部に配置される接続端子１２２及び接続端子１２２に接続される突起電極１２３と、接続端子１２５と接続端子１２２を繋ぐ貫通導体１２１と、接続端子１２５と同電位で同一面上に配置される接続端子１１５と、基板１１０最下部に配置される接続端子１１２及び接続端子１１２に接続される突起電極１１３と、接続端子１１５と接続端子１１２を繋ぐ貫通導体１１１と、接続端子１２５と接続端子１１５を接続する導体１１４、１２４、配線１２０を備え、突起電極１２３から接続端子１２５、接続端子１１５を介して突起電極１１３まで直列に接続された構成となっている。この直列の構成により、突起電極１２３から突起電極１１３までの導通を検査することで、途中の接続端子１２５と突起電極１２３の区間及び接続端子１１５と突起電極１１３の区間の接続に問題ないことを確認することが可能となり、積層する半導体装置を接続するための接続端子１２５と突起電極１２３の区間と接続端子１１５と突起電極１１３の区間の導通検査が接続端子１２５、接続端子１１５の表面にプローブを接触させることなしに容易に行うことが可能となる。
この結果、基板１１０の両面からプローブを当てて検査する必要が無くなり、検査ソケットのコスト低減、プローブ接触ミスによる歩留低下などを改善することができる。
図２において、２０３は半導体チップ１００を搭載する搭載領域、１１５、１２５、１３０、１３１、１４１は積層される半導体装置１８０と接続するための接続端子、１３２は接続端子１３０と１３１を接続する１層目の基板配線、１０６、１２０は３層目の基板配線、１１４、１２４は接続端子１１５、１２５、基板配線１２０を接続する導体を示す。
接続端子１３０，接続端子１３１および配線１３２で示した配線構成は、図１で示した、接続端子１２５と接続端子１１５の接続を導体１１４、１２４および内部の配線１２０を用いて行った配線構成と異なり、１層目の基板配線１３１のみで接続端子１３０と接続端子１３１の接続を実施し、同じような直列接続構成を維持したものであり、同様に、基板上部の接続端子にプローブを接触することなく、基板下部の突起電極のみを用いて、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
さらに、第１の実施の形態では、導体１１４、導体１２４、配線１２０、導体１２１、導体１１１間でどこかが互いに接触することを防ぐため、各導体の距離を最小設計寸法値より大きくとり、部分的にマージンを増やすことで不具合発生を抑制することが望ましい（以下の各実施の形態における導電構造でも同様）。
以上のように、電源やＧＮＤ等の電位が同じで同ノードとなる接続端子がある場合に、任意の階層の配線を用いてこれらの接続端子を接続することにより、これらの接続端子に対応する基板下部の突起電極にコンタクトすることで、各接続端子とそれに対応する突起電極との間の導通検査を行うことができるため、接続端子にプローブを接続することなく、基板の一方の面に形成された突起電極のみを用いて導通検査を行うことが可能となり、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
（第２の実施の形態）
本発明の第２の実施の形態における半導体集積回路の実施例を図３，図４を用いて説明する。本実施の形態は第１の実施の形態で示した接続端子が複数存在したときに、各接続端子をどのように接続して検査するかを示したものである。
図３は本発明の第２の実施の形態にかかる基板の構成を上部から見た簡易図、図４は本発明の第２の実施の形態にかかる接続の構成を示す概略図であり、図４を用いて、説明を行う。
図３において、３１５、３２５、３４５は積層される半導体装置と接続するための接続端子、３０８は接続端子３１５、３２５、３４５を接続する１層目の最外周を１周する基板配線を示す。
図４において、３１５、３２５、３４５は積層される半導体装置と接続するための接続端子、３０８は接続端子３１５、３２５、３４５を接続する１層目の最外周を１周する基板配線、４１２、４２２、４４２は４層目となる最下部の接続端子、４１３、４２３、４４３は突起電極を示す。
基板配線１０８により、接続端子３１５、３２５、３４５等の複数存在する同電位の接続端子を接続し、検査時の導電経路を確保する役割を担う。このとき、基板配線１０８は１層目の配線に限定され、２層目の配線、３層目の配線を使用しない。１層目のみを用いて接続端子間を接続することにより、検査対象となる導通経路以外の基板内部配線を用いることなく全ての対象経路を経由して導通検査を行うことができる。
検査時は、例えば、突起電極４２３を基準端子として固定して実施する。最初に、突起電極４２３と突起電極４１３を通して接続端子３１５と突起電極４１３の区間を検査し、次に、突起電極４２３と突起電極４４３を通して接続端子３４５と突起電極４４３の区間を検査するといったように順に片側の基準端子固定で端子接続確認を行う。
また、全ての導通経路の接続端子を１つの１層目の配線１０８に接続することにより、検査対象となる全ての経路の導通検査を、任意に選択した１つの突起電極を基準として行うことができるため、検査時に基準端子を変更するための待ち時間が省略でき、且つ検査プログラムも簡単になるため、ミス防止に繋がる。
以上のように、電源やＧＮＤ等の電位が同じで同ノードとなる接続端子が複数ある場合は、１層目のリング配線にこれらの接続端子を接続することにより、これらの接続端子に対応する基板下部の任意の突起電極を基準として、各接続端子に対応する突起電極との導通検査を行うことにより、各接続端子とそれに対応する突起電極との間の導通検査を行うことができるため、接続端子にプローブを接続することなく、基板の一方の面に形成された突起電極のみを用い、かつ、任意の基準突起電極を設けて導通検査を行うことが可能となり、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
さらに、１層目のリング配線と、一般的に同ノード接続端子間の電圧振れを抑制するために用いる環状配線とを兼用することにより、本発明の検査用のリング配線面積の増加を抑制することも可能である。
（第３の実施の形態）
本発明の第３の実施形の態における半導体集積回路の実施例について、図５〜図７を用いて説明する。第２の実施の形態で１層目の配線により配線が引き回しできない場合に対して、各接続端子をどのように接続するかを示したものである。
図５は本発明の第３の実施の形態にかかる基板の構成を上部から見た簡易図、図６は本発明の第３の実施の形態にかかる基板の構成を示す断面図であり、図５のＡ−Ａ‘の断面を示したものである。図７は本発明の第３の実施の形態にかかる接続の構成を示す概略図であり、図７を用いて説明を行う。
図５において、５１５、５２５、３４５は積層される半導体装置と接続するための接続端子、５１８は接続端子５１５、５２５、３４５を接続する２層目の最外周を１周する基板配線を示す。
図６において、５１５は積層される半導体装置と接続するための接続端子、５１８は２層目の最外周を１周する基板配線、６１４は接続端子５１５と基板配線５１８を繋ぐ導体、６１２は４層目となる最下部の接続端子、６１１は接続端子５１５と接続端子６１２を接続する導体、６１３は突起電極を示す。
図７において、５１５、５２５、３４５は積層される半導体装置と接続するための接続端子、５１８は接続端子５１５、５２５、５４５を接続するための２層目の最外周を１周する基板配線、６１２、７２２、７４２は４層目となる最下部の接続端子、６１３、７２３、７４３は突起電極を示す。
基板配線５１８は接続端子５１５、５２５、３４５等の複数存在する同電位の接続端子を接続する配線である。第３の実施の形態は第２の実施の形態と構成が異なり、１層目だけで配線が引き回せない場合、１層目から２層目の配線または３層目の配線等の１層目以外の配線に乗せ変えた後、再度１層目まで配線を乗せ変えることで、同ノードの接続端子を直列の形態で接続する配線を形成している。また、配線５１８は各接続端子の電圧振れを抑える役割りを担い、さらに、１層目より２層目、３層目のほうが配線を引くスペースがある場合、基板配線５１８を太くすることにより電圧振れをより抑えることが期待できる。
検査時は、第２の実施の形態と同じく突起電極７２３を基準端子として固定して実施する。最初に、突起電極７２３と突起電極６１３を通して接続端子５１５と突起電極６１３の区間を検査し、次に、突起電極７２３と突起電極７４３を通して接続端子３４５と突起電極７４３の区間を検査するといったように順に片側の基準端子固定で端子接続確認を行う。
以上のように、電源やＧＮＤ等の電位が同じで同ノードとなる接続端子が複数ある場合は、１層目の配線だけで引き回すことは困難であり、各配線層により形成されたリング配線にこれらの接続端子を接続し、これらの接続端子に対応する基板下部の任意の突起電極を基準として、各接続端子に対応する突起電極との導通検査を行うことにより、各接続端子とそれに対応する突起電極との間の導通検査を行うことができるため、接続端子にプローブを接続することなく、基板の一方の面に形成された突起電極のみを用い、かつ、任意の基準突起電極を設けて導通検査を行うことが可能となり、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
（第４の実施の形態）
本発明の第４の実施の形態における半導体集積回路の実施例について、図８、図９を用いて説明する。第３の実施の形態から検査方法を変更することにより配線の引き回しを簡略化したものである。
図８は本発明の第４の実施の形態にかかる基板の構成を上部から見た簡易図、図９は本発明の第４の実施の形態にかかる接続の構成を示す概略図であり、図９を用いて説明を行う。
図８において、８１５、８２５は積層される半導体装置と接続するための接続端子、８３３、８３４は同電位となる接続端子を接続する２層目、３層目の基板配線を示す。
図９において、８１５、８２５、９４５、９５５、９６５は積層される半導体装置と接続するための接続端子、８３３は接続端子８１５、接続端子９４５を接続する２層目の基板配線、８３４は接続端子９５５、接続端子９６５を接続する３層目の基板配線、９１２、９２２、９４２、９５２、は４層目となる最下部の接続端子、９１３、９２３、９４３、９５３は突起電極を示す。
基板配線８３３、８３４は接続端子８１５、８２５、９４５、９５５、９６５等の複数存在する同電位の接続端子を接続する配線であり、検査時の導電経路を確保する役割を行う。このとき、基板配線８３３、８３４は、複数存在する同電位の接続端子全てを接続するリング配線を形成せず、例えば、配線８３３は接続端子８１５と接続端子９４５の間を接続し、配線８３４は接続端子９５５と接続端子９６５の間を接続するように、１経路に限定される。
検査時は、第３の実施の形態と異なり、検査の基準端子を設けず、２経路１組の接続端子−突起電極の導通検査を実施する。最初に、突起電極９２３と突起電極９１３を通して接続端子８１５と突起電極９１３の区間を検査し、次に、突起電極９４３と突起電極９５３を通して接続端子９４５と突起電極９４３の区間を検査するといったように各区間を独立させて端子接続確認を行う。当然ではあるが、このとき検査対象以外の突起電極は全て検査対象外の配線経路を介して誤った接続検査がされないようにＯＰＥＮの状態に設定する必要がある。この結果、検査工程が多くなるが、その代わりに、リング配線を設けることなく電圧振れを抑制すると共に、配線を効率的に行って基板配線の簡略化が期待できる。
以上のように、電源やＧＮＤ等の電位が同じで同ノードとなる接続端子が複数ある場合は、２経路づつの接続端子−突起電極間接続を１組として接続端子間を任意の階層の配線で接続することにより、これら各組の基板下部の突起電極を用いて、各接続端子に対応する突起電極との導通検査を行うことができ、各接続端子とそれに対応する突起電極との間の導通検査を行うことができるため、接続端子にプローブを接続することなく、基板の一方の面に形成された突起電極のみを用いて導通検査を行うことが可能となり、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
（第５の実施の形態）
本発明の第５の実施の形態における半導体集積回路の実施例について、図１０，図１１を用いて説明する。第１の実施の形態から各接続端子間の検査を簡略化する方法を提案したものである。
図１０は本発明の第５の実施の形態にかかる基板の構成を上部から見た簡易図、図１１は本発明の第５の実施の形態にかかる接続の構成を示す概略図であり、図１１を用いて、説明を行う。
図１０において、１０１５、１０２５、１０４５、１０５５、１０６５、１０７５は積層される半導体装置と接続するための接続端子を示しており、接続端子１０１５と接続端子１０２５は同電位、接続端子１０４５と接続端子１０５５も同電位、接続端子１０６５と接続端子１０７５も同電位となる各接続端子が１対の組となっている状態を示す。なお、１０１５と１０２５の組は電源、１０４５と１０５５の組はＧＮＤと言うように各組間は同電位でなくても問題はなく、全ての経路を接続することも可能である。
図１１において、１０１５、１０２５、１０４５、１０５５、１０６５、１０７５は積層される半導体装置と接続するための接続端子、１１３３は接続端子１０１５、接続端子１０２５を接続する１層目の基板配線、１１１２、１１２２は４層目となる最下部の接続端子、１１１３、１１２３は突起電極、１１９０、１１９２は検査ソケット端子で検査時の導通を取る端子、１１９１は１対の組となっている各接続端子を検査ソケット上で接続するための導体を示す。
第５の実施の形態では、接続端子１０１５と接続端子１０２５、接続端子１０４５と接続端子１０５５といった同電位の接続端子が必ず１対の組になっている。ただし、第１の実施の形態で示した突起電極１４４と突起電極１４５で接続検査ができる構成も１対の組とみなす。
検査時は導体１１９１などにより各接続端子の組が接続された検査ソケット端子を用いて行い、検査ソケット端子１１９０から接続端子１０２５、接続端子１０１５、接続端子１１１２、突起電極１１１３、接続端子１０４５、接続端子１０５５、導体１１９１、接続端子１０６５、接続端子１０７５を介して端子１１９２までが直列に接続されることで、接続端子１０２５と突起電極１１２３の間、接続端子１０１５と突起電極１１１３の間、接続端子１０４５とそれに対応する突起電極の間、接続端子１０５５とそれに対応する突起電極の間、接続端子１０６５とそれに対応する突起電極の間、接続端子１０７５とそれに対応する突起電極の間の導通検査が一度で行うことができ、検査時間の短縮が可能となる。
以上のように、電源やＧＮＤ等の電位が同じで同ノードとなる接続端子が複数ある場合に、２経路づつの接続端子−突起電極間接続を１組としてそれぞれの接続端子間を１層目の配線で接続し、各組が直列に接続されるように端子間が接続された検査ソケットを用いることにより、検査ソケット装着時に全ての同ノードとなる接続端子とそれに対応する突起電極との接続経路が直列に配線されるため、直列配線の両端部の突起電極間の同通検査を行うことにより、全ての接続端子−突起電極間接続の導通検査を行うことができ、接続端子にプローブを接続することなく、基板の一方の面に形成された突起電極のみを用いて導通検査を行うことが可能となり、接続端子、突起電極間の導通検査を容易に行い、積層型半導体モジュールの信頼性を向上することができる。
本発明の半導体装置および半導体装置の検査方法は、上層に半導体装置を積層する積層用半導体装置の積層する半導体装置との接続端子と外部機器と接続するために設けられた突起電極間の電気的導通状態の検査を容易にし、積層型半導体モジュールの信頼性を向上することができ、上部に半導体装置を積層可能な半導体装置とこの半導体装置の検査方法等に有用である。
本発明の第１の実施の形態にかかる積層用半導体装置の構成を示す断面図 本発明の第１の実施の形態にかかる基板の構成を上部から見た簡易図 本発明の第２の実施の形態にかかる基板の構成を上部から見た簡易図 本発明の第２の実施の形態にかかる接続の構成を示す概略図 本発明の第３の実施の形態にかかる基板の構成を上部から見た簡易図 本発明の第３の実施の形態にかかる基板の構成を示す断面図 本発明の第３の実施の形態にかかる接続の構成を示す概略図 本発明の第４の実施の形態にかかる基板の構成を上部から見た簡易図 本発明の第４の実施の形態にかかる接続の構成を示す概略図 本発明の第５の実施の形態にかかる基板の構成を上部から見た簡易図 本発明の第５の実施の形態にかかる接続の構成を示す概略図
符号の説明
１００ 半導体チップ
１０１ 突起電極
１０２ 導電性接着剤
１０３ アンダーフィル樹脂
１０４、１０６、１２０、１３２、３０８、５１８、８３３、８３４、１１３３ 配線
１０７、１０８、１０９、１１１、１１４、１２１、１２４、６１１、６１４、１１９１ 導体
１１０ 基板
１１２、１１５、１２２、１２５、１４１、１４２、１４３、３１５、３２５、３４５、４１２、４２２、４４２、５１５、５２５、６１２、７２２、７４２、８１５、８２５、９１２、９２２、９４２、９４５、９５２、９５５、９６５、１０１５、１０２５、１０４５、１０５５、１０６５、１０７５、１１１２、１１２２ 接続端子
１１３、１２３、１４４、１４５、４１３、４２３、４４３、６１３、７２３、７４３、９１３、９２３、９４３、９５３、１１１３、１１２３ 突起電極
１８０ 半導体装置
２０３ 搭載領域
１１９０、１１９２ 検査ソケット端子

Claims (10)

  1. 半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、
    前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、
    前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、
    前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、
    前記外部電極に直接接続される前記接続端子に直接接続され前記基板の前記積層用半導体チップ搭載面の裏面に形成される検査用外部端子と
    を有し、前記各接続端子に接続される前記外部電極と前記検査用外部電極前記接続端子との間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする半導体装置。
  2. 半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、
    前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、
    前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、
    前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、
    前記外部電極の内の２以上の同ノードである前記外部電極を直列接続させる導電構造と
    を有し、前記直列接続された前記接続端子の内の所定の２接続端子に接続される前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする半導体装置。
  3. 前記導電構造が前記接続端子と同層の最上位層配線で形成され、前記直列接続された前記接続端子の内の任意の接続端子に接続される前記外部電極を基準電極として、前記基準電極と前記それぞれの外部電極との間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする請求項２記載の半導体装置。
  4. 前記導電構造として最上位層配線で形成された電圧振れを抑える環状配線を用い、前記環状配線と同ノードである前記外部電極が前記環状配線に接続することを特徴とする請求項３記載の半導体装置。
  5. 前記導電構造が任意の層の配線を組み合わせて形成され、前記直列接続された前記接続端子の内の所定の２接続端子に接続される前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする請求項２記載の半導体装置。
  6. 半導体チップが搭載された基板上に１または複数の積層用半導体チップを積層可能な半導体装置であって、
    前記積層用半導体チップの端子と接続するために前記基板の前記積層用半導体チップ搭載面に形成される複数の接続端子と、
    前記基板の前記積層用半導体チップ搭載面の裏面に形成される複数の外部電極と、
    前記接続端子または前記基板の内部配線と前記外部電極とを直接前記基板内で接続する導体と、
    ２つの同ノードである前記外部電極を１組として直列接続させる導電構造と
    を有し、前記直列接続された各組の前記接続端子に接続される２つの前記外部電極間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする半導体装置。
  7. 前記各組毎のいずれかの前記接続端子が接続されて最上位層配線で形成されて電圧振れを抑える環状配線をさらに備えることを特徴とする請求項６記載の半導体装置。
  8. 前記導体および前記導通構造それぞれの間隔の設計寸法値が最小設計寸法値より大きいことを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５または請求項６または請求項７のいずれかに記載の半導体装置。
  9. 請求項６記載の半導体装置の導通検査に際し、
    全ての同ノードの接続端子が直列接続されるように、分離している各組の外部電極間を電気的に接続する検査ソケットを用い、
    直列接続の両端となる前記外部電極に対応する前記検査ソケットの端子間の導通検査を行うことにより、それぞれの前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする半導体装置の検査方法。
  10. 全ての接続端子が直列接続されるように、分離している各組の外部電極間を電気的に接続する検査ソケットを用い、
    直列接続の両端となる前記外部電極に対応する前記検査ソケットの端子間の導通検査を行うことにより、全ての前記接続端子と前記外部電極との間の導通検査を行うことを特徴とする請求項９記載の半導体装置の検査方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009052996A (ja) * 2007-08-27 2009-03-12 Texas Instr Japan Ltd 不良解析装置
KR102671633B1 (ko) 2021-08-27 2024-06-03 주식회사 티에스이 테스트 소켓 및 이를 포함하는 테스트 장치와, 테스트 소켓의 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US7825514B2 (en) * 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
JP4840373B2 (ja) * 2008-01-31 2011-12-21 カシオ計算機株式会社 半導体装置およびその製造方法
JP2009182202A (ja) * 2008-01-31 2009-08-13 Casio Comput Co Ltd 半導体装置の製造方法
US7888784B2 (en) * 2008-09-30 2011-02-15 Intel Corporation Substrate package with through holes for high speed I/O flex cable
EP2302403A1 (en) * 2009-09-28 2011-03-30 Imec Method and device for testing TSVs in a 3D chip stack
JP5143211B2 (ja) * 2009-12-28 2013-02-13 パナソニック株式会社 半導体モジュール
JP2011146519A (ja) * 2010-01-14 2011-07-28 Panasonic Corp 半導体装置及びその製造方法
CN112038321A (zh) * 2020-08-10 2020-12-04 唯捷创芯(天津)电子技术股份有限公司 金属过孔连接封装结构、基板及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2004028885A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置、半導体パッケージ及び半導体装置の試験方法
JP2004247523A (ja) * 2003-02-14 2004-09-02 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09223725A (ja) 1996-02-17 1997-08-26 Ricoh Co Ltd 半導体装置
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
JP2002237545A (ja) 2001-02-09 2002-08-23 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004140286A (ja) * 2002-10-21 2004-05-13 Nec Semiconductors Kyushu Ltd 半導体装置及びその製造方法
JP2004281633A (ja) 2003-03-14 2004-10-07 Olympus Corp 積層モジュール
JP3951966B2 (ja) 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347459A (ja) * 2002-05-27 2003-12-05 Nec Corp 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP2004028885A (ja) * 2002-06-27 2004-01-29 Fujitsu Ltd 半導体装置、半導体パッケージ及び半導体装置の試験方法
JP2004247523A (ja) * 2003-02-14 2004-09-02 Matsushita Electric Ind Co Ltd 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009052996A (ja) * 2007-08-27 2009-03-12 Texas Instr Japan Ltd 不良解析装置
JP4489106B2 (ja) * 2007-08-27 2010-06-23 日本テキサス・インスツルメンツ株式会社 不良解析装置
KR102671633B1 (ko) 2021-08-27 2024-06-03 주식회사 티에스이 테스트 소켓 및 이를 포함하는 테스트 장치와, 테스트 소켓의 제조방법

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