JP2009052996A - 不良解析装置 - Google Patents
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Abstract
【解決手段】 不良解析装置100は、サンプルSを支持するための支持部材110と、支持部材110の上方に配置された一対の上部プローブピン120と、支持部材110の下方に配置された一対の下部プローブピン130と、一対の下部プローブピン130を固定しかつ下部プローブピン130のx、y、z方向の移動を可能にする下部マニュピレータ140と、支持部材110の下方に配置され支持部材110に支持されたサンプルSの底面の像を映し出すミラー150と、ミラー150からの反射光を受け取り、サンプルSの底面の拡大像を見る光学顕微鏡160と、下部マニュピレータ140の下端に取り付けられたマグネット170と、マグネット170を固定する基部プレート180とを含んでいる。
【選択図】 図1
Description
12:モールド樹脂
14:電極
16、16a:ボンディングワイヤ
18:配線パターン
20:導電性ランド
22、22a、22b、22c:はんだボール
24:モールド樹脂
27、29、30:配線パターン
26、28:ビアコンタクト
100:不良解析装置
110:支持部材
120、120a、120b:上部プローブピン
130、130a、130b:下部プローブピン
140:下部マニュピレータ
150:ミラー
160:光学顕微鏡
170:マグネット
180:基部プレート
200:第1の切替スイッチ
210:第2の切替スイッチ
Claims (11)
- 第1の導電性領域を含む第1の主面、第1の主面に対向しかつ第2の導電性領域を含む第2の主面、および第1の導電性領域から第2の導電性領域に通じる電流経路を含む基板と、第1の主面上に搭載される少なくとも1つの半導体チップと、半導体チップの電極と第1の導電性領域とを接続する導電性接続部材と、第2の主面の第2の導電性領域に接続された外部接続端子とを含む半導体装置の検査方法であって、
基板の第1の主面側から、第1の導電性領域、導電性接続部材、または基板内の電流経路のいずれかに第1のプローブピンを接触させ、基板の第2の主面側から、外部接続端子に第2のプローブピンを接触させるステップと、
第1のプローブピンと第2のプローブピンとの間に電流を流すステップと、
を含む検査方法。 - 検査方法はさらに、半導体チップが基板の第1の主面上において樹脂封止されている場合には、少なくとも当該樹脂を除去して、導電性接続部材、第1の導電性領域、または基板内の電流経路を露出させるステップを含む、請求項1に記載の検査方法。
- 基板内の電流経路は、多層配線基板に含まれる配線パターンまたはビアコンタクトを含む、請求項2に記載の検査方法。
- 前記露出するステップは、多段階のステップを含み、第1の露出により導電性接続部材または第1の導電性領域を露出させ、第2の露出により基板内の電流経路を露出させる、請求項2または3に記載の検査方法。
- 基板の第1の主面上に複数の半導体チップが積層されているとき、前記露出するステップは、半導体チップ毎の導電性接続部材を露出させる、請求項2ないし4いずれか1つに記載の検査方法。
- 導電性接続部材は、半導体チップの電極と第1の導電性領域とを接続するボンディングワイヤを含む、請求項1ないし5いずれか1つに記載の検査方法。
- 導電性接続部材は、半導体チップの電極を第1の導電性領域にフリップチップ接合するときの接合部材を含む、請求項1ないし5いずれか1つに記載の検査方法。
- 検査方法はさらに、第1および第2のプローブピン間の電流印加により、導電性接続部材、第1の導電性領域、基板内の電流経路、および外部接続端子との間で発生した不良箇所を特定するステップを含む、請求項1ないし7いずれか1つに記載の検査方法。
- 半導体装置を検査する検査装置であって、
サンプルを支持する支持部材と、
前記支持部材の上方に配置された第1のプローブピンと、
第1のプローブピンをx、y、z方向に移動可能であり、第1のプローブピンがサンプルの第1の面側の選択された導電性領域に接触するように第1のプローブピンを位置決めする第1の位置決め手段と、
前記支持部材の下方に配置された第2のプローブピンと、
第2のプローブピンをx、y、z方向に移動可能であり、第2のプローブピンがサンプルの第1の面と対向する第2の面側の選択された導電性領域に接触するように第2のプローブを位置決めする第2の位置決め手段と、
第1および第2のプローブピン間に電流を流す手段と、
を有する検査装置。 - 第2の位置決め手段は、前記支持部材の下方に配置されサンプルの第2の面側の像を映すミラーと、ミラーによって反射された像を入力する顕微鏡とを含む、請求項9に記載の検査装置。
- 検査装置はさらに、第1および第2のプローブピン間に流された電流に応答してサンプル内の不良箇所の有無を提示する提示手段を含む、請求項9または10に記載の検査装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007219201A JP4489106B2 (ja) | 2007-08-27 | 2007-08-27 | 不良解析装置 |
US12/199,497 US20090058447A1 (en) | 2007-08-27 | 2008-08-27 | Fault analyzer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007219201A JP4489106B2 (ja) | 2007-08-27 | 2007-08-27 | 不良解析装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010009975A Division JP2010096772A (ja) | 2010-01-20 | 2010-01-20 | 不良解析装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009052996A true JP2009052996A (ja) | 2009-03-12 |
JP4489106B2 JP4489106B2 (ja) | 2010-06-23 |
Family
ID=40406452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007219201A Expired - Fee Related JP4489106B2 (ja) | 2007-08-27 | 2007-08-27 | 不良解析装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090058447A1 (ja) |
JP (1) | JP4489106B2 (ja) |
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2007
- 2007-08-27 JP JP2007219201A patent/JP4489106B2/ja not_active Expired - Fee Related
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2008
- 2008-08-27 US US12/199,497 patent/US20090058447A1/en not_active Abandoned
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Also Published As
Publication number | Publication date |
---|---|
US20090058447A1 (en) | 2009-03-05 |
JP4489106B2 (ja) | 2010-06-23 |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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