JP2007129178A - ソルダーマスクを形成する方法とソルダーマスクを有する配線基板 - Google Patents

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Abstract

【課題】高い配線密度の配線基板にソルダーマスク作製時間を削減できるソルダーマスクの形成方法と高い配線密度の配線基板とを提供することにある。
【解決手段】配線基板300上のベース層310の表面にソルダーマスクを形成することに適しており、そのうち、前記表面が第1領域A1および第2領域A2ならびに前記表面上に配線パターンを有する前記配線基板を含むものであり、前記方法が以下のステップ:スクリーン印刷プロセスを実行することにより前記第1領域中の前記ベース層の前記表面上に第1サブソルダーマスク330aを形成すること;およびインクジェットプロセスを実行することにより前記第2領域中の前記ベース層の前記表面上に第2サブソルダーマスク330b形成することを包括するものである。
【選択図】図4

Description

この発明は、ソルダーマスクを形成する方法に関し、特に、配線基板上にソルダーマスクを形成する方法に関する。
デジタル電子技術の急速な発展にともなって、印刷配線基板がデジタル電子製品に広く使用されている。モバイル電話、コンピューター、デジタルカメラなどのような電子製品は、印刷配線基板をともなって製造される。言い換えれば、配線基板は、ほぼ全部の電子装置に使用されている。製造方法によって、配線基板は、2つの主要なタイプ:ラミネーション法(lamination method)およびビルトアップ法(built-up method)に分けることができる。一般に、ラミネーション法は、低い配線密度を有する印刷配線基板(Printed Wiring Board = PWB)の製造に供給される。反対に、ビルトアップ法は、高い配線密度を備えたパッケージ基板に供給される。しかしながら、高い配線密度を備えた配線基板への動向により、PWBまたはパッケージ基板のいずれにも関わりなく、PWBおよびパッケージ基板の設計は、高い配線密度ならびに細い線幅の要求に直面しなければならないものとなっている。
上述したように、配線基板は、外部の電子装置へのサポートおよび装置間の電流伝達の媒体を提供するためのものである。従って、配線基板の製造において、外部電子装置の組み立て領域の配線が定義されなければならず、また、高分子重量層が非組み立て領域をカバーして配線基板の保護として提供されなければならない。保護高分子重量層は、しばしばソルダーマスクと呼ばれている。従来において、配線基板上にソルダーマスクを形成するコーティング過程は、配線基板の表面にフォトリソグラフィーインク層をスプレーする;パターン化ソルダーマスクを製造するために、フォトリソグラフィーインク層が露光ならびに現像されるものとなっている。
図1(A)は、その上にソルダーマスクを有する従来の配線基板を示す平面図である。図1(B)は、図1(A)のA−A′線に沿って示した要部断面図である。図1(A)および図1(B)に示した配線基板100は、ベース層110と、配線パターン120と、ソルダーマスク130とを含んでいる。ベース層110は、例えば、単一な絶縁層、あるいは複数のパターン化導電層および少なくとも1つの絶縁層が交互に積み重ねられたものである。ベース層110の表面上の配線パターン120は、複数のパッド122と複数の導電トレース124とを含んでいる。パッド122は、ソルダーマスク130の開口130aによって露出され、キャパシターまたはダイオードのような他の外部電子装置に対する搭載および接続に使用される。導電トレース124は、電流信号を伝送するためにパッド122に接続される。また、ソルダーマスク130もまた外部装置に接続されていない導電トレース124の他の部分(エリアは、図1(A)に点線で表示)をカバーして何らかの保護を提供している。
例えば、非ソルダーマスク定義(NSDM)を使用することにより、配線基板120のパッド122および開口130a間にギャップd1ができる。ソルダーマスク130を形成するプロセスにおいて、ギャップd1の寸法は、主要には、コーティング機械のアラインメント精度によって決定される。一般に、スクリーン印刷法をソルダーマスク130の製造に使用すると、アラインメント精度が低いので、パッド122を直接被覆してパッド122の露出された表面を減少させることからソルダーマスク130を守るためにギャップd1を大きくしなければならない。反対に、もしもより高いアラインメント精度を備えているフォトリソグラフィックプロセスがソルダーマスク130の製造に使用されるならば、ギャップd1は、スクリーン印刷法により製造されるものより小さくすることができる。かくして、配線基板100の配線密度を向上させることができる。
配線基板100の高い配線密度の要求にともなって、パッドd1およびソルダーマスク130の開口130a間のギャップd1が減らされなければならず、より多くの配線パターン120を同一エリア内に適合させることができる。従って、フォトリソグラフィックプロセスがアラインメントの高い精度要求のためにソルダーマスク130の形成手段としてより多く採用されるようになる。
より大きな配線基板100を製造するという今後の動向にともなって、より小さいギャップd1を製作できるソルダーマスク130を形成するフォトリソグラフィック法でさえも配線基板の拡張ならびに縮小のために精確なアラインメントを獲得するための複数の垂下基板(trail substrates)を必要とする。その代わりに、ガラス基板または分離露光法(separate exposure method)がこの問題を解決するために使用される。しかしながら、後述した方法は、ソルダーマスク130を形成するプロセスを複雑にするだけでなく、製造コストの増大も相当なものがある。インクジェット印刷プロセスは、比較的小さいギャップd1を備える高いアラインメントのソルダーマスク130を製造するために拡張ならびに縮小を補うことができるものの、より大きい配線基板100をコーティングする必要があるため、製造工程のスローダウンを導くものとなる。その結果として、製造コストの増大が高い配線密度を備えた配線基板100の大量生産のためにインクジェット印刷技術を不適切なものにしている。
そこで、この発明の目的は、高い配線密度の配線基板においてソルダーマスクを作製するのに必要な時間を削減することのできるソルダーマスクの形成方法を提供することにある。
この発明の別な目的は、製作時間を短縮したソルダーマスクを備える高い配線密度の配線基板を提供することにある。
上記課題を解決し、所望の目的を達成するために、ソルダーマスクを形成する方法であって、配線基板上のベース層の表面にソルダーマスクを形成することに適しており、そのうち、前記表面が第1領域および第2領域ならびに前記表面上に配線パターンを有する前記配線基板を含むものであり、前記方法が以下のステップ:スクリーン印刷プロセスを実行することにより前記第1領域中の前記ベース層の前記表面上に第1サブソルダーマスクを形成すること;およびインクジェットプロセスを実行することにより前記第2領域中の前記ベース層の前記表面上に第2サブソルダーマスク形成することを包括するものである。
この発明の実施形態において、前記第2サブソルダーマスクが第1領域および第2領域間のジャンクション(junction)中で既に形成された前記第1サブソルダーマスクと部分的にオーバーラップするように形成されるものである。
この発明の実施形態において、前記第1サブソルダーマスクが第1領域および第2領域間のジャンクション中で既に形成された前記第2サブソルダーマスクと部分的にオーバーラップするように形成されるものである。
この発明の実施形態において、その上に形成されたソルダーマスクを有する配線基板であって:第1領域および第2領域に分割された表面を有するベース層;前記ベース層の前記表面上に配置された配線パターン;前記第1領域中の前記ベース層の前記表面上に配置された第1サブソルダーマスク;および前記第2領域中の前記ベース層の前記表面上に配置された第2サブソルダーマスクであり、前記第2サブソルダーマスクが前記第1領域および前記第2領域間のジャンクション(junction)中で前記第1サブソルダーマスクと部分的にオーバーラップするものを包括するものである。
この発明の実施形態において、前記第1領域内の前記配線パターンの前記領域が前記第2領域内の配線パターンの前記領域よりも小さい配線密度を有するものである。
この発明の実施形態において、前記第1サブソルダーマスクが前記第1領域中の前記配線パターンの一部をカバーするとともに、前記第2サブソルダーマスクが前記第2領域中の前記配線パターンの一部を露出するものである。
この発明の実施形態において、前記第1サブソルダーマスクが前記第2サブソルダーマスクよりも大きい厚さを有するものであるか、または、前記第1サブソルダーマスクが前記第2サブソルダーマスクよりも小さい厚さを有するものである。
つまり、この発明は、スクリーン印刷またはフォトリソグラフィックプロセスをインクジェット印刷プロセスと一緒に使用して、短縮された製造時間および高いアラインメント精度ならびに信頼性を備える配線基板上のソルダーマスクを製造するものである。従って、高い配線密度を備えた配線基板の大量生産に適合した方法であり、生産性が向上し、製造コストが低減するものである。
この発明の利点は、以下の通りである。
1.インクジェット印刷プロセスが高い配線密度を有する配線基板の領域上にソルダーマスクを形成するために用いられるので、配線基板の配線パターンおよびソルダーマスク間のギャップが低減する。その結果、この発明は、高い配線密度を備える配線基板上にソルダーマスク層を形成するのに適したものとなる。
2.スクリーン印刷プロセスまたはフォトリソグラフィックプロセスがインクジェット印刷プロセスと一緒に使用されて配線基板上にソルダーマスクを形成するため、この発明は、高い配線密度を備える配線基板上にソルダーマスクを形成する速度を向上させることができ、配線基板の生産性を向上させ、全体的な製造コストを低減する。
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
<第1実施例>
図2(A)と図3(A)と図4(A)とは、この発明の第1実施例にかかるソルダーマスクを形成する方法を示す平面図である。図2(B)は、図2(A)のX−X′線に沿って示す要部断面図である。図3(B)は、図3(A)のX−X′線に沿って示す要部断面図である。図4(B)は、図4(A)のX−X′線に沿って示す要部断面図である。図2(A)と図2(B)とにおいて、配線基板300は、ベース層310と、ベース層310の表面310a上に配置された配線パターン320とを含む。ベース層310は、例えば、単一な絶縁層であるか、または複数のパターン化導電層および少なくとも1つの絶縁層を互いの上に代わる代わる積み上げられたものからなる。配線パターン320は、複数のパッド322と複数の導電トレース324とを含む。パッド322は、外部電子デバイスへの導電手段を支持ならびに提供するために使われるとともに、導電トレース324は、信号電流を伝送するために使われる。
図2(A)において、点線がベース層310の表面310aを第1領域A1および第2領域A2に分けている。つまり、ベース層310の表面310a上の第1領域A1および第2領域A2が点線によって示されたジャンクション(junction)Iに存在する。第1実施例では、第2領域A2の配線密度が第1領域の配線密度よりも高い。配線パターン320中のパッド322は、配線密度の高い第2領域A2に位置している。
図3(A)と図3(B)とに示したように、スクリーン印刷プロセスによって第1領域A1中のベース層310の表面310a上に第1サブソルダーマスク330aが形成されるとともに、第1サブソルダーマスク330aが第1領域A1中の配線パターン320の一部分をカバーしている。配線基板300の表面310a上の第1領域A1が低い配線密度を有しているので、インク層が第1サブソルダーマスク330aを形成するためにスクリーン印刷法によりコーティングされることができる。この段階では、高い配線密度を有する表面310a上の第2領域A2には、その上に形成または堆積されるソルダーマスク材料がない。
図4(A)と図4(B)とに示したように、スクリーン印刷プロセスを介して第1サブソルダーマスク330aを形成した後、インクジェット印刷法が第2領域A2中のベース層310の表面310a上に第2サブソルダーマスク330bを形成するために使われる。さらに、第2サブソルダーマスク330b中の開口332もまた配線パターン320のパッド322(部分)を露出させる。第2領域A2中の表面310aが高い配線密度を有するため、ソルダーマスクを形成して第2領域A2を覆う時には、より精確なアラインメントが必要となる。従って、高い精度を有するインクジェット印刷法が第2サブソルダーマスク330bを形成して第2領域A2を覆うために使用される。配線基板300を覆うソルダーマスクを形成するインクジェット印刷法は、スクリーン印刷またはフォトリソグラフィックプロセスと比較して高いアラインメント精度を有するから、第2サブソルダーマスク330bおよび配線パターン320のパッド322間のギャップd1が従来技術(図1(A)および図1(B)に図示)により作製されたギャップd1より小さいものとなる。この段階までで、配線基板300のベース層310上に第1サブソルダーマスク330aおよび第2サブソルダーマスク330bからなるソルダーマスクを製造するために求められるステップが完了する。
注意すべきことは、図4(B)に示したように、第2サブソルダーマスク330bが第1領域A1および第2領域A2間のジャンクションI上で既に形成されている第1サブソルダーマスク330aと部分的にオーバーラップするように形成されるということである。これにより、第1領域A1中の第1サブソルダーマスク330aおよび第2領域A2中の第2サブソルダーマスク330b間のジャンクションI上にギャップを設けないことを確実にするものである。
同じく、図4(B)において、第2サブソルダーマスク330bの厚さは、ある値だけ第1サブソルダーマスク330aの厚さよりも小さくなっている。しかしながら、この実施形態は、第2サブソルダーマスク330bの厚さをそのようなものにだけ限定するものではない。図5は、図4(A)中で第1サブソルダーマスクよりも大きな厚さを有する第2サブソルダーマスクを示す要部断面図である。図5において、インクジェットプロセスで第1サブソルダーマスク330aよりも大きな厚さを有する第2サブソルダーマスク330bを作製する。さらに、第2サブソルダーマスク330bが、また第1領域A1および第2領域A2間のジャンクションI上で既に形成されている第1サブソルダーマスク330aと部分的にオーバーラップするように形成される。これによって、第1領域A1中の第1サブソルダーマスク330aおよび第2領域A2中の第2サブソルダーマスク330b間のジャンクションI上にギャップを設けないことを確実にするものである。
<第2実施例>
次に、別な実施形態が配線基板上にソルダーマスクを形成するプロセスの説明に使用される。図6(A),図7(A),図8(A),図9(A)は、この発明の第2実施例にかかるサブソルダーマスクを形成する方法を示す平面図である。図6(B)は、図6(A)のY−Y′線に沿って示した要部断面図である。図7(B)は、図7(A)のY−Y′線に沿って示した要部断面図である。図8(B)は、図8(A)のY−Y′線に沿って示した要部断面図である。図9(B)は、図9(A)のY−Y′線に沿って示した要部断面図である。図6(A)と図6(B)とにおいて、配線基板400は、図2(A)の配線基板300に類似した構造を有している。配線基板400は、ベース層410と、ベース層410の表面410a上に配置された配線パターン420とを含む。ベース層410をパターン化するプロセスは、第1実施例で使われたプロセスと同一であるから、改めて説明しない。配線パターン420は、複数のパッド422と複数の導電トレース424とを含む。第2実施例では、図6(A)に点線で表示されたジャンクション(junction)Iがベース層410の表面410aを低い配線密度を備える第1領域A1と高い配線密度を備える第2領域A2とに分けている。配線パターン420のパッド422は、第2領域A2に位置し、高い配線密度を備えている。
図7(A)と図7(B)とに示すように、感光インク層Oがベース層410の表面410a(第1領域A1および第2領域A2ともに含む)上に全体的に堆積されて配線パターン420全体をカバーしている。
図8(A)と図8(B)とに示すように、ベース層410の表面410a上に感光インク層Oを形成した(図7(A)と図7(B)とに図示)後、感光インク層Oが露光ならびに現像されて第1サブソルダーマスク430aを形成し、第1領域A1中の配線パターン420の一部分をカバーする。第2実施例では、第1サブソルダーマスク430aが第1領域A1に適合したパターン輪郭を有するとともに、第2領域A2を露出させる。従って、図7(A)と図7(B)とに示した感光インク層Oの露光および現像プロセスを実施した後に、図8(A)と図8(B)とに示した第1サブソルダーマスク430aが形成される。
図9(A)と図9(B)とに示したように、フォトリソグラフィックプロセスでパターン化された第1サブソルダーマスクを形成した後、第2領域A2中でベース層410の表面410a上に第2サブソルダーマスク430bを形成するためにインクジェット印刷プロセスが実施される。第2サブソルダーマスク430b中の開口432により配線パターン420のパッド422(一部分)がそれぞれ露出される。第1実施例と同様に、第2領域A2にソルダーマスクを形成するプロセスは、第2領域A2中の配線基板400の表面410a上の配線密度が高いので、高いアラインメント精度が要求される。従って、高いアラインメント精度を提供することのできるインクジェット印刷プロセスが第2領域A2上に第2サブソルダーマスクを形成するために適切な方法である。インクジェット印刷プロセスは、スクリーン印刷プロセスまたはフォトリソグラフィックプロセスのどちらよりも高いアラインメント精度を有するので、第2サブソルダーマスク430bおよび配線パターン420のパッド422間のギャプd3が従来技術(図1(A)、図1(B)に図示)で作製されるギャップd1よりも小さいものとなる。この段階に至って、第1サブソルダーマスク430aおよび第2サブソルダーマスク430bからなるソルダーマスクを配線基板400のベース層410上に製作するために必要とされるステップが完了する。
第1実施例と同様に、第2サブソルダーマスク430bは、図9(B)に示すように、第1領域A1および第2領域A2間のジャンクションI上で既に形成されている第1サブソルダーマスク430aとオーバーラップするように形成され、第1領域A1中の第1サブソルダーマスク430aおよび第2領域A2中の第2サブソルダーマスク430b間のジャンクションIにギャップが存在しないことを確実なものとしている。
図9(B)に示すように、第2サブソルダーマスク430bの厚さは、第1サブソルダーマスク430aの厚さより一定値だけ小さくなっている。しかしながら、この実施形態は、第2サブソルダーマスク330bの厚さをそのようなものだけに限定するものではない。図10は、図9(A)中で第1サブソルダーマスクよりも大きな厚さを有する第2サブソルダーマスクを示す要部断面図である。図10において、インクジェットプロセスで第1サブソルダーマスク330aよりも大きな厚さを有する第2サブソルダーマスク330bを作製する。さらに、第2サブソルダーマスク330bが、また第1領域A1および第2領域A2間のジャンクションI上で既に形成されている第1サブソルダーマスク330aと部分的にオーバーラップするように形成される。
上述した2つの実施例において、第1サブソルダーマスク430aは、第2サブソルダーマスク430bを形成する前に配線基板のベース層上に形成される。当然のことながら、このことは、この発明の範囲を限定するものではない。ソルダーマスクを形成するプロセスにおいて、第2サブソルダーマスクは、第1サブソルダーマスクを形成する前に形成することができる。ジャンクション(junction)上での第1サブソルダーマスクおよび第2サブソルダーマスク間の緊密な結合を確実なものとするために、第1サブソルダーマスクは、第1領域および第2領域間のジャンクション(junction)上で既に形成されている第2サブソルダーマスクと部分的にオーバーラップするように形成される。さらに、第1サブソルダーマスクの厚さは、第2サブソルダーマスクの厚さよりも大きい、あるいは、小さいものとすることができる。
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
(A)は、その上にソルダーマスクを有する従来の配線基板を示した平面図であり、(B)は、図1(A)のA−A′線に沿って示した要部断面図である。 (A)は、この発明の第1実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図2(A)のX−X′線に沿って示した要部断面図である。 (A)は、この発明の第1実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図3(A)のX−X′線に沿って示した要部断面図である。 (A)は、この発明の第1実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図4(A)のX−X′線に沿って示した要部断面図である。 図4(A)中で第1サブソルダーマスクよりも大きな厚さを有する第2サブソルダーマスクを示す要部断面図である。 (A)は、この発明の第2実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図6(A)のY−Y′線に沿って示した要部断面図である。 (A)は、この発明の第2実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図7(A)のY−Y′線に沿って示した要部断面図である。 (A)は、この発明の第2実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図8(A)のY−Y′線に沿って示した要部断面図である。 (A)は、この発明の第2実施例にかかるソルダーマスクを形成する方法を示す平面図であり、(B)は、図9(A)のY−Y′線に沿って示した要部断面図である。 図9(A)中で第1サブソルダーマスクよりも大きな厚さを有する第2サブソルダーマスクを示す要部断面図である。
符号の説明
300,400 配線基板
310,410 ベース層
310a,410a 表面
320,420 配線パターン
322,422 パッド
324,324 導電トレース
332,432 開口
330a,430a 第1サブソルダーマスク
330b、430b 第2サブソルダーマスク
A1 第1領域
A2 第2領域
I ジャンクション(junction)
d2,d3 ギャップ

Claims (12)

  1. ソルダーマスクを形成する方法であって、配線基板上のベース層の表面にソルダーマスクを形成することに適しており、そのうち、前記表面が第1領域および第2領域ならびに前記表面上に配線パターンを有する前記配線基板を含むものであり、前記方法が以下のステップ:
    スクリーン印刷プロセスを実行することにより前記第1領域中の前記ベース層の前記表面上に第1サブソルダーマスクを形成すること;および
    インクジェットプロセスを実行することにより前記第2領域中の前記ベース層の前記表面上に第2サブソルダーマスク形成すること;
    を包括するものであることを特徴とする方法。
  2. 請求項1の前記方法であって、そのうち、前記第2サブソルダーマスクが第1領域および第2領域間のジャンクション(junction)中で既に形成された前記第1サブソルダーマスクと部分的にオーバーラップするように形成されるものであることを特徴とする方法。
  3. 請求項1の前記方法であって、そのうち、前記第1サブソルダーマスクが第1領域および第2領域間のジャンクション中で既に形成された前記第2サブソルダーマスクと部分的にオーバーラップするように形成されるものであることを特徴とする方法。
  4. ソルダーマスクを形成する方法であって、配線基板上のベース層の表面にソルダーマスクを形成することに適しており、そのうち、前記表面が第1領域および第2領域ならびに前記表面上に配線パターンを有する前記配線基板を含むものであり、前記方法が以下のステップ:
    フォトリソグラフィープロセスを実行することにより前記第1領域中の前記ベース層の前記表面上に第1サブソルダーマスクを形成すること;および
    インクジェットプロセスを実行することにより前記第2領域中の前記ベース層の前記表面上に第2サブソルダーマスク形成すること;
    を包括するものであることを特徴とする方法。
  5. 請求項4の前記方法であって、そのうち、前記第2サブソルダーマスクが第1領域および第2領域間のジャンクション中で既に形成された前記第1サブソルダーマスクと部分的にオーバーラップするように形成されるものであることを特徴とする方法。
  6. 請求項4の前記方法であって、そのうち、前記第1サブソルダーマスクが第1領域および第2領域間のジャンクション中で既に形成された前記第2サブソルダーマスクと部分的にオーバーラップするように形成されるものであることを特徴とする方法。
  7. その上に形成されたソルダーマスクを有する配線基板であって:
    第1領域および第2領域に分割された表面を有するベース層;
    前記ベース層の前記表面上に配置された配線パターン;
    前記第1領域中の前記ベース層の前記表面上に配置された第1サブソルダーマスク;および
    前記第2領域中の前記ベース層の前記表面上に配置された第2サブソルダーマスクであり、前記第2サブソルダーマスクが前記第1領域および前記第2領域間のジャンクション(junction)中で前記第1サブソルダーマスクと部分的にオーバーラップするもの;
    を包括するものであることを特徴とする配線基板。
  8. 請求項7の前記配線基板であって、そのうち、前記第1サブソルダーマスクが前記第1領域中の前記配線パターンの一部をカバーするものであることを特徴とする配線基板。
  9. 請求項7の前記配線基板であって、そのうち、前記第2サブソルダーマスクが前記第2領域中の前記配線パターンの一部を露出するものであることを特徴とする配線基板。
  10. 請求項7の前記配線基板であって、そのうち、前記第1領域内の前記配線パターンの前記領域が前記第2領域内の配線パターンの前記領域よりも小さい配線密度を有するものであること特徴とする配線基板。
  11. 請求項7の前記配線基板であって、そのうち、前記第1サブソルダーマスクが前記第2サブソルダーマスクよりも大きい厚さを有するものであることを特徴とする配線基板。
  12. 請求項7の前記配線基板であって、そのうち、前記第1サブソルダーマスクが前記第2サブソルダーマスクよりも小さい厚さを有するものであることを特徴とする配線基板。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267693A (ja) * 2009-05-13 2010-11-25 Toray Ind Inc ソルダーレジストの形成方法及び回路基板
JP2012033882A (ja) * 2010-07-29 2012-02-16 Samsung Electro-Mechanics Co Ltd 印刷回路基板及び印刷回路基板の製造方法
JP2012104625A (ja) * 2010-11-10 2012-05-31 Nec Corp 多層配線体の構造および製造方法
JP2013074027A (ja) * 2011-09-27 2013-04-22 Sekisui Chem Co Ltd 電子部品の製造方法
KR101364538B1 (ko) 2007-12-12 2014-02-18 삼성전자주식회사 적어도 2종의 전자 부품들의 실장 방법 및 실장 장치
WO2016178269A1 (ja) * 2015-05-01 2016-11-10 株式会社メイコー プリント配線基板の製造方法及びプリント配線基板

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5339968B2 (ja) * 2009-03-04 2013-11-13 パナソニック株式会社 実装構造体及びモータ
DE102011011748A1 (de) * 2011-02-18 2012-08-23 Benteler Automobiltechnik Gmbh Verfahren zum Verlöten von Bauelementen
CN103229605B (zh) 2011-07-25 2016-06-08 日本特殊陶业株式会社 布线基板
JP5762376B2 (ja) * 2012-09-21 2015-08-12 日本特殊陶業株式会社 配線基板及びその製造方法
JP2016012702A (ja) * 2014-06-30 2016-01-21 ファナック株式会社 ソルダコートの濡れ性と耐食性を両立させたプリント基板およびその製造方法
CN104302110B (zh) * 2014-10-13 2017-07-04 广东依顿电子科技股份有限公司 一种键盘电路板的生产方法
CN110121243A (zh) * 2018-02-05 2019-08-13 深圳市五株科技股份有限公司 印刷电路板及其加工方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0141868A1 (en) * 1982-04-01 1985-05-22 Inc. M & T Chemicals High resolution phototransparency image forming with photopolymers
US4706167A (en) * 1983-11-10 1987-11-10 Telemark Co., Inc. Circuit wiring disposed on solder mask coating
JPS60201694A (ja) 1984-03-27 1985-10-12 松下電器産業株式会社 プリント基板の製造方法
JPH06105827B2 (ja) 1992-05-19 1994-12-21 イビデン株式会社 プリント配線板
JPH08204316A (ja) 1995-01-27 1996-08-09 Matsushita Electric Works Ltd プリント配線板、及びその製造方法
JP2002299807A (ja) 2001-03-30 2002-10-11 Seiko Epson Corp 回路基板及びその製造方法
US6841413B2 (en) * 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
JP4150626B2 (ja) 2003-04-16 2008-09-17 アルプス電気株式会社 配線基材およびそれを備えた電気機器並びにスイッチ装置
JP4198514B2 (ja) 2003-04-23 2008-12-17 新光電気工業株式会社 無電解めっき方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364538B1 (ko) 2007-12-12 2014-02-18 삼성전자주식회사 적어도 2종의 전자 부품들의 실장 방법 및 실장 장치
JP2010267693A (ja) * 2009-05-13 2010-11-25 Toray Ind Inc ソルダーレジストの形成方法及び回路基板
JP2012033882A (ja) * 2010-07-29 2012-02-16 Samsung Electro-Mechanics Co Ltd 印刷回路基板及び印刷回路基板の製造方法
JP2012104625A (ja) * 2010-11-10 2012-05-31 Nec Corp 多層配線体の構造および製造方法
JP2013074027A (ja) * 2011-09-27 2013-04-22 Sekisui Chem Co Ltd 電子部品の製造方法
WO2016178269A1 (ja) * 2015-05-01 2016-11-10 株式会社メイコー プリント配線基板の製造方法及びプリント配線基板
JP6085393B1 (ja) * 2015-05-01 2017-02-22 株式会社メイコー プリント配線基板の製造方法及びプリント配線基板

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