KR20220165454A - Pcb 기판을 포함하는 반도체 패키지 제조 방법 - Google Patents

Pcb 기판을 포함하는 반도체 패키지 제조 방법 Download PDF

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Abstract

본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 장변과 상기 제1 방향과 직교하는 제2 방향으로 연장하는 단변을 포함하는 PCB 기판을 제공하는 것; 상기 PCB 기판 상에 솔더레지스트층을 형성하는 것; 노광 공정 및 현상 공정을 통해 상기 솔더레지스트층을 일부 제거하여 솔더레지스트 패턴들을 형성하는 것, 상기 솔더레지스트 패턴들은 서로 상기 제1 방향으로 이격되며, 상기 단변에 평행하게 상기 제2 방향으로 연장되고; 상기 솔더레지스트 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것; 상기 PCB 기판의 일부, 상기 솔더레지스트 패턴들의 적어도 일부, 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및 상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되, 상기 솔더레지스트 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작을 수 있다.

Description

PCB 기판을 포함하는 반도체 패키지 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR PACKAGE INCLUDING A PCB SUBSTRATE}
본 개시는 PCB 기판을 포함하는 반도체 패키지 제조 방법에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 반도체 패키지의 소형화가 요구되고 있다. 이에 따라, 반도체 패키지의 두께가 점차 얇아지고 있다. 반도체 패키지는 반도체 칩이 실장되는 인쇄 회로 기판(Printed Circuit board, PCB)와 반도체 칩을 밀봉하는 밀봉재를 포함하는데, PCB 기판과 밀봉재가 간의 열팽창 계수 차이에 의해 반도체 패키지 제조 과정에서 뒤틀림(Warpage) 현상이 발생할 수 있으며, 반도체 패키지의 두께가 얇아질수록 위 현상이 더 쉽게 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 뒤틀림(Warpage) 현상이 개선된 반도체 패키지 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 제1 방향으로 연장하는 장변과 상기 제1 방향과 직교하는 제2 방향으로 연장하는 단변을 포함하는 PCB 기판을 제공하는 것; 상기 PCB 기판 상에 솔더레지스트층을 형성하는 것; 노광 공정 및 현상 공정을 통해 상기 솔더레지스트층을 일부 제거하여 솔더레지스트 패턴들을 형성하는 것, 상기 솔더레지스트 패턴들은 서로 상기 제1 방향으로 이격되며, 상기 단변에 평행하게 상기 제2 방향으로 연장되고; 상기 솔더레지스트 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것; 상기 PCB 기판의 일부, 상기 솔더레지스트 패턴들의 적어도 일부, 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및 상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되, 상기 솔더레지스트 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작을 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 PCB 기판을 제공하는 것; 상기 PCB 기판 상에 절연층을 형성하는 것; 상기 절연층을 일부 제거하여 절연 패턴들을 형성하는 것; 상기 절연 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것; 상기 PCB 기판의 일부, 상기 절연 패턴들의 적어도 일부 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및 상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되, 상기 절연 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작고, 및 상기 절연 패턴들의 폭은 상기 반도체 칩들과 상기 절연 패턴들 간의 최단 거리보다 작을 수 있다.
본 개시의 일 실시예에 의한 반도체 패키지 제조 방법은 제1 방향으로 연장하는 장변과 상기 제1 방향과 직교하는 제2 방향으로 연장하는 단변을 포함하는 PCB 기판을 제공하는 것; 상기 PCB 기판 상에 솔더레지스트층을 형성하는 것; 노광 공정 및 현상 공정을 통해 상기 솔더레지스트층을 일부 제거하여 솔더레지스트 패턴들을 형성하는 것, 상기 솔더레지스트 패턴들은 서로 상기 제1 방향으로 이격되며, 상기 단변에 평행하게 상기 제2 방향으로 연장되고; 상기 솔더레지스트 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것; 상기 PCB 기판의 일부, 상기 솔더레지스트 패턴들의 적어도 일부, 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및 상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되, 상기 솔더레지스트 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작고, 및 상기 솔더레지스트 패턴들의 폭은 상기 반도체 칩들과 상기 솔더레지스트 패턴들 간의 최단 거리보다 작은, 반도체 패키지 제조 방법.
본 개시의 실시예에 따르면, PCB 기판 상에 절연 패턴들을 제공하는 것을 통해 PCB 기판 상에 형성되는 몰드층의 부피를 줄임으로써 뒤틀림(Warpage) 현상을 개선할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
도 1 내지 도 11은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면이다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면이다.
도 1 내지 도 11은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다. 도 2, 도 4, 도 6, 도 8 및 도 10 각각은 도 1, 도 3, 도 5, 도 7 및 도 9 각각의 Ⅰ-Ⅰ' 대한 단면도들이다.
도 1 및 도 2를 참조하면, 상기 방법은 PCB 기판(PCB)을 제공하는 것을 포함할 수 있다. PCB 기판(PCB)은 제1 방향(D1) 및 제2 방향(D2)으로 연장하는 사각형의 플레이트 형상일 수 있다. 제1 방향(D1)은 제2 방향(D2)에 수직한 방향일 수 있다. 예를 들어, PCB 기판(PCB)은 탑-뷰에서 볼 때 직사각형일 수 있다. PCB 기판(PCB)은 제1 방향(D1)으로 연장하는 장변(LS)과 제2 방향(D2)으로 연장하는 단변(SS)을 포함할 수 있다. 장변(LS)의 길이가 단변(SS)의 길이보다 클 수 있다. 예를 들어, 장변(LS)의 길이는 단변(SS)의 길이의 2배 이상일 수 있다.
PCB 기판(PCB)은 패키지 영역(PK)과 외측 더미 영역(DM1)을 포함할 수 있다. 외측 더미 영역(DM1)은 패키지 영역(PK)을 둘러쌀 수 있다. 외측 더미 영역(DM1)은 PCB 기판(PCB)의 테두리를 따라 연장될 수 있다. 외측 더미 영역(DM1)은 PCB 기판(PCB)의 장변(LS)과 단변(SS)을 포함할 수 있다. 외측 더미 영역(DM1)은 탑-뷰에서 볼 때 사각 링 형상일 수 있다. 패키지 영역(PK)은 외측 더미 영역(DM1)의 내측에 위치하는 외측 더미 영역(DM1) 외의 나머지 영역일 수 있다. 패키지 영역(PK)은 탑-뷰에서 볼 때 사각형 형상일 수 있다. 패키지 영역(PK)은 추후 공정에서 몰드층(MD, 도 9 및 도 10 참조)이 배치되는 영역일 수 있다. 외측 더미 영역(DM1)은 추후 공정에서 몰드층(MD, 도 9 및 도 10 참조)이 배치되지 않는 영역일 수 있다.
패키지 영역(PK)은 칩 영역들(CR)과 내측 더미 영역들(DM2)을 포함할 수 있다. 칩 영역들(CR)은 제2 방향(D2)으로 정렬되며, 제2 방향(D2)으로 정렬되는 칩 영역들(CR)은 서로 인접하게 위치할 수 있다. 제2 방향(D2)으로 정렬되는 칩 영역들(CR)이 하나의 열(Row)을 형성할 수 있다. 칩 영역들(CR)은 제1 방향(D1)으로 정렬되며, 제1 방향(D1)으로 정렬되는 칩 영역들(CR)은 제1 방향(D1)으로 서로 이격하여 위치할 수 있다. 제1 방향(D1)으로 이격되는 칩 영역들(CR) 사이에 내측 더미 영역들(DM2)이 위치할 수 있다. 내측 더미 영역들(DM2)은 제2 방향(D2)으로 정렬된 칩 영역들(CR)을 따라 제2 방향(D2)으로 연장할 수 있다. 내측 더미 영역들(DM2)의 제2 방향(D2)의 길이는 제2 방향(D2)으로 정렬되는 칩 영역들(CR)이 형성하는 열(Row)의 길이와 대응할 수 있다. 내측 더미 영역(DM2)의 제1 방향(D1)의 폭(W1)은 제1 방향(D1)으로 서로 이격된 칩 영역들(CR) 간의 최단 거리에 대응할 수 있다. 예를 들어, 내측 더미 영역들(DM2)의 제1 방향(D1)의 폭(W1)은 대략 180㎛~220㎛일 수 있다. 바람직하게는, 내측 더미 영역들(DM2)의 제2 방향(W1)의 폭은 대략 200㎛일 수 있다.
PCB 기판(PCB)은 베이스 기판(BD), 하부 절연층(SR1), 상부 절연층(SR2), 하부 패드(PD1), 상부 패드(PD2) 및 배선층(DL)을 포함할 수 있다. 베이스 기판(BD)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 베이스 기판(BD)은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
베이스 기판(BD)의 하면 상에 하부 절연층(SR1)이 배치되고, 베이스 기판(BD)의 상면 상에 상부 절연층(SR2)이 배치될 수 있다. 하부 절연층(SR1), 베이스 기판(BD) 및 상부 절연층(SR2)가 제1 방향(D1) 및 제2 방향(D3)에 수직한 제3 방향(D3)으로 순차로 적층될 수 있다. 상부 절연층(SR2) 및 하부 절연층(SR1)은 각각 솔더레지스트로 이루어진 솔더레지스트층일 수 있다. 솔더레지스트층은 예를 들어, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 베이스 기판(BD)의 상면 및 하면에 상에 도포한 후, 열, UV(Ultraviolet), 또는 IR(Infrared)로 경화하여 형성할 수 있다. 솔더레지스트층은 예를 들어, 베이스 기판(BD)의 상면 및 하면 상에 감광성 솔더레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 솔더레지스트 물질을 라미네이팅(Laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV, 또는 IR로 경화하여 형성할 수 있다.
베이스 기판(BD)의 하면 상에 하부 패드(PD1)가 배치되고, 베이스 기판(BD)의 상면 상에 상부 패드(PD2)가 배치될 수 있다. 하부 패드(PD1)는 하부 절연층(SR1)에 의해 노출될 수 있다. 하부 절연층(SR1)은 하부 패드(PD1)의 일부를 덮을 수 있다. 상부 패드(PD2)는 상부 절연층(SR2)에 의해 노출될 수 있다. 상부 절연층(SR2)은 상부 패드(PD2)의 일부를 덮을 수 있다. 하부 패드(PD1)와 상부 패드(PD2)는 구리(Cu), 니켈(Ni), 스테인레스 스틸 또는 베릴륨구리(Beryllium copper) 중 적어도 하나를 포함할 수 있다. 하부 패드(PD1)와 상부 패드(PD2)는 예를 들면, 베이스 기판(BD)의 상면 및 하면 상에 동박(Cu foil)을 입힌 후, 동박을 일부 제거하여 패터닝하여 형성될 수 있다. 일 실시예에 있어서, 상부 패드(PD2) 및 하부 패드(PD1)의 표면 부분에는 Ni/Au 등이 형성될 수 있다.
베이스 기판(BD) 내에는 배선층(DL)이 배치될 수 있다. 배선층(DL)은 베이스 기판(BD) 내에 배치되는 비아(도면 미도시)를 통해 하부 패드(PD1) 및 상부 패드(PD2)와 전기적으로 연결될 수 있다. 예를 들어, 배선층(DL)과 비아는 ED(Electrolytically deposited) 구리, RA(Rolled-annealed) 구리 호일, 스테인리스 스틸 호일(Stainless steel foil), 알루미늄 호일(Aluminum foil), 최극박 구리 호일(Ultra-thin copper foils), 스퍼터된 구리(Sputtered copper), 구리 합금(Copper alloys), 니켈(Ni), 스테인레스 스틸 또는 베릴륨구리(Beryllium copper) 중 적어도 하나를 포함할 수 있다. 배선층(DL)과 비아는 상부 패드(PD2) 및/또는 하부 패드(PD1)와 동일한 물질을 포함할 수 있다.
도 3 및 도 4를 참조하면, 상기 방법은 PCB 기판(PCB) 상에 절연층(SR3)을 형성하는 것을 포함할 수 있다. 절연층(SR3)은 PCB 기판(PCB)의 패키지 영역(PK) 및 외측 더미 영역(DM1) 모두에 형성될 수 있다. 절연층(SR3)은 PCB 기판(PCB)의 상부 절연층(SR2)의 상면을 완전히 덮을 수 있다. 절연층(SR3)은 PCB 기판(PCB)의 상부 패드(PD2)를 덮을 수 있다. 예를 들어, 절연층(SR3)은 감광성 솔더레지스트(Photo-Imageable Solder Resist)층일 수 있다. 절연층(SR3)은 감광성 솔더레지스트를 PCB 기판(PCB)의 상면에 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나, 솔더레지스트 물질을 라미네이팅(Laminating) 방법으로 접착함으로써 형성될 수 있다. 일 실시예에 있어서, 절연층(SR3)은 PCB 기판(PCB)의 하부 절연층(SR1) 및/또는 상부 절연층(SR2)과 동일한 물질을 포함할 수 있다. 절연층(SR3)은 PCB 기판(PCB)의 상면으로부터 수직한 제3 방향(D3)으로 소정의 두께를 가질 수 있다. 절연층(SR3)의 높이(H1)는 추후 공정에서 형성되는 반도체 칩(CH)과 몰드층(MD)의 높이에 따라 결정될 수 있다. 예를 들어, 절연층(SR3)의 높이(H1)는 반도체 칩(CH)의 높이(H2, 도 8 참조)보다 크고, 몰드층(MD)의 높이(H3, 도 10 참조)보다 작을 수 있다.
도 5 및 도 6을 참조하면, 상기 방법은 절연층(SR3)을 일부 제거하여 절연 패턴들(IP)을 형성하는 것을 포함할 수 있다. 절연 패턴들(IP)은 솔더레지스트로 이루어진 솔더레지스트 패턴일 수 있다. 예를 들어, 절연층(SR3)이 감광성 솔더레지스트층인 경우, 노광 공정 및 현상 공정을 통해 절연층(SR3)이 일부 제거되어 솔더레지스트 패턴인 절연 패턴들(IP)이 형성될 수 있다. 일 실시예에 있어서, 절연층(SR3)을 일부 제거하여 절연 패턴들(IP)을 형성하지 않고, PCB 기판(PCB) 상에 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 베이스 기판(BD)의 상면 상에 도포한 후, 열, UV, 또는 IR로 경화하여 솔더레지스트 패턴인 절연 패턴들(IP)을 형성할 수도 있다. 이 경우, 절연층(SR3)을 형성하는 것(도 3 및 도 4), 노광 공정 및 현상 공정은 생략될 수 있다.
절연 패턴들(IP) 각각은 내측 더미 영역들(DM2) 각각에 배치되도록 형성될 수 있다. 절연 패턴들(IP)은 서로 제1 방향(D1)으로 이격될 수 있다. 절연 패턴들(IP)은 칩 영역들(CR)에는 배치되지 않을 수 있다. 절연 패턴들(IP)은 제2 방향(D2)으로 연장하여 외측 더미 영역(DM1)에도 일부가 배치될 수 있다. 절연 패턴들(IP)은 제2 방향(D2)으로 연장하여 PCB 기판(PCB)의 단면(SS)에 평행하게 형성될 수 있다. 절연 패턴들(IP)은 제2 방향(D2)으로 연장하는 바(bar) 형상일 수 있다. 일 실시예에 있어서, 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)는 PCB 기판(PCB)의 단변(SS)의 길이(SSL)와 대응될 수 있다. 절연 패턴들(IP)의 제1 방향(D1)의 폭(W2)은 대략 90㎛~110㎛일 수 있다. 바람직하게는, 절연 패턴들(IP)의 제1 방향(D1)의 폭(W2)은 대략 100㎛일 수 있다. 절연 패턴들(IP)의 제1 방향(D1)의 폭(W2)은 내측 더미 영역들(DM2)의 제1 방향(D1)의 폭(W1)의 대략 절반일 수 있다. 절연 패턴들(IP)은 내측 더미 영역들(DM2) 내에서 칩 영역들(CR)과 이격되도록 배치될 수 있다. 절연 패턴들(IP)과 칩 영역들(CR)의 경계 간의 최단 거리(W3)는 대략 45㎛~55㎛일 수 있다. 바람직하게는, 절연 패턴들(IP)과 칩 영역들(CR)의 경계 간의 최단 거리(W3)는 대략 50㎛일 수 있다.
도 7 및 도 8를 참조하면, 상기 방법은 PCB 기판(PCB) 상에 반도체 칩들(CH)을 배치하는 것을 포함할 수 있다. 반도체 칩들(CH) 각각은 PCB 기판(PCB)의 칩 영역들(CR) 각각에 배치될 수 있다. 반도체 칩들(CH)은 절연 패턴들(IP) 각각의 양 측에 배치될 수 있다. 제2 방향(D2)을 따라 반도체 칩들(CH)과 절연 패턴들(IP)이 교번하여 배치될 수 있다. 반도체 칩들(CH) 각각은 칩 영역들(CR) 각각의 중앙에 배치될 수 있다. 반도체 칩들(CH)의 상면 및 하면 각각의 면적은 칩 영역(CR)의 면적보다 작을 수 있다. 반도체 칩들(CH) 각각은 칩 영역들(CR) 각각의 일부와 중첩되고, 일부와 중첩되지 않을 수 있다. 반도체 칩들(CH)과 칩 영역들(CR)의 경계 간의 최단 거리(W4, W5)는 대략 90㎛~110㎛일 수 있다. 바람직하게는, 반도체 칩들(CH)과 칩 영역들(CR)의 경계 간의 최단 거리(W4, W5)는 대략 100㎛일 수 있다. 반도체 칩들(CH)과 칩 영역들(CR)의 경계 간의 최단 거리(W4, W5)는 반도체 칩들(CH)과 이에 인접한 내측 더미 영역(DM2)의 경계 간의 최단 거리와 대응될 수 있다. 반도체 칩들(CH)과 칩 영역들(CR)의 경계 간의 최단 거리(W4, W5)는 외측 더미 영역(DM1)에 인접하게 위치하는 반도체 칩들(CH)과 이에 인접한 외측 더미 영역(DM1) 간의 최단 거리와 대응될 수 있다. 반도체 칩들(CH)과 이에 인접한 절연 패턴들(IP) 간의 최단 거리(W6)는 대략 135㎛~165㎛일 수 있다. 바람직하게는, 반도체 칩들(CH)과 이에 인접한 절연 패턴들(IP) 간의 최단 거리(W6)는 대략 150㎛일 수 있다. 절연 패턴들(IP)의 제1 방향(D1)의 폭(W2)은 반도체 칩들(CH) 과 이에 인접한 절연 패턴들(IP) 간의 최단 거리(W6)보다 작을 수 있다. 반도체 칩(CH)의 높이(H2)는 절연 패턴들(IP)의 높이(H1)보다 작을 수 있다.
도 9 및 도 10을 참조하면, 상기 방법은 몰드층(MD)을 형성하는 것을 포함할 수 있다. 몰드층(MD)은 PCB 기판(PCB)의 패키지 영역(PK) 내에 형성될 수 있다. 몰드층(MD)은 PCB 기판(PCB)의 외측 더미 영역(DM1)에는 형성되지 않을 수 있다. 몰드층(MD)은 PCB 기판(PCB)의 일부, 반도체 칩들(CH), 및 절연 패턴들(IP)의 적어도 일부를 덮도록 형성될 수 있다. 몰드층(MD)은 절연 패턴들(IP) 중 외측 더미 영역(DM1)에 형성된 일부를 덮지 않을 수 있다. 예를 들어, 몰드층(MD)은 EMC(Epoxy molding compound)일 수 있다. 몰드층(MD)의 높이(H3)는 절연 패턴들(IP)의 높이(H1)보다 클 수 있다. 절연 패턴들(IP)의 높이(H1)는 몰드층(MD)의 높이(H3)의 0.5배보다 클 수 있다. 절연 패턴들(IP)의 상면(US2)의 레벨은 PCB 기판(PCB)의 상면(US)을 기준으로 반도체 칩들(CH)의 상면(US1)의 레벨보다 높고, 몰드층(MD)의 상면(US3)의 레벨보다는 낮을 수 있다.
도 11을 참조하면, 상기 방법은 PCB 기판(PCB)과 몰드층(MD)을 절단하여 반도체 패키지들(PG)을 형성하는 것을 포함할 수 있다. 반도체 패키지들(PG)는 칩 영역들(CR)의 경계를 따라 절단된 PCB 기판(PCB)과 그 위에 배치되는 반도체 칩(CH), 및 칩 영역들(CR)의 경계를 따라 절단된 몰드층(MD)을 포함할 수 있다. PCB 기판(PCB)의 외측 더미 영역(DM1)과 내측 더미 영역(DM2) 및 절연 패턴들(IP)은 반도체 패키지(PG)에 포함되지 않고 제거될 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면이다.
도 12는 PCB 기판(PCB) 상에 절연 패턴들(IP), 반도체 칩들(CH) 및 몰드층(MD)이 형성된 모습을 도시한다. 도 12를 참조하면, 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)가 PCB 기판(PCB)의 단면(SS)의 길이(SSL)보다 작을 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)는 PCB 기판(PCB)의 패키지 영역(PK)의 제2 방향(D2)의 길이(L2)보다는 클 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이는 패키지 영역(PK)의 내측 더미 영역(DM2)의 제2 방향(D2)의 길이(L3)보다는 클 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이는 몰드층(MD)의 제2 방향(D2)의 길이(L4)보다 클 수 있다. 절연 패턴들(IP)은 제2 방향(D2)으로 연장하여 내측 더미 영역(DM2)에서 외측 더미 영역(DM1)으로 연장할 수 있다. 절연 패턴들(IP)의 일부가 외측 더미 영역(DM1)에 형성될 수 있다. 몰드층(MD)은 절연 패턴들(IP) 중 내측 더미 영역(DM2)에 형성된 일부만 덮고, 절연 패턴들(IP) 중 외측 더미 영역(DM1)에 형성된 일부는 덮지 않을 수 있다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면이다.
도 13은 PCB 기판(PCB) 상에 절연 패턴들(IP), 반도체 칩들(CH) 및 몰드층(MD)이 형성된 모습을 도시한다. 도 13을 참조하면, 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)가 PCB 기판(PCB)의 단면(SS)의 길이(SSL)보다 작을 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)는 PCB 기판(PCB)의 패키지 영역(PK)의 제2 방향(D2)의 길이(L2)보다 작을 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)는 패키지 영역(PK)의 내측 더미 영역(DM2)의 제2 방향(D2)의 길이(L3)보다 작을 수 있다. 절연 패턴들(IP)의 제2 방향(D2)의 길이(L1)은 패키지 영역(PK)의 내측 더미 영역(DM2)의 제2 방향(D2) 길이(L4)보다 작을 수 있다. 절연 패턴들(IP)은 몰드층(MD)에 의해 완전히 덮일 수 있다. 절연 패턴들(IP)의 측면 및 상면이 몰드층(MD)에 의해 완전히 덮일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
PCB: PCB 기판 LS: 장변
SS: 단면 PK: 패키지 영역
DM1: 외측 더미 영역 DM2: 내측 더미 영역
CR: 칩 영역 CH: 반도체 칩
BD: 베이스 기판 SR1: 하부 절연층
SR2: 상부 절연층 PD1: 하부 패드
PD2: 상부 패드 DL: 배선층
SR3: 절연층 IP: 절연 패턴
MD: 몰드층 PG: 반도체 패키지

Claims (10)

  1. 제1 방향으로 연장하는 장변과 상기 제1 방향과 직교하는 제2 방향으로 연장하는 단변을 포함하는 PCB 기판을 제공하는 것;
    상기 PCB 기판 상에 솔더레지스트층을 형성하는 것;
    노광 공정 및 현상 공정을 통해 상기 솔더레지스트층을 일부 제거하여 솔더레지스트 패턴들을 형성하는 것, 상기 솔더레지스트 패턴들은 서로 상기 제1 방향으로 이격되며, 상기 단변에 평행하게 상기 제2 방향으로 연장되고;
    상기 솔더레지스트 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것;
    상기 PCB 기판의 일부, 상기 솔더레지스트 패턴들의 적어도 일부, 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및
    상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되,
    상기 솔더레지스트 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작은, 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 솔더레지스트 패턴들의 상기 제1 방향의 폭은 대략 90㎛~110㎛인, 반도체 패키지 제조 방법.
  3. 제1항에 있어서,
    상기 솔더레지스트 패턴들과 상기 반도체 칩들 간의 최단 거리는 대략 135㎛~165㎛인, 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 솔더레지스트 패턴들의 높이는,
    상기 몰드층의 높이의 0.5배보다 큰, 반도체 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 솔더레지스트 패턴들은,
    상기 제2 방향으로 연장하는 바(bar) 형상인, 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 솔더레지스트 패턴들의 상기 제2 방향의 길이는,
    상기 PCB 기판의 단변의 길이와 대응되는, 반도체 패키지 제조 방법.
  7. 제1항에 있어서,
    상기 PCB 기판은,
    패키지 영역과 상기 패키지 영역을 둘러싸는 외측 더미 영역을 포함하고,
    상기 패키지 영역은,
    상기 반도체 칩들이 배치되는 칩 영역들과 상기 칩 영역들 사이에 위치하는 내측 더미 영역들을 포함하고,
    상기 솔더레지스트 패턴들은,
    상기 내측 더미 영역들에 형성되는, 반도체 패키지 제조 방법.
  8. 제7항에 있어서,
    상기 칩 영역들의 경계와 상기 솔더레지스트 패턴들 간의 최단 거리는 대략 45㎛~55㎛인, 반도체 패키지 제조 방법.
  9. 제7항에 있어서,
    상기 반도체 칩들과 상기 칩 영역들의 경계 간의 최단 거리는 대략 90㎛~100㎛인, 반도체 패키지 제조 방법.
  10. 제1 방향으로 연장하는 장변과 상기 제1 방향과 직교하는 제2 방향으로 연장하는 단변을 포함하는 PCB 기판을 제공하는 것;
    상기 PCB 기판 상에 솔더레지스트층을 형성하는 것;
    노광 공정 및 현상 공정을 통해 상기 솔더레지스트층을 일부 제거하여 솔더레지스트 패턴들을 형성하는 것, 상기 솔더레지스트 패턴들은 서로 상기 제1 방향으로 이격되며, 상기 단변에 평행하게 상기 제2 방향으로 연장되고;
    상기 솔더레지스트 패턴들 각각의 양 측에 반도체 칩들을 배치하는 것;
    상기 PCB 기판의 일부, 상기 솔더레지스트 패턴들의 적어도 일부, 및 상기 반도체 칩들을 덮는 몰드층을 형성하는 것; 및
    상기 PCB 기판과 상기 몰드층을 절단하여 반도체 패키지들을 형성하는 것을 포함하되,
    상기 솔더레지스트 패턴들의 높이는 상기 반도체 칩들의 높이보다 크고, 상기 몰드층의 높이보다 작고, 및
    상기 솔더레지스트 패턴들의 폭은 상기 반도체 칩들과 상기 솔더레지스트 패턴들 간의 최단 거리보다 작은, 반도체 패키지 제조 방법.
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