JP2006502557A - ボール状のグリッドアレイx線方位マーク - Google Patents
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Abstract
Description
【発明の属する技術分野】
[0001]本発明は、集積電子部品を検査するためのシステムと方法に関し、特にボール状のグリッドアレイ(BGA)が接続された部品を検査するためのシステムと方法に関する。
【0002】
【関連出願の記載】
[0002]電子回路パッケージング技術は回路設計の重要な一面を呈示する。パッケージングの改良された方法は、回路性能ならびにコストおよび時間の節約に改良を与える。電子部品がプリント回路基板の表面上の金属パッドに直接ハンダ付けされる1960年代表面実装技術における開発以来、代表的な「スルーホール」パッケージング方法に取って代わった。そのような技術はより良い回路性能とより高い接続密度を提供する。現在利用可能な表面実装技術のいくつかは、プラスティック有鉛のチップキャリア、スモールアウトライン(small-outline)集積回路、チップキャパシタ、チップ抵抗、ボール状グリッドアレイ、およびチップスケールパッケージ(chip scale package)である。
【0003】
[0003]パッケージング技術と同様に、部品接続品質の検査と検証のための効率的な方法とシステムは表面実装技術を実現するために重要である。X線検査は部品接続を検証するためにときどき使用され、特に、通常の目視検査に対して接続のいくつかが見えなくする場合に使用される。
【0004】
[0004]ボール状のグリッドアレイ技術は一般に、(特定用途向け集積回路(ASIC)およびプリント回路基板(PCB))の電子部品の電気的接続を容易にするために分離したはんだ屑の密度の高いグリッドを採用する。正確な位置合わせと加熱により、溶融されたはんだ屑を介して部品上のはんだパッドのアレイと印刷回路上のハンダパッドの他の対応するアレイとの間で接続が成される。BGAパッケージングの利点は部品サイズの低減、コストの低減、重量の低減、所定の回路基板のためのより高いI/Oカウント(count)、改良された電気的性能およびマルチチップモジュールへの拡張が容易な点を含む。グリッドは見えなくする接続を呈示するので、BGA接続の完全性を検証するためにX線検査が一般に使用される。
【0005】
[0005]さらに、表面実装技術を採用する多くの部品設計および特にBGA技術は、はんだパッドアレイの対称的な接続パターンを有する。対称的な接続パターンは好ましい(事実上、標準)。何故なら、対称的な接続パターンは接続の密度の濃い配列と便利な処理を提供するからである。密度の濃い接続は、BGA技術を含む、表面実装技術のための原則的な動機である。対象接続パターンを有した部品の正しい位置確認は、部品がプリント回路基板を用いて集積されるとき、視覚インジケータにより因襲的に判断される。しかしながら、部品の正しくない位置確認が依然として生じている。
【0006】
[0006]視覚位置確認インジケータは、x線に対して見えない部品の外部に典型的にスクリーン印刷される。一部の例では、電子部品の収納部材に組み込まれた物理的特長も、電子部品の正しい方位を示すためにマーカーとして使用される。しかしながら、収納部材は、x線に対していつも見えない;x線に対して見える収納部材は電子部品集積のx線検査を妨げるであろう。従って、接続完全性検査および方位検証は現在2つの別個のプロセスとして実行される。
【0007】
[0007]電子回路パッケージングに対する検査のより効率的なシステムと方法の必要性がある。最小のさらなる機器と手続きを用いてさらなる検査チェックの必要性がある。特に、BGAパッケージングの部品方位を検査するための改良されたシステムと方法のための必要性がある。さらに、対象接続パターンの利益を損なうことなく、そのようなシステムと方法のための必要性がある。この発明はこれらの必要性を満たす。
【0008】
【課題を解決するための手段】
[0008]この発明は、集積後の電子部品の接続の完全性を検証するために、x線検査が採用される場合、電子部品集積の方位の検査を提供する方法および装置を開示する。従って、この発明は、特に、ボール状のグリッドアレイ(BGA)集積のような表面実装技術に有用である。この発明は、最小のさらなる時間と機器を必要とする既存の集積検査プロセスに組み込むことができる。
【0009】
[0009]この発明を使用する検査可能な電子部品を形成する例示方法は、集積のための電子部品を供給し、電子部品の集積の後で、x線検査により電子部品の正しい方位が検証可能なように電子部品のためのx線に対して見える方位インジケータを供給する。x線検査はまた電子部品の集積後検証可能な電子部品の接続の完全性も作る。
【0010】
[0010]この発明を用いた電子部品を検査する例示方法は、電子部品が集積された後で電子部品のx線を形成し、電子部品は、x線可視方位インジケータを含み、電子部品の接続の完全性を検証し、電子部品の正しい方位を検証するためにx線のX線検査を実行することを含む。
【0011】
[0011]この発明を用いた例示装置は集積のための電子部品および電子部品の集積の後でx線検査により電子部品の正しい方位が検証可能であるように電子部品のためのx線可視方位インジケータとから構成される。x線検査はまた、電子部品の集積の後、検証可能な電子部品の接続完全性を作る。
【0012】
[0012]この発明は、ボール状のグリッドアレイ集積のような表面実装技術のようなx線検査された集積技術とともに使用することができる。この発明は、電子部品がはんだパッドおよび/またははんだ屑の対称的な配列を含む場合に有用である。
【0013】
[0013]一実施の形態において、x線可視方位インジケータは金属含有量を有する。x線可視方位インジケータは電子部品の製造プロセスの一部として形成することができる。例えば、x線可視方位インジケータは電子部品のための金型を作る一部として(例えば、方位インジケータが金型内に作られる)、電子部品上にマーキングをシルク印刷する一部として(例えば1つのマークが方位インジケータである)、または電子部品のためのはんだパッドを形成する一部として(例えば、固有のはんだパッドが方位インジケータである)形成することができる。
【0014】
【発明の実施の形態】
好適実施の形態の以下の記述において、これに関連して一部を形成する添付図面に対して参照がなされる。そしてその図面の中にこの発明が実施される実例として特定の実施の形態が示される。他の実施の形態を利用することができ、この発明の範囲から逸脱することなく構造の変更を行なうことができることが理解される。
【0015】
1.概要
[0024]この発明は、接続完全性検査と部品集積のための方位検証との間の相乗効果を作る。この発明は、より大きな回路に集積される電子部品(例えば集積回路)に適用可能であり、X線検査の下で対称接続パターンを明らかにする。集積された電子部品のための接続の完全性を検証するために、自動または手動のx線検査が使用される。しかしながら、電子部品の接続パターンが対称なら、捕捉されたx線の精密な調査は、部品が不当に配置されているかどうかを表示しないことをしばしば明らかにするであろう。これは、x線可視接続パターンが典型的に対称であるからである。
【0016】
[0025]図1Aおよび1Bは、電子部品100の典型的なボール状のグリッドアレイx線を図解する。対称的な接続パターン110ははんだ屑接続102のグリッドから構成される。各接続102は電子部品100上の第1のはんだパッド106と、プリント回路基板104上の第2のハンダパッド108との間に作られる。X線検査ははんだパッド106、108へのはんだ屑112の接続の完全性を検証するために使用される。慣例により、特定の接続102Aは部品100およびプリント回路基板104の両方に対して「ピン1」として指定される。電子部品100の正しい方位は2つのエレメント間の「ピン1」接続102Aを一致させることにより検証される。しかしながら、上述したように、伝統的なインジケータは、x線検査に対して見えない。もちろん、この発明は「ピン1」に向けられた方位インジケータを提供することに制限されない;部品100内のいかなる接続またはロケーションは、今後例示の実施の形態に記載される方位インジケータとして役に立つことができる。
【0017】
[0026]図2は例示BGA接続102の拡大図を図解する。はんだ屑112は電子部品100上の第1のはんだパッド106とプリント回路基板104上の第2のはんだパッド108との間の接続を形成する。接続は、電子部品100の第1のはんだパッド106に接着されたはんだ屑で始まり、次に、基板104の第2のはんだパッド108に正確に溶融することにより形成することができる。
【0018】
[0027]さらに、対称接続パターン110は4つの可能な方位を有するグリッドの形態で示されるけれども、他の対称パターンも使用される。対称パターン110は集積電子部品100がx線検査されるとき見分けのつかない少なくとも2つの可能な方位を持つことしか必要としない。他の実施の形態において、対称接続パターンは、1つ以上の省略された行および/または列または行および/または列の省略された部分(図示せず)を有するグリッドから形成される。
【0019】
[0028]この発明は、また、接続の完全性を検証するために、コンピュータ化された画像認識を実行するプロセスのような、なんらかの既存の自動化されたx線検査プロセスに、効率的に組み込むことができる。方位インジケータの位置を識別することは、接続の完全性に必要なより複雑な画像認識に容易に補完することができる。
【0020】
[0029]さらに、この発明は、ここでは、主に、BGA集積電子部品100のx線検査に関して記載するけれども、この発明は、部品100のx線検査プロセスに組み込むことができる。この発明はBGA集積に限定されない、またはさらには表面実装技術には限定されない。
【0021】
2.例示実施の形態
[0030]この発明の一実施の形態において、x線可視インジケータが電子部品に備わっている。必要ないけれども、インジケータは金属含有量を有するであろう、それにより、x線により識別可能なマークを供給する。インジケータを形成するために多数の異なる技術を使用することができるが、インジケータは、電子部品の通常の製造プロセスの一部として形成するのが望ましく、従って実施のコストを最小にする。また、インジケータは、x線検査されるエレメントを見えなくさせないようにすることも望ましい。
【0022】
[0031]この発明を実施するために変更可能な、電子部品の通常の製造プロセスのいくつかの例は以下のパラグラフで詳細に記述される。それらのプロセスはプリント識別マークおよびはんだパッドと電気接点の製造と位置ぎめを含む。
【0023】
[0032]図3はx線可視方位インジケータ300を示す例示BGA接続x線を図解する。マーキングは、識別のために通常の製造プロセスの一部として電子部品100の外部上に印刷される。例えば、電子部品100はシルクスクリーン捺染法を用いてマークすることができる。この実施の形態において、方位インジケータ300は、「ピン1」接続102Aを示すシルクスクリーンされたx線可視「1」マークである。マークのx線視認性を高めるために、金属含有量をシルクスクリーンされた材料に含めることができる。例えば、シルクスクリーンされたインクは金属紛を用いて装着することができる。スタンプあるいは手書のような他の印刷プロセスも、x線可視マークが形成されるなら使用することができる。さらに、「1」は業界において、認識を得るけれども、マーク自体はいかなる形態または形状を取ることが出来る。
【0024】
[0033]図4は部品100の電子回路の金型400にx線可視方位インジケータを有する例示BGA接続x線を図解する。電子部品製造は典型的に部品100の電子回路の金型400を作ることを採用し、はんだパッド106を用いて電気接続を形成することを含む。一実施の形態において、x線可視方位インジケータ402はBGA接続のx線検査を見えなくさせない無害領域内の金型400内に作られる。方位インジケータは、電子部品100の正しい方位を検証するために使用することができるかぎり、いかなる形状であってもよい。一実施の形態において、金型400の1つの角は、方位インジケータ402として、金属を用いて区別可能にマークされる。方位インジケータ402は、金型400が金属成分を含むので、x線に対して見えるであろう。
【0025】
[0034]図5ははんだパッド102A内に含まれるx線可視方位インジケータ500を有する例示BGA接続x線を図解する。この発明のこの実施の形態において、方位インジケータ500は、「ピン1」接続102Aにおいて、区別可能に形成された接続パッド500である。区別可能な接続パッド500の形状は、他の接続パッド102から区別可能にするなんらかの形状であり得る。しかしながら、形状は、部品100の電気的性能に無視できる悪影響があり、電子接続のx線検査を見えなくさせなくするようでなければならない。
【0026】
[0035]図6は別個のx線可視方位インジケータを有した例示BGA接続x線を図解する。この発明のさらに他の実施の形態において、x線可視方位インジケータ600は部品材料内の別個のエレメントである。インジケータ600は通常の製造プロセスから別個に追加することができる。あるいは、別個のインジケータ600は機能的はんだパッドとともに、便宜的に設置された、さらなる非機能的はんだパッド(電気コネクタまたははんだ屑なしに)であり得る。方位インジケータとして600として、余分のはんだパッドを用いることは、別個に製造されたパッドの必要性を消去する。
【0027】
3.例示方法実施形態
[0036]図7はこの発明を用いて検査可能な電子部品を形成する方法のフローチャートである。プロセスはブロック700において、集積のための電子部品を供給することにより始まる。次に、ブロック702において、電子部品の集積の後、電子部品の正しい方位がx線検査により検証可能であるように電子部品のためのx線可視方位インジケータが提供される。方位インジケータは、識別マークを印刷すること、金型の組み立て、およびはんだパッドの製造および位置決めのような多数の通常の電子部品製造プロセスの一部として供給することができる。x線検査は電子部品の集積の後、検証可能な電子部品の接続の完全性も作る。
【0028】
[0037]図8はこの発明を使用して電子部品を検査する方法のフローチャートである。プロセスは、ブロック800において、電子部品が集積された後電子部品のx線を形成することにより開始する。電子部品は、x線可視方位インジケータを含む。方位インジケータは、識別マークを印刷すること、金型の組み立て、およびはんだパッドを製造し位置決めすることのような多数の通常の電子部品製造プロセスの一部として備えることができる。次に、ブロック802において、電子部品の接続の完全性を検証するために、および電子部品の正しい方位を検証するために、x線の検査が実行される。
【0029】
結論
[0038]これはこの発明の好適実施形態を含む記述を完結する。この発明の好適実施の形態を含む上述の記述は、実例と記述のために呈示された。発明をすべて網羅したわけではないし、開示した正確な形態にこの発明を限定することを意図したものではない。上述の開示の観点から多くの均等な変更や変形例が可能である。
【0030】
[0039]この発明の範囲はこの詳細な記述により限定されるのではなく、添付されたクレームにより限定されることが意図される。上述の明細書、例および情報はこの発明の装置と方法の製造と使用の完全な記述を提供する。この発明の多くの実施の形態はこの発明の範囲から逸脱することなく作ることができるので、この発明は添付した以下のクレーム内に存在する。
【図面の簡単な説明】
【図1A】
図1Aは典型的なBGA接続x線を図解する。
【図1B】
図1Aは典型的なBGA接続x線を図解する。
【図2】
図2は、例示BGA接続の拡大図を図解する。
【図3】
図3はx線可視方位インジケータを有した例示BGA接続x線を図解する。
【図4】
図4は、金型の中にx線可視方位インジケータを有した例示BGA接続x線を図解する。
【図5】
図5は、x線可視方位インジケータはんだパッドを有した例示BGA接続x線を図解する。
【図6】
図6は、別個のx線可視方位インジケータを有した例示BGA接続x線を図解する。
【図7】
図7は、この発明を使用した検査可能な電子部品を形成するための方法のフローチャートである。
【図8】
図8はこの発明を使用した電子部品を検査する方法のフローチャートである。
Claims (32)
- 下記工程を具備する検査可能な電子部品を形成する方法:
集積のための電子部品を供給する工程;および
電子部品の集積の後で、x線検査により電子部品の正しい方位が検証可能なように電子部品のためのx線可視方位インジケータを供給する;
前記x線検査は、電子部品の集積の後で検証可能な電子部品の接続の完全性も作る。 - 前記集積はボール状のグリッドアレイ集積である、請求項1の方法。
- 前記電子部品は、はんだパッドの対称的な配列を含む、請求項1の方法。
- 前記x線可視方位インジケータは金属含有量を有する、請求項1の方法。
- 前記x線可視方位インジケータは前記電子部品の製造プロセスの一部として形成される、請求項1の方法。
- 前記製造プロセスは前記電子部品のための金型を作ることである、請求項5の方法。
- 前記製造プロセスは前記電子部品上のマーキングをシルクスクリーニングすることである、請求項5の方法。
- 前記製造プロセスは、前記電子部品のためのはんだパッドを形成することである、請求項5の方法。
- 下記工程を具備する、電子部品を検査する方法:
電子部品が集積された後に、前記電子部品のx線を形成する工程、前記電子部品はx線可視方位インジケータを含む;および
前記電子部品の接続の完全性を検証するために、および前記電子部品の正しい方位を検証するために前記x線のx線検査を実行する工程。 - 前記電子部品はボール状のグリッドアレイ集積を用いて集積される、請求項9の方法。
- 前記電子部品は、はんだパッドの対称配列を含む、請求項9の方法。
- x線可視方位インジケータは金属含有量を有する、請求項9の方法。
- 前記x線可視方位インジケータは前記電子部品の製造プロセスの一部として形成される、請求項9の方法。
- 前記製造プロセスは前記電子部品のための金型を作ることである、請求項13の方法。
- 前記製造プロセスは前記電子部品上のマーキングをシルクスクリーニングすることである、請求項13の方法。
- 前記製造プロセスは、前記電子部品のためのはんだパッドを形成することである、請求項13の方法。
- 下記を具備する装置:
集積のための電子部品;および
前記電子部品の集積の後に、x線検査により前記電子部品の正しい方位が検証可能なように前記電子部品のためのx線可視方位インジケータ;
前記x線検査はまた前記電子部品の集積の後で検証可能な前記電子部品の接続の完全性も作る。 - 前記集積はボール状のグリッドアレイ集積である、請求項17の装置。
- 前記電子部品は、はんだパッドの対照的な配列を含む、請求項17の装置。
- 前記x線可視方位インジケータは金属含有量を有する、請求項17の装置。
- 前記x線可視方位インジケータは前記電子部品の製造プロセスの一部として形成される、請求項17の装置。
- 前記製造プロセスは前記電子部品のための金型を作ることである、請求項21の装置。
- 前記製造プロセスは、前記電子部品上のマーキングをシルクスクリーニングすることである、請求項21の装置。
- 前記製造プロセスは前記電子部品のためのはんだパッドを形成することである、請求項21の装置。
- 下記を具備する装置:
集積プロセスにより電子アセンブリに集積するための電子部品手段;および
前記電子部品の集積の後で、x線検査により前記電子部品の正しい方位を検証するためのx線可視方位インジケータ手段;
前記x線検査はまた、前記電子部品の集積の後で、検証可能な前記電子部品の接続の完全性も作る。 - 前記集積プロセスはボール状のグリッドアレイ集積である、請求項25の装置。
- 前記電子部品手段は、はんだパッドの対照的な配列を含む、請求項25の装置。
- 前記x線可視方位インジケータ手段は金属含有量を有する、請求項25の装置。
- 前記x線可視方位インジケータ手段は前記電子部品の製造プロセスの一部として形成される、請求項25の装置。
- 前記製造プロセスは前記電子部品手段のための金型を作ることである、請求項29の装置。
- 前記製造プロセスは、前記電子部品上のマーキングをシルクスクリーニングすることである、請求項29の装置。
- 前記製造プロセスは前記電子部品のためのはんだパッドを形成することである、請求項29の装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014155455A1 (ja) * | 2013-03-26 | 2014-10-02 | 日本特殊陶業株式会社 | 配線基板 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7027070B2 (en) * | 2001-11-29 | 2006-04-11 | Agilent Technologies, Inc. | Systems and methods for manipulating a graphical display of a printed circuit board model for an automated x-ray inspection system |
US7386376B2 (en) | 2002-01-25 | 2008-06-10 | Intelligent Mechatronic Systems, Inc. | Vehicle visual and non-visual data recording system |
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US7989229B2 (en) * | 2007-09-10 | 2011-08-02 | International Business Machines Corporation | Tactile surface inspection during device fabrication or assembly |
JP5493360B2 (ja) * | 2009-01-08 | 2014-05-14 | オムロン株式会社 | X線検査方法、x線検査装置およびx線検査プログラム |
US11029267B2 (en) * | 2016-04-04 | 2021-06-08 | Security Matters Ltd. | Method and a system for XRF marking and reading XRF marks of electronic systems |
EP3472599B1 (en) * | 2016-04-04 | 2022-06-01 | Soreq Nuclear Research Center | A method and a system for xrf marking and reading xrf marks of electronic systems |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10226A (ja) * | 1996-04-15 | 1998-01-06 | Mitsugi Sugiyama | X線により識別可能なプレス・スルー・パッケージ包装 |
JPH1074802A (ja) * | 1996-08-30 | 1998-03-17 | Shimu:Kk | ボールグリッドアレイパッケージの接続構造及びその接続検査方法 |
JPH10199921A (ja) * | 1997-01-09 | 1998-07-31 | Hitachi Ltd | 位置認識用マーク付半導体装置 |
JPH10284812A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体デバイス |
JPH11191575A (ja) * | 1997-12-25 | 1999-07-13 | Shinkawa Ltd | フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4926452A (en) * | 1987-10-30 | 1990-05-15 | Four Pi Systems Corporation | Automated laminography system for inspection of electronics |
GB8806232D0 (en) * | 1988-03-16 | 1988-04-13 | Plessey Co Plc | Vernier structure for flip chip bonded devices |
JP3457348B2 (ja) * | 1993-01-15 | 2003-10-14 | 株式会社東芝 | 半導体装置の製造方法 |
US5465152A (en) * | 1994-06-03 | 1995-11-07 | Robotic Vision Systems, Inc. | Method for coplanarity inspection of package or substrate warpage for ball grid arrays, column arrays, and similar structures |
EP0980520B1 (de) * | 1997-05-05 | 2003-08-06 | Macrotron Process Technologies Gmbh | Verfahren und schaltungsanordnung zur prüfung von lötstellen |
JP3929178B2 (ja) * | 1998-07-30 | 2007-06-13 | シチズン時計株式会社 | Ic実装構造 |
GB2344550A (en) * | 1998-12-09 | 2000-06-14 | Ibm | Pad design for electronic package |
US6272204B1 (en) * | 1999-02-23 | 2001-08-07 | Cr Technology, Inc. | Integrated X-ray and visual inspection systems |
US6577019B1 (en) * | 2000-01-21 | 2003-06-10 | Micron Technology, Inc. | Alignment and orientation features for a semiconductor package |
US6617702B2 (en) * | 2001-01-25 | 2003-09-09 | Ibm Corporation | Semiconductor device utilizing alignment marks for globally aligning the front and back sides of a semiconductor substrate |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10226A (ja) * | 1996-04-15 | 1998-01-06 | Mitsugi Sugiyama | X線により識別可能なプレス・スルー・パッケージ包装 |
JPH1074802A (ja) * | 1996-08-30 | 1998-03-17 | Shimu:Kk | ボールグリッドアレイパッケージの接続構造及びその接続検査方法 |
JPH10199921A (ja) * | 1997-01-09 | 1998-07-31 | Hitachi Ltd | 位置認識用マーク付半導体装置 |
JPH10284812A (ja) * | 1997-04-08 | 1998-10-23 | Mitsubishi Electric Corp | 半導体デバイス |
JPH11191575A (ja) * | 1997-12-25 | 1999-07-13 | Shinkawa Ltd | フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014155455A1 (ja) * | 2013-03-26 | 2014-10-02 | 日本特殊陶業株式会社 | 配線基板 |
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