JP2006351632A - Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ - Google Patents

Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ Download PDF

Info

Publication number
JP2006351632A
JP2006351632A JP2005172715A JP2005172715A JP2006351632A JP 2006351632 A JP2006351632 A JP 2006351632A JP 2005172715 A JP2005172715 A JP 2005172715A JP 2005172715 A JP2005172715 A JP 2005172715A JP 2006351632 A JP2006351632 A JP 2006351632A
Authority
JP
Japan
Prior art keywords
layer
wafer
oxygen
silicon wafer
box layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005172715A
Other languages
English (en)
Other versions
JP4876442B2 (ja
Inventor
Yoshiro Aoki
嘉郎 青木
Yukio Komatsu
幸夫 小松
Tetsuya Nakai
哲弥 中井
Seiichi Nakamura
誠一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2005172715A priority Critical patent/JP4876442B2/ja
Priority to US11/450,562 priority patent/US7514343B2/en
Priority to TW095120710A priority patent/TWI321335B/zh
Priority to KR1020060052116A priority patent/KR100775799B1/ko
Priority to EP06011986A priority patent/EP1734575A1/en
Publication of JP2006351632A publication Critical patent/JP2006351632A/ja
Priority to US12/389,299 priority patent/US20090152671A1/en
Application granted granted Critical
Publication of JP4876442B2 publication Critical patent/JP4876442B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】 ＭＬＤ−ＳＩＭＯＸのＢＯＸ層の厚膜化に伴い、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスの増加及び絶縁耐圧の低下を抑制すること。
【解決手段】 シリコンウェーハ１を３００℃以上に加熱して酸素イオンを注入し、シリコンウェーハ１の内部に酸素の高濃度層２を形成する第１の工程と、第１の工程で得られたシリコンウェーハ１を３００℃未満に冷却して酸素イオンを注入し、シリコンウェーハ１にアモルファス層３を形成する第２の工程と、第２の工程で得られたシリコンウェーハ１を酸素を５％以上含む混合ガスの雰囲気中で熱処理してＢＯＸ層４を形成する第３の工程とを備えるＳＩＭＯＸウェーハの製造方法において、第３の工程は、熱処理の開始温度を１３５０℃未満とし、最高温度を１３５０℃以上に加熱する方法とする。これにより、ＢＯＸ層４の厚膜化に伴い、ＳＯＩ層６の表面、及びＳＯＩ層６とＢＯＸ層４との界面のラフネスの増加及び絶縁耐圧の低下を抑制することができる。
【選択図】 図１

Description

本発明は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）ウェーハの製造方法及びＳＩＭＯＸウェーハに関し、特に、ＭＬＤ（Ｍｏｄｉｆｉｅｄ Ｌｏｗ Ｄｏｓｅ）法によるＳＩＭＯＸウェーハの製造方法に関する。
ＳＯＩウェーハの製造方法として、ＳＩＭＯＸ法が知られている。この方法によれば、例えば、注入エネルギを約２００ｋｅＶとし、ドーズ量が約２×１０１８ａｔｏｍｓ／ｃｍ２の酸素原子をイオン注入して高温で熱処理することにより、埋め込み酸化膜（以下、ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層という。）を形成することができる。このＳＩＭＯＸ法は、ドーズ量と注入エネルギを精度よく制御できるため、ＢＯＸ層の厚みやＳＯＩ層の膜厚を所定の厚みで均一に形成することができる。
例えば、ドーズ量が１０１８ａｔｏｍｓ／ｃｍ２以上の基板は、高ドーズＳＩＭＯＸウェーハと呼ばれ、４×１０１７ａｔｏｍｓ／ｃｍ２以下の基板は、低ドーズＳＩＭＯＸウェーハと呼ばれる。後者は、前者と比べて貫通転位の発生が少なく、酸素イオンの注入時間を短縮できるため、高品質かつ低コストのＳＯＩ基板を製造することができる。しかし、例えば、ドーズ量を低減すると、ＢＯＸ層の厚さが薄くなり、ＢＯＸ層の信頼性が低下するおそれがある。
そこで、開発された技術として、ＩＴＯＸ（Ｉｎｔｅｒｎａｌ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）技術が知られている（例えば、特許文献１、非特許文献２参照。）。このＩＴＯＸ技術によれば、酸素イオンのドーズ量により計算される理論的膜厚となる熱処理を濃度１％未満の酸素を含むアルゴンガス雰囲気中で行った後、１％以上の酸素を含むアルゴンガス雰囲気中で熱処理を施すことにより、ＢＯＸ層を厚膜化することができる。
このＩＴＯＸ技術の導入により、ＢＯＸ層の厚膜化、ＢＯＸ層のピンホール低減、ＳＯＩ層（基板表面のシリコン単結晶層）表面、及び、ＳＯＩ層とＢＯＸ層との界面の凹凸、つまりラフネスを低減することができ、低ドーズＳＩＭＯＸウェーハの品質を大幅に向上できる。しかし、この技術を導入した低ドーズＳＩＭＯＸ法においても、酸素イオンのドーズ量は大きいため、イオン注入時間が１バッチ当たり数時間もかかることに加えて、ＩＴＯＸ処理つまり所定の熱処理工程が必要になるため、生産性が低下して製造コストが増加するという問題がある。
一方、ＳＩＭＯＸウェーハの製造方法において、酸素イオンを２回に分けて注入する方法が知られている（特許文献２参照。）。この２段階の酸素イオン注入では、シリコンウェーハを加熱した状態で高濃度の酸素イオン注入を行い、続いて、シリコンウェーハを室温程度に冷却して酸素イオン注入を行なう。すなわち、１回目の酸素イオン注入は、シリコンウェーハを加熱することで、シリコンウェーハ表面をシリコンの単結晶のまま維持し、２回目の酸素イオン注入では、シリコンウェーハを低温に維持することでアモルファス層を形成する。そして、このシリコンウェーハを、例えば、１３５０℃で一定時間酸化処理することにより、ＳＯＩ構造が形成される。
この方法によれば、イオン注入後の熱処理によって、アモルファス層から多結晶、双晶、積層欠陥からなる高密度欠陥層が形成され、この欠陥層が形成された領域は酸素が析出しやすいことから、酸素イオンのドーズ量から予想される理論厚さの２倍程度の厚さまでＢＯＸ層を厚くすることができる。加えて、ＩＴＯＸ技術よりも酸素イオンのドーズ量を低減できるため、生産性が向上し、製造コストを低減できる。この方法で製造されたＳＩＭＯＸウェーハは、ＭＬＤ−ＳＩＭＯＸと呼ばれる。
特開平７−２６３５３８号公報 米国特許第５９３０６４３号明細書 中嶋定夫、他６名，「Ｔｈｉｃｋｎｅｓｓ Ｉｎｃｒｅｍｅｎｔ ｏｆ Ｂｕｒｉｅｄ Ｏｘｉｄｅ ｉｎ ａ ＳＩＭＯＸ Ｗａｆｅｒ ｂｙ Ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ」，Ｐｒｏｃｅｅｄｉｎｇｓ １９９４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ，１９９４年，第７１−７２頁
ところで、上記の製造方法に限らず、ＳＯＩウェーハは、いくつかの製造工程を経る過程でシリコン基板の表面に欠陥が生じたり、表面にパーティクル（塵埃など）が付着することがある。これらの不具合を残したまま後工程に進めると、デバイスとしての歩留まりが低下するおそれがある。そのため、ＳＯＩウェーハは、基板表面を洗浄し乾燥した後、例えば、ウェーハ表面に光を照射して、表面検査装置などでパーティクルを検出する検査が行なわれている。
しかしながら、上記のＭＬＤ−ＳＩＭＯＸでは、ＢＯＸ層が形成されると、ＳＯＩ層の表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスが大きくなる現象が生じる。このため、パーティクルの検査においてウェーハ表面の粗さとパーティクルとを識別できなくなるおそれがある。
一方、ＭＬＤ−ＳＩＭＯＸにおいて、ＢＯＸ層をさらに厚膜化させるため、酸素イオンのドーズ量を増加させると、ＢＯＸ層の絶縁耐圧特性が低下するという問題がある。
本発明は、ＭＬＤ−ＳＩＭＯＸのＢＯＸ層の厚膜化に伴い、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスの増加及び絶縁耐圧の低下を抑制することを課題とする。
上記課題を解決するため、本発明者らは、酸素イオン注入後の酸化雰囲気における熱処理条件について鋭意検討した結果、熱処理温度が低いほど、ＢＯＸ層が厚膜化する一方、熱処理温度が高いほど、ＢＯＸ層の絶縁耐圧が向上するとともに、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスが低下することを知見した。
すなわち、本発明は、シリコンウェーハを３００℃以上に加熱して酸素イオンを注入し、シリコンウェーハの内部に酸素の高濃度層を形成する第１の工程と、この第１の工程で得られたシリコンウェーハを３００℃未満に冷却して酸素イオンを注入し、シリコンウェーハにアモルファス層を形成する第２の工程と、この第２の工程で得られたシリコンウェーハを酸素を５％以上含む混合ガスの雰囲気中で熱処理して埋め込み酸化膜を形成する第３の工程とを備えるＳＩＭＯＸウェーハの製造方法において、第３の工程は、熱処理の開始温度を１３５０℃未満とし、最高温度を１３５０℃以上に加熱することを特徴とする。
このように、熱処理の初期において１３５０℃未満の比較的低温で熱処理することにより、ＢＯＸ層を厚膜化させ、さらに、１３５０℃以上の比較的高温で熱処理することにより、ＢＯＸ層の絶縁耐圧を向上させ、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスを低下させることができる。
この場合において、第３の工程は、１３５０℃未満の設定温度で所定時間保持することが好ましい。このように、１３５０℃未満の比較的低温の領域で保持することにより、ウェーハに注入された酸素が酸化物として析出し成長するため、ＢＯＸ層を厚膜化させることができる。
また、第３の工程は、熱処理の開始温度から直線的または段階的に昇温させるようにしてもよい。例えば、設定された温度範囲に応じて昇温勾配を適宜変化させることにより、ＢＯＸ層の厚みや絶縁特性及び界面のラフネス等について、より厳密な制御を行うことができる。
また、本発明に係るＳＩＭＯＸウェーハは、ＢＯＸ層の厚さが１３００Å以上、かつ、絶縁耐圧が７ＭＶ／ｃｍ以上であり、ＳＯＩ層の表面、及び、ＳＯＩ層とＢＯＸ層との界面の１０μｍ角のラフネスを４Åｒｍｓ以下とする構成になっている。
本発明によれば、ＭＬＤ−ＳＩＭＯＸのＢＯＸ層の厚膜化に伴い、ＳＯＩ層表面、及びＳＯＩ層とＢＯＸ層との界面のラフネスの増加及び絶縁耐圧の低下を抑制することができる。
以下、本発明を適用してなるＭＬＤ−ＳＩＭＯＸ（以下、適宜、ＳＩＭＯＸウェーハという。）の製造方法の実施形態について図を参照して説明する。
図１は、本発明を適用してなるＭＬＤ−ＳＩＭＯＸ法によるＳＩＭＯＸウェーハの製造方法の説明図である。
本実施形態のＳＩＭＯＸウェーハの製造方法は、シリコンウェーハ１に酸素イオンを注入する工程と、熱処理する工程とを含み、酸素イオンの注入は２段階に分けて行う。１回目の酸素イオンの注入は、シリコンウェーハ１を、例えば３００℃以上、好ましくは、３００〜６００℃に加熱した状態で、酸素イオンのドーズ量を２×１０１６〜４×１０１７ａｔｏｍｓ／ｃｍ２、好ましくは、３×１０１６〜３×１０１７ａｔｏｍｓ／ｃｍ２、注入エネルギを１８０ｋｅＶ、好ましくは、１４０〜２２０ｋｅＶの範囲で行なう。２回目の酸素イオン注入は１回目の酸素イオンの注入後、例えば、室温付近まで冷却した状態で、酸素イオンのドーズ量を１×１０１４〜５×１０１６ａｔｏｍｓ／ｃｍ２、好ましくは、１×１０１５〜１×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギを１８０ｋｅＶ、好ましくは、１４０〜２２０ｋｅＶの範囲で行なう。
図１の（ａ）は、酸素イオンの注入後のウェーハ断面を表しており、矢印は酸素イオンを注入する様子を模式的に表している。１回目の酸素イオン注入は、シリコンウェーハ１を比較的高温に加熱することで、シリコンウェーハ１の表面を単結晶のまま維持して酸素の高濃度層２を形成し、２回目の酸素イオン注入では、１回目の酸素イオン注入時よりも低い温度にすることで、アモルファス層３を形成する。
図１の（ｂ）は、熱処理後に得られたＳＩＭＯＸウェーハの断面を表している。熱処理工程においては、酸素と不活性ガスが設定比率（例えば、酸素分圧比が５％以上）となる混合ガス雰囲気で、例えば、１０〜２０時間の熱処理を施し、ＢＯＸ層４を形成する。本実施形態では、まず、熱処理を１３５０℃未満、好ましくは１２８０〜１３２０℃の範囲で所定時間かけて熱処理した後、１３５０℃以上シリコンの融点未満の温度に昇温してさらに高温の熱処理を行う。ここで、混合ガスの酸素分圧や熱処理時間を調節することにより、表面酸化膜５の厚さを調節し、ＳＯＩ層６の厚さを制御することができる。酸素と混合する不活性ガスとしては、窒素またはアルゴンを使用する。
次に、熱処理条件について詳細に説明する。本実施形態では、従来の固定された熱処理温度の設定条件に対し、まず、１３５０℃未満の比較的低温で熱処理することにより、高密度の酸素析出物を形成させてＢＯＸ層４を厚膜化させる。続いて、１３５０℃以上に昇温させて、比較的高温で熱処理を施すことにより、ＢＯＸ層４を改質し、絶縁耐圧特性の向上と、ＳＯＩ層６の表面及びＳＯＩ層６とＢＯＸ層４との界面のラフネスを低減することができる。
ここで、１３５０℃未満の温度領域において、例えば、熱処理の開始温度で一定時間保持し、保持時間を適宜調整することにより、高密度の酸素析出物を成長させて、ＢＯＸ層の厚みを制御することができる。一方、１３５０℃以上の温度領域において、所定時間保持することにより、表面酸化膜５及びＳＯＩ層６の厚みを制御することができ、更に、ＢＯＸ層４を改質し、絶縁耐圧特性の向上と、ＳＯＩ層６の表面、及びＳＯＩ層６とＢＯＸ層４との界面のラフネスを低減することができる。この場合、混合ガス中の酸素分圧比は、例えば、５％未満とすることが望ましい。
また、１３５０℃未満の温度領域から１３５０℃以上の温度領域に昇温する際には、直線的、段階的に昇温させてもよい。例えば、設定された温度範囲に応じて昇温勾配を適宜変化させることにより、ＢＯＸ層の厚みや絶縁特性及び界面のラフネス等について、より厳密な制御を行うことができる。
上述したように、本実施形態では、酸素イオン注入後の熱処理において、酸素濃度が５％以上の雰囲気で熱処理の開始温度を１３５０℃未満とし、その後、１３５０℃以上の温度に昇温して熱処理を行っているため、ＳＩＭＯＸウェーハのＢＯＸ層４を厚膜化することができ、このＢＯＸ層４の絶縁耐圧の向上と、ＳＯＩ層６の表面、及びＳＯＩ層６とＢＯＸ層４との界面のラフネスの低下を実現することができる。
次に、本発明の実施例を比較例とともに説明する。
（実施例１）１回目の酸素イオン注入は、ウェーハを真空中で４００℃に加熱し、酸素イオンのドーズ量を２．６×１０１７ａｔｏｍｓ／ｃｍ２、注入エネルギを１７０ｋｅＶとして行い、続いて、２回目の酸素イオン注入は、酸素イオンのドーズ量を６×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギを１６０ｋｅＶとして行なった。ここで得られたウェーハを、５０％の酸素を含むアルゴンガス雰囲気で、１３１０℃、５時間の酸化処理を施し、続いて、昇温速度を０．１０℃／分で１３１０℃から１３５０℃まで昇温しながら酸化処理を施した。その結果、ＳＯＩ層の厚さが約６００Åで、ＢＯＸ層の厚さが約１４００Åとなり、厚いＢＯＸ層を有するＭＬＤ−ＳＩＭＯＸを作製することができた。また、１０μｍ角のＳＯＩ表面、及び、ＳＯＩ層とＢＯＸ層との界面のラフネスは、それぞれ３．３Å、３．９Å、ＢＯＸ層の絶縁耐圧特性は７．１ＭＶ／ｃｍとなり、品質的にも良好な結果が得られた。
（実施例２）１回目の酸素イオン注入は、ウェーハを真空中で４００℃に加熱し、酸素イオンのドーズ量を２．５×１０１７ａｔｏｍｓ／ｃｍ２、注入エネルギを１７０ｋｅＶとして行い、続いて、２回目の酸素イオン注入は、酸素イオンのドーズ量を６×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギを１６０ｋｅＶとして行なった。ここで得られたウェーハを、５０％の酸素を含むアルゴンガス雰囲気で、１３００℃、５時間の酸化処理を施し、続いて、昇温速度を０．１２℃／分で１３００℃から１３５０℃まで昇温しながら酸化処理を施した。その結果、ＳＯＩ層の厚さが約７００Åで、ＢＯＸ層の厚さが約１４００Åとなり、厚いＢＯＸ層を有するＭＬＤ−ＳＩＭＯＸを作製することができ、１０μｍ角のＳＯＩ表面、及び、ＳＯＩ層とＢＯＸ層との界面のラフネスは、それぞれ３．７Å、２．６Å、ＢＯＸ層の絶縁耐圧特性は７．３ＭＶ／ｃｍとなり、品質的にも良好な結果が得られた。
（比較例１）１回目の酸素イオン注入は、ウェーハを真空中で４００℃に加熱し、酸素イオンのドーズ量を３．０×１０１７ａｔｏｍｓ／ｃｍ２、注入エネルギを１７５ｋｅＶとして行い、続いて、２回目の酸素イオン注入は、酸素イオンのドーズ量を２×１０１５ａｔｏｍｓ／ｃｍ２、注入エネルギを１６０ｋｅＶとして行なった。ここで得られたウェーハを、５０％の酸素を含むアルゴンガス雰囲気で、１３２０℃、１０時間の酸化処理を施した。その結果、ＳＯＩ層の厚さが約６００Åで、ＢＯＸ層の厚さが約１５００Åとなり、厚いＢＯＸ層を有するＭＬＤ−ＳＩＭＯＸが得られた。しかし、１０μｍ角のＳＯＩ表面、及び、ＳＯＩ層とＢＯＸ層との界面のラフネスは、それぞれ６．０Å、６．７Å、ＢＯＸ層の絶縁耐圧特性は５．１ＭＶ／ｃｍとなり、品質的には不十分な結果となった。
（比較例２）比較例１と同じ条件で酸素イオンを注入したウェーハに、５０％の酸素を含むアルゴンガス雰囲気で、１３５０℃、８時間３５分の酸化処理を施した。これは、比較例１よりも熱処理温度を高く設定したため、ＳＯＩ厚さを比較例１と同じ約６００Åにするために、酸化時間を短縮したものである。その結果、１０μｍ角のＳＯＩ表面、及び、ＳＯＩ層とＢＯＸ層との界面のラフネスは、いずれも４．０Åに低減され、ＢＯＸ層の絶縁耐圧特性も５．７ＭＶ／ｃｍまで向上した。しかし、ＢＯＸ層の厚さが約１２００Åまで薄くなった。
以上の実施例及び比較例から明らかなように、実施例１、２の製造方法によれば、本発明の熱処理条件を施しているため、ＢＯＸ層の厚さが１３００Å以上で、絶縁耐圧が７ＭＶ／ｃｍ以上となり、さらに、ＳＯＩ表面、及び、ＳＯＩ層とＢＯＸ層との界面のラフネスが４Åｒｍｓ以下となる良好なＭＬＤ−ＳＩＭＯＸを得ることができる。
本発明を適用してなるＭＬＤ−ＳＩＭＯＸ法によるＳＩＭＯＸウェーハの製造方法の説明図であり、（ａ）は酸素イオンの注入後のウェーハ断面、（ｂ）は熱処理後に得られたＳＩＭＯＸウェーハの断面を表している。
符号の説明
１ シリコンウェーハ
２ 酸素の高濃度層
３ アモルファス層
４ ＢＯＸ層
５ 酸化膜
６ ＳＯＩ層

Claims (4)

  1. シリコンウェーハを３００℃以上に加熱して酸素イオンを注入し、前記シリコンウェーハの内部に酸素の高濃度層を形成する第１の工程と、該第１の工程で得られた前記シリコンウェーハを３００℃未満に冷却して酸素イオンを注入し、前記シリコンウェーハにアモルファス層を形成する第２の工程と、該第２の工程で得られた前記シリコンウェーハを酸素を５％以上含む混合ガスの雰囲気中で熱処理して埋め込み酸化膜を形成する第３の工程とを備えるＳＩＭＯＸウェーハの製造方法において、
    前記第３の工程は、前記熱処理の開始温度を１３５０℃未満とし、最高温度を１３５０℃以上に加熱することを特徴とするＳＩＭＯＸウェーハの製造方法。
  2. 前記第３の工程は、１３５０℃未満の設定温度で所定時間保持することを特徴とする請求項１に記載のＳＩＭＯＸウェーハの製造方法。
  3. 前記第３の工程は、前記熱処理の開始温度から直線的または段階的に昇温させることを特徴とする請求項１に記載のＳＩＭＯＸウェーハの製造方法。
  4. ＢＯＸ層の厚さが１３００Å以上、かつ、絶縁耐圧が７ＭＶ／ｃｍ以上であり、ＳＯＩ層の表面、及び、該ＳＯＩ層と前記ＢＯＸ層との界面の１０μｍ角のラフネスが４Åｒｍｓ以下であるＳＩＭＯＸウェーハ。
JP2005172715A 2005-06-13 2005-06-13 Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ Expired - Fee Related JP4876442B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005172715A JP4876442B2 (ja) 2005-06-13 2005-06-13 Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
US11/450,562 US7514343B2 (en) 2005-06-13 2006-06-08 Method for manufacturing SIMOX wafer and SIMOX wafer
TW095120710A TWI321335B (en) 2005-06-13 2006-06-09 Method for manufacturing simox wafer and simox wafer
KR1020060052116A KR100775799B1 (ko) 2005-06-13 2006-06-09 Ｓｉｍｏｘ 웨이퍼의 제조 방법 및 ｓｉｍｏｘ 웨이퍼
EP06011986A EP1734575A1 (en) 2005-06-13 2006-06-09 Method for manufacturing simox wafer and simox wafer
US12/389,299 US20090152671A1 (en) 2005-06-13 2009-02-19 Method for manufacturing simox wafer and simox wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005172715A JP4876442B2 (ja) 2005-06-13 2005-06-13 Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ

Publications (2)

Publication Number Publication Date
JP2006351632A true JP2006351632A (ja) 2006-12-28
JP4876442B2 JP4876442B2 (ja) 2012-02-15

Family

ID=36950156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005172715A Expired - Fee Related JP4876442B2 (ja) 2005-06-13 2005-06-13 Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ

Country Status (5)

Country Link
US (2) US7514343B2 (ja)
EP (1) EP1734575A1 (ja)
JP (1) JP4876442B2 (ja)
KR (1) KR100775799B1 (ja)
TW (1) TWI321335B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008044649A1 (de) 2007-08-28 2009-04-02 Sumco Corp. Herstellungsverfahren für SIMOX-Wafer und SIMOX-Wafer

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060228492A1 (en) * 2005-04-07 2006-10-12 Sumco Corporation Method for manufacturing SIMOX wafer
JP5061489B2 (ja) * 2006-04-05 2012-10-31 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法
JP2011029618A (ja) * 2009-06-25 2011-02-10 Sumco Corp Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ
US8168507B2 (en) 2009-08-21 2012-05-01 International Business Machines Corporation Structure and method of forming enhanced array device isolation for implanted plate EDRAM
US20130012008A1 (en) * 2010-03-26 2013-01-10 Bong-Gyun Ko Method of producing soi wafer
JP6443394B2 (ja) * 2016-06-06 2018-12-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US10269617B2 (en) * 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
US10651281B1 (en) * 2018-12-03 2020-05-12 Globalfoundries Inc. Substrates with self-aligned buried dielectric and polycrystalline layers
US11114466B2 (en) 2020-01-28 2021-09-07 Globalfoundries U.S. Inc. IC products formed on a substrate having localized regions of high resistivity and methods of making such IC products

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102448A (ja) * 1994-09-30 1996-04-16 Nippon Steel Corp 半導体基板の製造方法
US5930463A (en) * 1995-12-07 1999-07-27 Samsung Electronics Co., Ltd. Technique for embodying self-diagnosis in a facsimile machine
US6043166A (en) * 1996-12-03 2000-03-28 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
JP2002231651A (ja) * 2001-02-02 2002-08-16 Nippon Steel Corp Ｓｉｍｏｘ基板およびその製造方法
JP2003533020A (ja) * 2000-05-03 2003-11-05 アイビス テクノロジー インク 各種エネルギーの準化学量論的な酸素線量を用いた注入法
JP2004186618A (ja) * 2002-12-06 2004-07-02 Sumitomo Mitsubishi Silicon Corp Ｓｉｍｏｘウェーハの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1255764B (it) 1992-05-15 1995-11-15 Enichem Struttura soi con ossido sottile e profondo ottenuta per impiantazioneionica ad alta energia e successivi trattamenti termici.
JP3036619B2 (ja) 1994-03-23 2000-04-24 コマツ電子金属株式会社 Ｓｏｉ基板の製造方法およびｓｏｉ基板
JP2856157B2 (ja) 1996-07-16 1999-02-10 日本電気株式会社 半導体装置の製造方法
JPH10223551A (ja) * 1997-02-12 1998-08-21 Nec Corp Ｓｏｉ基板の製造方法
US6090689A (en) * 1998-03-04 2000-07-18 International Business Machines Corporation Method of forming buried oxide layers in silicon
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
JP3911901B2 (ja) * 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
KR100543252B1 (ko) * 2001-05-29 2006-01-20 신닛뽄세이테쯔 카부시키카이샤 Ｓｏｉ 기판
US6784072B2 (en) 2002-07-22 2004-08-31 International Business Machines Corporation Control of buried oxide in SIMOX
US20050170570A1 (en) * 2004-01-30 2005-08-04 International Business Machines Corporation High electrical quality buried oxide in simox

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08102448A (ja) * 1994-09-30 1996-04-16 Nippon Steel Corp 半導体基板の製造方法
US5930463A (en) * 1995-12-07 1999-07-27 Samsung Electronics Co., Ltd. Technique for embodying self-diagnosis in a facsimile machine
US6043166A (en) * 1996-12-03 2000-03-28 International Business Machines Corporation Silicon-on-insulator substrates using low dose implantation
JP2003533020A (ja) * 2000-05-03 2003-11-05 アイビス テクノロジー インク 各種エネルギーの準化学量論的な酸素線量を用いた注入法
JP2002231651A (ja) * 2001-02-02 2002-08-16 Nippon Steel Corp Ｓｉｍｏｘ基板およびその製造方法
JP2004186618A (ja) * 2002-12-06 2004-07-02 Sumitomo Mitsubishi Silicon Corp Ｓｉｍｏｘウェーハの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008044649A1 (de) 2007-08-28 2009-04-02 Sumco Corp. Herstellungsverfahren für SIMOX-Wafer und SIMOX-Wafer

Also Published As

Publication number Publication date
US7514343B2 (en) 2009-04-07
US20090152671A1 (en) 2009-06-18
JP4876442B2 (ja) 2012-02-15
EP1734575A1 (en) 2006-12-20
KR20060129957A (ko) 2006-12-18
US20060281233A1 (en) 2006-12-14
TWI321335B (en) 2010-03-01
KR100775799B1 (ko) 2007-11-12
TW200705555A (en) 2007-02-01

Similar Documents

Publication Publication Date Title
JP4876442B2 (ja) Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
JP2752799B2 (ja) Ｓｏｉ基板の製造方法
JP5061489B2 (ja) Ｓｉｍｏｘウェーハの製造方法
JP5940238B2 (ja) シリコンウエハの製造方法
US7727867B2 (en) Method for manufacturing SIMOX wafer
JP2007005563A (ja) Ｓｉｍｏｘウェーハの製造方法
JP2007208023A (ja) Ｓｉｍｏｘウェーハの製造方法
JP2010027959A (ja) 高抵抗ｓｉｍｏｘウェーハの製造方法
JP2010098167A (ja) 貼り合わせウェーハの製造方法
JPS59124136A (ja) 半導体ウエハの処理方法
JP6812992B2 (ja) Ｓｏｉウェーハの製造方法
JP4228676B2 (ja) Ｓｉｍｏｘウェーハの製造方法
WO2014192207A1 (ja) 貼り合わせウェーハの製造方法
US20060228492A1 (en) Method for manufacturing SIMOX wafer
US7799660B2 (en) Method for manufacturing SOI substrate
JP2006032752A (ja) Ｓｉｍｏｘ基板の製造方法
JP2002231651A (ja) Ｓｉｍｏｘ基板およびその製造方法
US9779964B2 (en) Thermal processing method for wafer
US9793138B2 (en) Thermal processing method for wafer
JP2006108404A (ja) Ｓｏｉウェーハの製造方法
JP4598241B2 (ja) Ｓｉｍｏｘ基板の製造方法
JPS60176241A (ja) 半導体基板の製造方法
JP2008159868A (ja) Ｓｉｍｏｘ基板の製造方法
WO2011118205A1 (ja) Ｓｏｉウェーハの製造方法
JP2004200291A (ja) Ｓｉｍｏｘウェーハの製造方法及びｓｉｍｏｘウェーハ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110623

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110817

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111101

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111114

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141209

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees