JP2006339648A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 40
- 125000006850 spacer group Chemical group 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000005019 vapor deposition process Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
【課題】 半導体装置の製造方法を提供する。
【解決手段】 半導体素子の製造方法であって、（ａ）少なくとも二つのディープトレンチコンデンサ２０８を内部に有すると共に、前記ディープトレンチコンデンサ２０８の上部が露出する基板２００を提供する工程と、（ｂ）前記ディープトレンチコンデンサ２０８の前記基盤２００上に露出している部分の側壁を取り囲むスペーサ２２６を形成する工程と、（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサ２２６とをマスクとして用いた前記基板２００のエッチングにより、凹部２２８を前記基板に形成する工程と、（ｄ）前記凹部２２８内に凹型ゲート２３２を形成する工程とを含んで構成される。
【選択図】図２Ｆ
【解決手段】 半導体素子の製造方法であって、（ａ）少なくとも二つのディープトレンチコンデンサ２０８を内部に有すると共に、前記ディープトレンチコンデンサ２０８の上部が露出する基板２００を提供する工程と、（ｂ）前記ディープトレンチコンデンサ２０８の前記基盤２００上に露出している部分の側壁を取り囲むスペーサ２２６を形成する工程と、（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサ２２６とをマスクとして用いた前記基板２００のエッチングにより、凹部２２８を前記基板に形成する工程と、（ｄ）前記凹部２２８内に凹型ゲート２３２を形成する工程とを含んで構成される。
【選択図】図２Ｆ
Description
本発明は、メモリ装置の製造方法に関するものであって、特に、凹型ゲートを有するメモリ装置の製造方法に関するものである。
集積回路工業の快速な発展に伴い、その開発は、ハイパフォーマンス、小型化、及び、高作業速度の趨勢にある。更に、ダイナミックＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ 、ＤＲＡＭ）製造方法も快速に発展している。
一般に、現在のＤＲＡＭセルは、トランジスタとコンデンサからなる。現在のＤＲＡＭの容量は、２５６ＭＢから５１２ＭＢ以上に達し、高集積化、高記憶容量、そして動作速度高速化に対する要求に応じて、メモリセルとトランジスタのサイズは小さくなる傾向がある。
しかし、従来の平面トランジスタ技術においては、チップ上の使用可能な表面領域が更に必要で、前述の要求を満たすのは困難である。
よって、凹型ゲートとチャネル技術をＤＲＡＭ製造に応用して、半導体基板上のトランジスタとコンデンサにより占有される面積を減少することが行われている。
従来の平面トランジスタ技術では、チップ上に大きい表面領域を必要とし、高集積化の要求が達成されない。公知の半導体メモリセルの欠点は、凹型垂直ゲートトランジスタＲＶＥＲＴ（ｒｅｃｅｓｓｅｄ ｖｅｒｔｉｃａｌ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ、以下、ＲＶＥＲＴとする ）技術をＤＲＡＭ製造に適用することにより改善し、よって、ＲＶＥＲＴ技術は重要な半導体メモリセル製造方法となっている。
しかし、従来の平面トランジスタ技術においては、チップ上の使用可能な表面領域が更に必要で、前述の要求を満たすのは困難である。
よって、凹型ゲートとチャネル技術をＤＲＡＭ製造に応用して、半導体基板上のトランジスタとコンデンサにより占有される面積を減少することが行われている。
従来の平面トランジスタ技術では、チップ上に大きい表面領域を必要とし、高集積化の要求が達成されない。公知の半導体メモリセルの欠点は、凹型垂直ゲートトランジスタＲＶＥＲＴ（ｒｅｃｅｓｓｅｄ ｖｅｒｔｉｃａｌ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ、以下、ＲＶＥＲＴとする ）技術をＤＲＡＭ製造に適用することにより改善し、よって、ＲＶＥＲＴ技術は重要な半導体メモリセル製造方法となっている。
図１は、従来の垂直ゲートトランジスタの上面図である。
図１に示すように、拡散距離Ｄを制御する必要があるので、凹型ゲート１０２とディープトレンチコンデンサ１０４との間の距離は正確に制御されなければならない。
しかし、６０ｎｍ以下の時、公知のリソグラフィ工程のオーバーレイ（ｏｖｅｒｌａｙ）制御は、凹型ゲートの製造にとって、非常に困難である。
図１に示すように、拡散距離Ｄを制御する必要があるので、凹型ゲート１０２とディープトレンチコンデンサ１０４との間の距離は正確に制御されなければならない。
しかし、６０ｎｍ以下の時、公知のリソグラフィ工程のオーバーレイ（ｏｖｅｒｌａｙ）制御は、凹型ゲートの製造にとって、非常に困難である。
本発明は、上述の問題を解決する半導体装置の製造方法を提供することを目的とする。
上述の目的を達成するために、本発明の半導体装置の製造方法は、（ａ）少なくとも二つのディープトレンチコンデンサを内部に有すると共に、前記ディープトレンチコンデンサの上部が露出する基板を提供する工程と、（ｂ）前記ディープトレンチコンデンサの前記基盤上に露出している部分の側壁を取り囲むスペーサを形成する工程と、（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサとをマスクとして用いた前記基板のエッチングにより、凹部を前記基板に形成する工程と、（ｄ）前記凹部内に凹型ゲートを形成する工程とを含んで構成される半導体素子の製造方法とした。
本発明により、凹型垂直トランジスタとディープトレンチコンデンサ間の距離が正確（精密・精確）に制御され、且つ、凹型垂直トランジスタとディープトレンチコンデンサ間の拡散距離が容易に制御できる。
以下の具体例の詳細説明を本発明の参考とし、且つ、範例は図式によって説明する。図式、或いは、詳述中、相似の、或いは、相同の部分は相同の符合を使用する。実施例の形状、或いは、厚さは拡大でき、表示を簡潔、或いは、便利にする。図式中の各素子はそれぞれ説明され、注意すべきことは、図示されない、或いは、叙述されない素子は、この技術を熟知する者が知る形式を採用する。この他、一層が基板、或いは、もう一層上にあることを叙述する時、この層は、直接、基板、或いは、もう一層上に位置するか、或いは、その間に中間層を有してもよい。
図２Ａ〜図２Ｇは、本発明の具体例による凹型垂直トランジスタを有するメモリの形成工程を示す図である。
図２Ａに示すように、はじめに、用意された基板２００の上に、第１パッド層２０２と第２パッド層２０４とが設けられる。
ここで、ケイ素、ガリウムヒ素、窒化ガリウム、歪シリコン、シリコンゲルマニウム、炭化ケイ素、ダイアモンド、エピタキシー層等の材料やその混合物から構成されるものが、基板２００として用いられる。
また、第１パッド層２０２は、酸化ケイ素で、第２パッド層２０４は、窒化ケイ素で、それぞれ構成される。
第１パッド層２０２と第２パッド層２０４は、それぞれ公知のリソグラフィ技術を用いて所望のパターンで形成され、これに続くエッチングにより、少なくとも二つの開口部が第１パッド層２０２と第２パッド層２０４とに形成される。
図２Ａに示すように、はじめに、用意された基板２００の上に、第１パッド層２０２と第２パッド層２０４とが設けられる。
ここで、ケイ素、ガリウムヒ素、窒化ガリウム、歪シリコン、シリコンゲルマニウム、炭化ケイ素、ダイアモンド、エピタキシー層等の材料やその混合物から構成されるものが、基板２００として用いられる。
また、第１パッド層２０２は、酸化ケイ素で、第２パッド層２０４は、窒化ケイ素で、それぞれ構成される。
第１パッド層２０２と第２パッド層２０４は、それぞれ公知のリソグラフィ技術を用いて所望のパターンで形成され、これに続くエッチングにより、少なくとも二つの開口部が第１パッド層２０２と第２パッド層２０４とに形成される。
続いて、第１パッド層２０２と第２パッド層２０４とをハードマスクとして用いて基板２００をエッチングすることで、少なくとも二つのトレンチ２０６が基板２００上に形成される。
そして、図２Ｂに示すように、ディープトレンチコンデンサ２０８が、トレンチ２０６中に形成される。
ここで、ディープトレンチコンデンサ２０８の下部は、ポリシリコン等からなる上部電極２１０と、ＯＮＯ等からなるコンデンサ誘電層２１２と、下部電極２１４とを含んで構成される。なお、下部電極２１４は、基板２００のドーピングされた領域（ドープ領域）である。
ディープトレンチコンデンサ２０８の上部は、カラー誘電層２１６と、上部電極２１０に電気的に接続される導電層２１８と、単一側絶縁層２２０とを含んで構成される。ここで、単一側絶縁層２２０は、頂部に位置すると共に、一側が絶縁されており、他側は、基板２００から露出して、第１パッド層２０２と第２パッド層２０４の内部において埋蔵ストラップ２２２を形成している。
本実施形態の場合、単一側絶縁層２２０の上側の表面（上端）は、第２パッド層２０４と同じ高さになるように構成されている。
そして、図２Ｂに示すように、ディープトレンチコンデンサ２０８が、トレンチ２０６中に形成される。
ここで、ディープトレンチコンデンサ２０８の下部は、ポリシリコン等からなる上部電極２１０と、ＯＮＯ等からなるコンデンサ誘電層２１２と、下部電極２１４とを含んで構成される。なお、下部電極２１４は、基板２００のドーピングされた領域（ドープ領域）である。
ディープトレンチコンデンサ２０８の上部は、カラー誘電層２１６と、上部電極２１０に電気的に接続される導電層２１８と、単一側絶縁層２２０とを含んで構成される。ここで、単一側絶縁層２２０は、頂部に位置すると共に、一側が絶縁されており、他側は、基板２００から露出して、第１パッド層２０２と第２パッド層２０４の内部において埋蔵ストラップ２２２を形成している。
本実施形態の場合、単一側絶縁層２２０の上側の表面（上端）は、第２パッド層２０４と同じ高さになるように構成されている。
次に、図２Ｃに示すように、選択性エッチングにより第２パッド層２０４を除去して、ディープトレンチコンデンサ２０８（単一側絶縁層２２０）の一部を露出させる。
ここで、この第２パッド層の除去行程において、ディープトレンチコンデンサ２０８の一部が、基板２００の上に突出していることが好ましい。
ちなみに、第１パッド層２０２と単一側絶縁層２２０が酸化ケイ素で構成される場合、第２パッド層の除去は、リン酸中に浸すことで行われる。
ここで、この第２パッド層の除去行程において、ディープトレンチコンデンサ２０８の一部が、基板２００の上に突出していることが好ましい。
ちなみに、第１パッド層２０２と単一側絶縁層２２０が酸化ケイ素で構成される場合、第２パッド層の除去は、リン酸中に浸すことで行われる。
第１パッド層２０２と単一側絶縁層２２０の上に、スペーサ層（図示しない）を、蒸着により形成する。
ここで、スペーサ層は、窒化ケイ素、酸化ケイ素、窒酸化ケイ素、これら物質の混合物や積層物、ポリイミド、ＳＯＧ、ＦＳＧ等の低Ｋ誘電層、ブラックダイアモンド、ＳＩＬＫ（登録商標）、ＦＬＡＲＥ（登録商標）、ＬＫＤ、キセロゲル、エーロゲルや、他の材料から構成される。ここで、ケイ素層は、窒化ケイ素であることが好ましい。
ここで、スペーサ層は、窒化ケイ素、酸化ケイ素、窒酸化ケイ素、これら物質の混合物や積層物、ポリイミド、ＳＯＧ、ＦＳＧ等の低Ｋ誘電層、ブラックダイアモンド、ＳＩＬＫ（登録商標）、ＦＬＡＲＥ（登録商標）、ＬＫＤ、キセロゲル、エーロゲルや、他の材料から構成される。ここで、ケイ素層は、窒化ケイ素であることが好ましい。
次に、図２Ｄに示すように、スペーサ層の一部のエッチングにより、スペーサ２２６を、ディープトレンチコンデンサ２０８の露出部分の側壁に形成する。
言い換えると、ディープトレンチコンデンサ２０８の露出部分の側壁を取り囲むように（囲繞するように）スペーサ２２６を形成する。
本発明の好ましい具体例において、エッチング工程は、ＣＨＦ３、ＣＦ４とＯ２の組み合わせ、或いは、Ｃ２Ｆ６をメインエッチング液として用いる異方性エッチングで行われる。
なお、スペーサ２２６が窒化ケイ素である時、プラズマエッチングにより、前記した行程を行う構成としても良い。
また、スペーサ２２６が酸化ケイ素である場合には、異方性エッチングは、ＣＨＦ３、ＣＦ４とＯ２の組み合わせ、ＣＦ４、Ｃ２Ｆ６、そしてＣ３Ｆ８の組み合わせなどを、メインエッチング液として用い、プラズマエッチングにより、エッチング行程を行うようにしても良い。
スペーサ２２６の幅と高さは、チャンネル長さ、ソース幅、ドレイン幅に影響する。また、エッチング圧力、温度、電力、バイアス、気体流（ガス流量）などのチューニングプロセスパラメータを適切に制御することにより、所望の形状に形成することができる。
言い換えると、ディープトレンチコンデンサ２０８の露出部分の側壁を取り囲むように（囲繞するように）スペーサ２２６を形成する。
本発明の好ましい具体例において、エッチング工程は、ＣＨＦ３、ＣＦ４とＯ２の組み合わせ、或いは、Ｃ２Ｆ６をメインエッチング液として用いる異方性エッチングで行われる。
なお、スペーサ２２６が窒化ケイ素である時、プラズマエッチングにより、前記した行程を行う構成としても良い。
また、スペーサ２２６が酸化ケイ素である場合には、異方性エッチングは、ＣＨＦ３、ＣＦ４とＯ２の組み合わせ、ＣＦ４、Ｃ２Ｆ６、そしてＣ３Ｆ８の組み合わせなどを、メインエッチング液として用い、プラズマエッチングにより、エッチング行程を行うようにしても良い。
スペーサ２２６の幅と高さは、チャンネル長さ、ソース幅、ドレイン幅に影響する。また、エッチング圧力、温度、電力、バイアス、気体流（ガス流量）などのチューニングプロセスパラメータを適切に制御することにより、所望の形状に形成することができる。
図２Ｅに示すように、スペーサ２２６とディープトレンチコンデンサ２０８の単一側絶縁層２２０とをエッチングマスクとして用いて、第１パッド層２０２の一部がエッチングされる。
続いて、スペーサ２２６と、ディープトレンチコンデンサ２０８の単一側絶縁層２２０と、パターンニング（エッチング）後の第１パッド層２０２と、第２パッド層２０４とをエッチングマスクとして用いて、基板２００をエッチングすることにより、ディープトレンチコンデンサ２０８の間の部分（領域）に凹部（ｒｅｃｅｓｓ）２２８を形成する。ここで、反応性イオンエッチングなどの異方性エッチングが、凹部の形成に用いられる。
続いて、スペーサ２２６と、ディープトレンチコンデンサ２０８の単一側絶縁層２２０と、パターンニング（エッチング）後の第１パッド層２０２と、第２パッド層２０４とをエッチングマスクとして用いて、基板２００をエッチングすることにより、ディープトレンチコンデンサ２０８の間の部分（領域）に凹部（ｒｅｃｅｓｓ）２２８を形成する。ここで、反応性イオンエッチングなどの異方性エッチングが、凹部の形成に用いられる。
次に、図２Ｆに示すように、ゲート誘電層２３０が、凹部２２８の下部から側壁に亘って形成される。ここで、ゲート誘電層２３０としては、酸化ケイ素を用いることが好ましい。このゲート誘電層２３０は、熱プロセス、或いは、蒸着工程により形成される。
熱プロセスとしては、急速熱酸化、熱酸化炉、或いは、ＩＳＳＧ（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）が挙げられる。また、蒸着工程としては、減圧化学気相堆積法（ＬＰＣＶＤ）、高温酸化蒸着（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ （ＨＴＰ） ｄｅｐｏｓｉｔｉｏｎ）等が挙げられる。
熱プロセスとしては、急速熱酸化、熱酸化炉、或いは、ＩＳＳＧ（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）が挙げられる。また、蒸着工程としては、減圧化学気相堆積法（ＬＰＣＶＤ）、高温酸化蒸着（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ （ＨＴＰ） ｄｅｐｏｓｉｔｉｏｎ）等が挙げられる。
続いて、ポリシリコン、タングステン、ケイ化タングステン、そして、これらと同類物等の導電材料が、ＬＰＣＶＤ等の蒸着により凹部２２８内に充填される。この導電材料は、その後のエッチングにより、凹型ゲート２３２を形成することになる。ここで、この凹型ゲート２３２の頂部の表面（上端面）は、単一側絶縁層２２０の上端面と同じ高さか、それより低くなるように構成される。
図２Ｇに示すように、スペーサ２２６が、リン酸に浸す等の湿式エッチングにより除去される。次に、基板２００に対してイオン注入が施されて、基板２００上の凹型ゲート２３２を挟んで対向する部分に、ソース領域２３４とドレイン領域２３６とを形成する。
この際、ソース領域２３４は、埋蔵ストラップ２２２の領域において、ディープトレンチコンデンサの導電層２１８と電気的に接続する。
この際、ソース領域２３４は、埋蔵ストラップ２２２の領域において、ディープトレンチコンデンサの導電層２１８と電気的に接続する。
上述の具体例によると、凹型ゲートを形成する際に、ひとつのフォトリソグラフィ工程が省略される。
更に、スペーサを有する凹型ゲートの自動照準がフォトリソグラフィを代替するので、ＲＶＥＲＴとディープトレンチコンデンサと間の長さは正確に制御され、これらの間の拡散距離は更に容易に制御される。
すなわち、前記した実施例によると、凹型ゲートの形成を、フォトリソグラフィ技術を用いたパターンニングにより形成する方法を採用せずに、スペーサをｓｅｌｆ−ａｌｉｇｎｍｅｎｔの基準として用いる方法により、行うので、フォトリソグラフィ技術を採用する場合に必要とされる行程を一つ（一工程）省略することができる。
よって、行程を省略することができるので、その分製造コストを抑えることが可能となる。さらにＲＶＥＲＴとディープトレンチコンデンサとの間の距離を精度良く制御できるようになるため、凹型ゲートを隣り合う２つのディープトレンチコンデンサの真中に精度良く位置させることができるようになる。
ＲＥＶＥＲＴとディープトレンチコンデンサとの間の拡散距離（Ｏｕｔ ｄｉｆｆｕｓｉｏｎ ｄｉｓｔａｎｃｅ）は、ＲＥＶＥＲＴとディープトレンチコンデンサとの間の距離によって決まることから、本発明では、これら両者間の距離を精度良く制御できる。その結果として、外拡散距離がより容易に制御できるようになるという効果が得られることになる。
更に、スペーサを有する凹型ゲートの自動照準がフォトリソグラフィを代替するので、ＲＶＥＲＴとディープトレンチコンデンサと間の長さは正確に制御され、これらの間の拡散距離は更に容易に制御される。
すなわち、前記した実施例によると、凹型ゲートの形成を、フォトリソグラフィ技術を用いたパターンニングにより形成する方法を採用せずに、スペーサをｓｅｌｆ−ａｌｉｇｎｍｅｎｔの基準として用いる方法により、行うので、フォトリソグラフィ技術を採用する場合に必要とされる行程を一つ（一工程）省略することができる。
よって、行程を省略することができるので、その分製造コストを抑えることが可能となる。さらにＲＶＥＲＴとディープトレンチコンデンサとの間の距離を精度良く制御できるようになるため、凹型ゲートを隣り合う２つのディープトレンチコンデンサの真中に精度良く位置させることができるようになる。
ＲＥＶＥＲＴとディープトレンチコンデンサとの間の拡散距離（Ｏｕｔ ｄｉｆｆｕｓｉｏｎ ｄｉｓｔａｎｃｅ）は、ＲＥＶＥＲＴとディープトレンチコンデンサとの間の距離によって決まることから、本発明では、これら両者間の距離を精度良く制御できる。その結果として、外拡散距離がより容易に制御できるようになるという効果が得られることになる。
図３Ａは、本実施形態に係る凹型垂直トランジスタを有するメモリを示す概略上面図である。この図において、セルサイズは８Ｆ２で、水平長さＤ３は４Ｆで、垂直長さＤ４は２Ｆである。
図３Ａに示すように、凹型ゲートが形成される領域３０２は、四つのディープトレンチコンデンサ２０８により囲まれている。本実施形態の場合、ディープトレンチコンデンサ２０８はマトリクス状に配置されており、各ディープトレンチコンデンサ２０８と領域３０２との間の距離Ｄ２は、ほぼ同じとなるように構成されている。
図３Ａに示すように、凹型ゲートが形成される領域３０２は、四つのディープトレンチコンデンサ２０８により囲まれている。本実施形態の場合、ディープトレンチコンデンサ２０８はマトリクス状に配置されており、各ディープトレンチコンデンサ２０８と領域３０２との間の距離Ｄ２は、ほぼ同じとなるように構成されている。
さらに、ディープトレンチコンデンサ２０８は、基板２００の表面から所定の高さ突出している。
ディープトレンチコンデンサ２０８の突出部分の側壁上に、スペーサが形成される場合、すなわち、ディープトレンチコンデンサ２０８の突出部分が、スペーサにより囲繞されている場合、基板２００上の凹型ゲート領域３０２を除くすべての領域が、スペーサにより被覆されていることになる。
よって、凹型ゲート２３２は、凹型ゲート領域３０２を囲むように位置しているディープトレンチコンデンサ２０８の突出部分を囲繞するスペーサにより、その大きさ、範囲が規定されることになる。
ディープトレンチコンデンサ２０８の突出部分の側壁上に、スペーサが形成される場合、すなわち、ディープトレンチコンデンサ２０８の突出部分が、スペーサにより囲繞されている場合、基板２００上の凹型ゲート領域３０２を除くすべての領域が、スペーサにより被覆されていることになる。
よって、凹型ゲート２３２は、凹型ゲート領域３０２を囲むように位置しているディープトレンチコンデンサ２０８の突出部分を囲繞するスペーサにより、その大きさ、範囲が規定されることになる。
次に、スペーサとディープトレンチコンデンサ２０８とをマスクとして用いて、エッチング工程を行うことにより、凹型ゲート領域３０２の内部に凹部が形成される。そして、この凹部の内部にゲート誘電層と凹型ゲートとが形成される。
さらにこのディープトレンチコンデンサ２０８と凹型ゲート２３２の形成に続いて、アクティブ領域を規定するシャロートレンチ絶縁層（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）５０２が、基板２００に形成される。
さらにこのディープトレンチコンデンサ２０８と凹型ゲート２３２の形成に続いて、アクティブ領域を規定するシャロートレンチ絶縁層（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）５０２が、基板２００に形成される。
フォトリソグラフィの代わりに、スペーサにより凹型ゲート２３２が定義されるので、拡散距離Ｄは重複問題を生じずに正確に制御される。
凹型ゲート２３２は、二つの隣接するディープトレンチコンデンサ２０８間の中間部分で正確に定義される。その結果、ワードライン方向又はビットライン方向に沿って、装置の大きさを小さくすることができる。
例えば、図３Ｂに示すように、ワードライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができる。
さらに、図３Ｃに示すように、ワードライン方向に沿って縮小することで、水平長さＤ３が２Ｆであり、垂直長さＤ４が２Ｆである４Ｆ２のセルサイズにすることができる。
さらに、図３Ｄに示すように、ワードライン方向とビットライン方向に沿って縮小することにより、水平長さＤ３が３Ｆであり、垂直長さＤ４が１．５Ｆである４．５Ｆ２のセルサイズにすることができる。
また、図４Ａに示すように、ビットライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができると共に、ディープトレンチコンデンサ２０８の形状を円形にすることができる。
さらに、図４Ｂに示すように、ビットライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができる。なお、この場合、ディープトレンチコンデンサ２０８は楕円形である。
凹型ゲート２３２は、二つの隣接するディープトレンチコンデンサ２０８間の中間部分で正確に定義される。その結果、ワードライン方向又はビットライン方向に沿って、装置の大きさを小さくすることができる。
例えば、図３Ｂに示すように、ワードライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができる。
さらに、図３Ｃに示すように、ワードライン方向に沿って縮小することで、水平長さＤ３が２Ｆであり、垂直長さＤ４が２Ｆである４Ｆ２のセルサイズにすることができる。
さらに、図３Ｄに示すように、ワードライン方向とビットライン方向に沿って縮小することにより、水平長さＤ３が３Ｆであり、垂直長さＤ４が１．５Ｆである４．５Ｆ２のセルサイズにすることができる。
また、図４Ａに示すように、ビットライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができると共に、ディープトレンチコンデンサ２０８の形状を円形にすることができる。
さらに、図４Ｂに示すように、ビットライン方向に沿って縮小することで、水平長さＤ３が３Ｆであり、垂直長さＤ４が２Ｆである６Ｆ２のセルサイズにすることができる。なお、この場合、ディープトレンチコンデンサ２０８は楕円形である。
図５Ａに示すように、本発明の具体例において、凹型ゲート２３２からなるアクティブ領域を定義するシャロートレンチ絶縁層５０２は、凹型ゲート２３２の四つの角だけをカットして、大きい絶縁層工程ウィンドウを達するか、或いは、図５Ｂで示されるように、凹型ゲート２３２の上部５０４と下部５０６とをカットして、好ましい絶縁効果を得る。
本発明の具体例において、ワードラインが続いて形成される。
ワードラインは、一定幅を有する直線状のものに限定されるものではなく、例えば、図５Ｃに示すように、ワードライン５１０は、ディープトレンチコンデンサ２０８を被覆する広い幅（幅広部）と、凹型ゲート２３２を被覆する狭い幅（幅狭部）とから構成されるようにしても良い。
また他の態様として、図５Ｄに示すように、ワードライン５２０は、ディープトレンチコンデンサ２０８の中央部分とのみ重なるように構成されていても良い。
ワードラインは、一定幅を有する直線状のものに限定されるものではなく、例えば、図５Ｃに示すように、ワードライン５１０は、ディープトレンチコンデンサ２０８を被覆する広い幅（幅広部）と、凹型ゲート２３２を被覆する狭い幅（幅狭部）とから構成されるようにしても良い。
また他の態様として、図５Ｄに示すように、ワードライン５２０は、ディープトレンチコンデンサ２０８の中央部分とのみ重なるように構成されていても良い。
前記したように、凹型ゲートを形成する場合、ひとつのフォトリソグラフィ工程を省略することができ、その結果として製造コストを減少させることができる。
さらに、スペーサを有する凹型ゲートの自動照準がフォトリソグラフィを代替するので、ＲＶＥＲＴとディープトレンチコンデンサＤＴ間の長さは精確に制御される。
よって、凹型ゲートは、二つの隣接するディープトレンチコンデンサの丁度中間で正確に定義され、重複問題が解決される。また、限界寸法は精確に制御され、ディープトレンチコンデンサと凹型ゲート間の拡散距離は更に容易に制御される。
さらに、スペーサを有する凹型ゲートの自動照準がフォトリソグラフィを代替するので、ＲＶＥＲＴとディープトレンチコンデンサＤＴ間の長さは精確に制御される。
よって、凹型ゲートは、二つの隣接するディープトレンチコンデンサの丁度中間で正確に定義され、重複問題が解決される。また、限界寸法は精確に制御され、ディープトレンチコンデンサと凹型ゲート間の拡散距離は更に容易に制御される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
Ｄ 拡散距離
１０２ 凹型ゲート
１０４ ディープトレンチコンデンサ
２００ 基板
２０２ 第一パッド層
２０４ 第二パッド層
２０６ トレンチ
２０８ ディープトレンチコンデンサ
２１０ 上電極
２１２ コンデンサ誘電層
２１４ 下電極
２１６ カラー誘電層
２１８ 導電層
２２０ 単一側の絶縁層
２２２ 埋蔵ストラップ
２２６ スペーサ
２２８ 凹槽
２３０ ゲート誘電層
２３２ 凹型ゲート
２３４ ソース領域
２３６ ドレイン領域
３０２ 凹型ゲート
５０２ シャロートレンチ絶縁層
５０４ 凹型ゲートの上部
５０６ 凹型ゲートの下部
５１０ ワードライン
５２０ ワードライン
１０２ 凹型ゲート
１０４ ディープトレンチコンデンサ
２００ 基板
２０２ 第一パッド層
２０４ 第二パッド層
２０６ トレンチ
２０８ ディープトレンチコンデンサ
２１０ 上電極
２１２ コンデンサ誘電層
２１４ 下電極
２１６ カラー誘電層
２１８ 導電層
２２０ 単一側の絶縁層
２２２ 埋蔵ストラップ
２２６ スペーサ
２２８ 凹槽
２３０ ゲート誘電層
２３２ 凹型ゲート
２３４ ソース領域
２３６ ドレイン領域
３０２ 凹型ゲート
５０２ シャロートレンチ絶縁層
５０４ 凹型ゲートの上部
５０６ 凹型ゲートの下部
５１０ ワードライン
５２０ ワードライン
Claims (16)
- 半導体素子の製造方法であって、
（ａ）少なくとも二つのディープトレンチコンデンサを内部に有すると共に、前記ディープトレンチコンデンサの上部が露出する基板を準備する工程と、
（ｂ）前記ディープトレンチコンデンサの前記基板上に露出している部分の側壁を取り囲むスペーサを形成する工程と、
（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサとをマスクとして用いた前記基板のエッチングにより、凹部を前記基板に形成する工程と、
（ｄ）前記凹部内に凹型ゲートを形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記（ａ）工程は、
（ａ１）前記基板上に所望のパターンが形成されたパッド層を提供する行程と、
（ａ２）前記パターンが形成されたパッド層のエッチングにより、少なくとも二つのトレンチを前記基板に形成する工程と、
（ａ３）前記トレンチの各々に、ディープトレンチコンデンサを形成する工程と、
（ａ４）前記パッド層の除去により、前記ディープトレンチコンデンサの上部を前記基板上に露出させる工程と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記パッド層は、窒化ケイ素や酸化ケイ素を含む層であることを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記凹型ゲートの上端面は、前記ディープトレンチコンデンサの上端面と同じ高さであることを特徴とする請求項１に記載の半導体素子の製造方法。
- （ｅ）前記基板に対するイオン注入により、前記基板上の前記凹型ゲートを挟んで対向する部分にソース領域とドレイン領域を形成する工程
をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記スペーサは、酸化ケイ素、窒化ケイ素、窒酸化ケイ素であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 半導体素子の製造方法であって、
（ａ）複数のディープトレンチコンデンサを内部に有すると共に、前記ディープトレンチコンデンサの上部が露出する基板を準備する工程と、
（ｂ）前記ディープトレンチコンデンサの前記基板上に露出している部分の側壁を取り囲むスペーサを形成し、前記ディープトレンチコンデンサにより囲繞された所定領域を形成する工程と、
（ｃ）前記ディープトレンチコンデンサの上面と前記スペーサとをマスクとして用いた前記基板のエッチングにより、凹部を前記基板に形成する工程と、
（ｄ）前記凹部内に凹型ゲートを形成する工程と、
からなることを特徴とする半導体素子の製造方法。 - 前記複数のディープトレンチコンデンサは、マトリクス状に配列された四つのディープトレンチコンデンサであることを特徴とする請求項７に記載の半導体素子の製造方法。
- （ｅ）アクティブ領域を規定するシャロートレンチ絶縁層を、前記基板に形成する工程をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記シャロートレンチ絶縁層は、前記凹型ゲートの四つの角だけをカットすることを特徴とする請求項９に記載の半導体素子の製造方法。
- （ｆ）前記凹型ゲートと電気的に接続するワードラインを形成する工程を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
- 前記ワードラインは、前記ディープトレンチコンデンサを被覆する幅広部と、凹型ゲートを被覆する幅狭部とから構成されることを特徴とする請求項１１に記載の半導体素子の製造方法。
- 前記（ａ）工程は、
（ａ１）前記基板上に所望のパターンが形成されたパッド層を提供する行程と、
（ａ２）前記パターンが形成されたパッド層のエッチングにより、少なくとも二つのトレンチを前記基板に形成する工程と、
（ａ３）前記トレンチの各々に、ディープトレンチコンデンサを形成する工程と、
（ａ４）前記パッド層の除去により、前記ディープトレンチコンデンサの上部を、前記基板上に露出させる工程と、
からなることを特徴とする請求項７に記載の半導体素子の製造方法。 - 前記（ｄ）工程は、
（ｄ１）前記凹部内の表面にゲート誘電層を形成する工程と、
（ｄ２）前記凹部内に導電材料層を形成する工程と、
（ｄ３）前記導電材料層、前記スペーサ、前記ディープトレンチコンデンサの前記上部を研磨して、前記凹型ゲートを形成する工程と、
からなることを特徴とする請求項７に記載の半導体素子の製造方法。 - （ｅ）前記基板に対するイオン注入により、前記基板上の前記凹型ゲートを挟んで対向する部分にソース領域とドレイン領域を形成する工程
を含むことを特徴とする請求項７に記載の半導体素子の製造方法。 - 前記スペーサは、酸化ケイ素、窒化ケイ素、窒酸化ケイ素であることを特徴とする請求項７に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/141,656 US7316952B2 (en) | 2005-05-31 | 2005-05-31 | Method for forming a memory device with a recessed gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006339648A true JP2006339648A (ja) | 2006-12-14 |
| JP4427037B2 JP4427037B2 (ja) | 2010-03-03 |
Family
ID=36791642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006150946A Active JP4427037B2 (ja) | 2005-05-31 | 2006-05-31 | 凹型ゲートを有するメモリ装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7316952B2 (ja) |
| EP (1) | EP1729338B1 (ja) |
| JP (1) | JP4427037B2 (ja) |
| KR (1) | KR100749035B1 (ja) |
| CN (1) | CN100388464C (ja) |
| TW (1) | TWI302363B (ja) |
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2005
- 2005-05-31 US US11/141,656 patent/US7316952B2/en active Active
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- 2006-05-16 EP EP06010091.4A patent/EP1729338B1/en active Active
- 2006-05-22 TW TW095118105A patent/TWI302363B/zh active
- 2006-05-29 KR KR1020060047988A patent/KR100749035B1/ko active IP Right Grant
- 2006-05-31 CN CNB2006100876637A patent/CN100388464C/zh active Active
- 2006-05-31 JP JP2006150946A patent/JP4427037B2/ja active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW200642043A (en) | 2006-12-01 |
| EP1729338A2 (en) | 2006-12-06 |
| TWI302363B (en) | 2008-10-21 |
| CN1873948A (zh) | 2006-12-06 |
| CN100388464C (zh) | 2008-05-14 |
| EP1729338B1 (en) | 2016-07-06 |
| US20060270149A1 (en) | 2006-11-30 |
| US7316952B2 (en) | 2008-01-08 |
| KR20060124597A (ko) | 2006-12-05 |
| JP4427037B2 (ja) | 2010-03-03 |
| KR100749035B1 (ko) | 2007-08-14 |
| EP1729338A3 (en) | 2009-04-15 |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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| A602 | Written permission of extension of time |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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