JP2006173633A - イレーズ効率を改善した不揮発性メモリ素子及び製造方法 - Google Patents

イレーズ効率を改善した不揮発性メモリ素子及び製造方法 Download PDF

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Abstract

【課題】イレーズ効率を改善した不揮発性メモリ素子及び製造方法を提供する。
【解決手段】半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及びゲートの積層を形成し、ゲートをなす物質の仕事関数を大きくするために酸素または四フッ化炭素ガスのプラズマ処理またはイオン注入のような方法を利用してゲートを後続処理する不揮発性メモリ素子及び製造方法である。これにより、ゲートを望ましく実現する金属層の仕事関数をさらに増大させることができ、イレーズ時に電子のバックトンネリングを抑制できる。
【選択図】図２

Description

本発明は、半導体素子に係り、特に、イレーズ効率（ｅｒａｓｅ ｅｆｆｉｃｉｅｎｃｙ）を改善した不揮発性メモリ素子及びその製造方法に関する。
不揮発性メモリ素子は、電源の供給を中断してもデータを保有する特性を有するメモリ素子と理解できる。かかる不揮発性メモリ素子は、チャンネルのスレショルド電圧差を具現するために電荷が捕獲される電荷捕獲層をトランジスタのゲートとチャンネルとの間に備えている。電荷捕獲層に電荷が注入された状態、すなわちプログラム状態であるか、または電子が消去されたイレーズ状態によってスレショルド電圧Ｖｔｈは変わる。これにより、チャンネルをターンオンするためのゲート電圧Ｖｇが変わる。このように、電荷捕獲層に捕獲または保存される電荷により、スレショルド電圧Ｖｔｈが変わる概念を利用して不揮発性メモリ素子の動作が具現されている。
典型的なフラッシュメモリ素子では、金属層または金属類似層を利用したポリシリコンフローティングゲートが、かかる電荷捕獲層として利用されてきた。また、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）素子では、シリコン窒化物層内の電荷捕獲サイトも、かかる電荷捕獲層として利用されている。
ところで、かかる不揮発性メモリ素子特性を改善しようという努力の中で、特にイレーズ効率を改善しようとする努力が多く行われている。特に、ＳＯＮＯＳフラッシュメモリ素子は、さまざまな長所にもかかわらず、イレーズ時に、電子のバックトンネリング問題が解決されねばならない課題として提示されている。実質的に、不揮発性メモリ素子のデザインルールが縮小するほど、イレーズ効率の改善が重要視されており、かかるイレーズ効率を改善するためには、イレーズ特性を劣化させるのに大きく寄与する電子のバックトンネリング問題の改善を優先的に考慮せねばならない。
イレーズ動作は、一般的にゲートに０より低い負電圧のゲート電圧Ｖｇを印加して基板を接地し、電荷捕獲層に捕獲された電子を基板に取り出す過程として行われている。ところで、ゲートと電荷捕獲層との間に導入された電荷遮断層を電子がトンネリングし、ゲートから電荷捕獲層に電子が移動する問題、すなわちバックトンネリングがイレーズのための電圧印加により発生してしまうことにもなる。かかるバックトンネリングは、電荷捕獲層に電子がゲートから提供されることを意味するので、結局イレーズ効率を低下させる大きい要因として理解されている。従って、イレーズ効率を改善するためには、かかる電子のバックトンネリングを効果的に防止することが優先的に考慮せねばならない。
本発明の一観点は、トランジスタのゲートから電荷捕獲層への電子のバックトンネリング現象を防止してイレーズ効率を改善するために、ゲートの仕事関数を大きくするためのゲート後続処理ステップを含む不揮発性メモリ素子の製造方法を提示する。
前記不揮発性メモリ素子の製造方法は、半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及びゲートの積層を形成するステップと、前記ゲートをなす物質元素と異なる元素を使用し、前記ゲートをなす物質の仕事関数を大きくする後続処理を前記ゲートに行うステップとを含んで行われる。
前記トンネリング誘電層は、ほぼ２ｎｍから６ｎｍの厚さに形成可能である。
前記電荷遮断層は、少なくとも７の高い誘電定数ｋの誘電物質でほぼ３．５ｎｍから１５ｎｍの厚さに形成可能である。
前記ゲートは、仕事関数が少なくともほぼ４．７ｅＶから６．０ｅＶである金属層を備えて形成可能である。
前記ゲートは、Ｐｔ、Ａｕ、ＴｉＡｌ合金、ＰｄまたはＡｌを含んで形成されるか、または金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドを含んで形成可能である。
前記ゲートを後続処理するステップ以前に、前記ゲートの近隣の前記半導体基板上にソース及びドレーン領域のために不純物をイオン注入するステップと、前記イオン注入された不純物を活性化するために、前記ソース及びドレーン領域をアニーリングするステップをさらに行うことができる。
前記ゲートの後続処理は、前記元素を利用し、前記ゲートを表面処理するステップを含んで行われる。
前記ゲートの後続処理は、Ｎ、Ｏ、Ｆ、Ｎｅ、Ｈｅ、Ｐ、Ｓ、Ｃｌ、Ａｒ、Ａｓ、Ｓｅ、Ｂｒ、Ｋｒ、Ｓｂ、Ｔｅ、Ｉ、またはＸｅ元素を前記ゲートに作用させるステップを含んで行われる。
前記ゲートの後続処理は、前記元素を前記ゲート内部または前記ゲート下の前記電荷遮断膜との界面に到達するように注入するステップを含んで行われる。
前記ゲートの後続処理は、前記元素を前記ゲート表面に化学的に吸着させるステップを含んで行われる。
前記ゲートの後続処理は、周期律表の２族から８族に該当する元素を前記ゲートに作用させるステップを含んで行われる。
前記ゲートの後続処理は、ハロゲン族元素またはハロゲン族元素を含む分子を前記ゲートに作用させるステップを含んで行われる。
前記ゲートの後続処理は、電子アクセプタ原子または分子を前記ゲートに作用させるステップを含んで行われる。
前記ゲートの後続処理は、前記元素をプラズマ化し、前記ゲート上に提供するステップを含んで行われる。
前記ゲートの後続処理は、ファーネス内に前記元素を含むガス雰囲気を形成し、前記雰囲気を前記ゲートに接触させた後でアニーリングを行うか、または急速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行うステップを含んで行われる。
前記アニーリングや急速熱処理は、１，０００℃以下の温度で行われる。
前記ゲートの後続処理は、前記元素を前記ゲートに化学的にドーピングするか、またはコーティングするステップを含んで行われる。
前記ゲートの後続処理は、前記元素をイオン化し、前記ゲートにイオン注入するステップを含んで行われる。
前記ゲートの後続処理は、前記元素の化学的気相に前記ゲート表面を露出させ、前記気相の元素を前記ゲートと作用させるステップを含んで行われる。
前記ゲートの後続処理後に、前記後続処理された前記ゲートを覆って保護する保護層を形成するステップをさらに含んで行われる。
また、半導体基板上に積層されたトンネル誘電層と、前記トンネル誘電層上に積層された電荷捕獲層と、前記電荷捕獲層上に積層された電荷遮断層と、前記電荷遮断層上に積層されるが、仕事関数が少なくともほぼ４．７ｅＶから６．０ｅＶである金属層を備えて形成されたゲートとを備えることを特徴とする不揮発性メモリ素子を提示する。
前記ゲートは、前記ゲートをなす物質元素と異なる元素を使用し、前記ゲートをなす物質の仕事関数を大きくする後続処理が行われたものでありうる。
本発明によれば、ゲートを形成する金属層の仕事関数の大きさを相対的にさらに大きくし、ゲートから電荷捕獲層への電子のバックトンネリング現象を防止させてイレーズ効率を改善できる。
本発明によれば、ゲートを相対的に大きい仕事関数を有する金属層で形成し、金属層を後続処理し、さらに大きい仕事関数を有させることが可能である。これにより、イレーズ効率を低下させる要因として認識されるゲートから電荷捕獲層へのバックトンネリング現象を抑制できる。従って、ほぼ−１８Ｖのイレーズのためのバイアス電圧条件で、ほぼ２ｍｓのイレーズ時間内に、スレショルド電圧Ｖｔｈをプログラム状態である１Ｖからイレーズ状態である−３Ｖ以下に低下させることが可能である。すなわち、イレーズ効率の大きい改善を具現できる。従って、非常に縮小されたデザインルールを有し、低電力で動作可能な不揮発性メモリ素子を具現できる。
以下、添付図面を参照し、本発明の実施例を詳細に説明する。しかし、本発明の実施例は、さまざまな他の形態に変形可能であり、本発明の範囲が後述の実施例によって限定されるものと解釈されてはならず、当業界で当業者に本発明をさらに完全に説明するために提供されるものと解釈されることが望ましい。
本発明の実施例では、不揮発性素子、例えば電荷捕獲層を含むトランジスタ素子のイレーズ動作時に、ゲートから電子捕獲層への電子のバックトンネリングが発生することを防止するために、ゲートを仕事関数が相対的に大きい金属層を備えて構成し、金属層の仕事関数をさらに大きくするために、金属層を後続処理する技術を提示する。
電荷捕獲層を含む不揮発性メモリ素子のゲートスタックは、チャンネルが形成される基板上にトンネル誘電層、電荷捕獲層、電荷遮断層（または、バリア層）及び金属層の積層構造で形成可能である。このとき、金属層の仕事関数を大きくすることにより、金属層のゲートから電子が電荷遮断層をトンネリングすることを防止できる。電荷遮断層は、高い誘電定数ｋの物質で望ましく形成されるが、簡単に絶縁層として考慮することができる。従って、金属層と絶縁層そして電荷捕獲層の接合構造のエネルギーバンドを簡単に考慮し、金属層の仕事関数を大きくすることによる効果を考慮することができる。
デザインルールの縮小によって現在考慮されている５０ｎｍ以下クラスのＮＡＮＤ型ＳＯＮＯＳメモリ素子で要求されるプログラム速度は、１７Ｖでほぼ２０μｓでなければならないと予測されている。また、スレショルド電圧Ｖｔｈは、プログラム時に−３Ｖから１Ｖに変化することを利用すると考慮される。スレショルド電圧Ｖｔｈを１Ｖから−３Ｖに変化させるイレーズ速度は、１８Ｖで２ｍｓほどが要求されると考慮されている。ところで、かかるイレーズ速度に対する要求は、現在の不揮発性メモリ素子構造及び方法で具現し難いと予測される。実質的に、２ｍｓ内に−１８Ｖを印加し、スレショルド電圧Ｖｔｈを１Ｖから−３Ｖに変化させねばならないが、現在のｎ型ポリシリコン形態のゲートでは、バックトンネリング現象により、かかるイレーズ速度を具現するのが非常に困難である。
かかる技術的課題を解決するために、本発明の実施例では、ゲートとして相対的に大きい仕事関数を有する金属層を利用し、また金属層の表面を後続処理する過程を提示する。仕事関数がほぼ４．９ｅＶから６．０ｅＶ以上、望ましくは、ほぼ４．９ｅＶから５．１ｅＶ以上の金属層をゲートとして利用する場合、要求されるイレーズ速度を具現できると期待される。それにもかかわらず、このように、大きい仕事関数を有する金属層をゲートとして利用することは容易ではなく、またこのように、大きい仕事関数を有する金属層をゲートとして利用しても、さらに仕事関数を大きくすることが要求されるイレーズ速度を具現するのに有利である。
金属層の仕事関数の絶対値を大きくするならば、金属層のコンダクションレベル（ＥＣ：Ｃｏｎｄｕｃｔｉｏｎ Ｅｎｅｒｇｙ ｌｅｖｅｌ）と電荷捕獲層のコンダクションレベルとのエネルギー差が相対的に小さくなるので、結局金属層から電荷遮断層をトンネリングする電子の確率を小さくできる。従って、電子のバックトンネリングを抑制できる。
たとえ、金属層を仕事関数が相対的に大きい金属で形成したとしても、電子のバックトンネリングをさらに効果的に防止するために、金属層を後続処理し、ゲートの仕事関数の増大を図ることができる。ゲートをなす金属層として、Ｐｔ、Ａｕ、ＴｉＡｌ合金、ＰｄまたはＡｌのような元素金属を含んで形成されるか、または金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物、または金属シリサイドのような金属組成物を含む層を考慮することができるが、かかる金属層の仕事関数を後続処理を介してさらに増大させることができる。
かかる本発明の実施例で提示する後続処理は、実質的にゲートの表面に高い反応性のガス、電子アクセプタ原子、ゲート物質の電子を引き寄せることができる電子親和度の高い原子または分子を化学的にドーピングするか、またはコーティングする概念と理解される。かかる後続処理は、実質的にイオン注入工程、プラズマ処理、化学的気相にゲートを露出させるか、またはアニーリングする工程のような過程であると理解される。
このとき、イオン注入されるか、または化学的気相またはプラズマ状態でゲートの表面に化学的に吸着されるか、または注入またはコーティングされる元素は、原子形態や分子形態でゲート表面に吸着注入またはコーティングされうる。または、イオン注入を利用して後続処理する場合を考慮することができるが、かかるイオン注入の場合、ゲートの内部または／及びゲート下の電荷遮断層との界面にまでかかる元素またはイオンが入っていき、仕事関数を大きくする効果を具現できる。
本発明の実施例で考慮した元素は、実験的な結果を考慮するとき、電子ドナー原子は、実質的にゲートの金属層の仕事関数を小さくする効果を誘発するので、適切ではないと評価される。例えば、元素の周期律表の１族や２族の元素は、本発明の実施例で提示する後続処理に使われるのに適切ではない。例えば、水素ガス（Ｈ２）を利用した熱処理やプラズマ処理は、ゲートの仕事関数の絶対値をむしろ小さくする結果を誘発する。
一方、相対的に非常に高い反応性を有するハロゲン族や周期律表の５族から７族の元素は、本発明の実施例で提示する後続処理に使われるのに適切であると評価される。例えば、Ｆを含む四フッ化炭素ガス（ＣＦ４）を利用したプラズマ処理は、ゲート金属層の仕事関数を効果的に増大させると測定される。
仕事関数は、絶対零度の温度で運動エネルギーが０であるとき、固体から最も緩く拘束されている価電子（ｖａｌｅｎｃｅ ｅｌｅｃｔｒｏｎ）が外部真空に放出されるために克服せねばならない最小電位と一般的に定義されている。従って、ｅφ＝ｅＶｅｘｃｈａｎｇｅ＋ｅＶｄｉｐｏｌｅ−ＥＦで与えられる。このとき、ｅＶｅｘｃｈａｎｇｅは、バルク電子密度に依存するバルク値であり、ｅＶｄｉｐｏｌｅは、表面間隙電荷電位による値でありうる。
表面間隙電荷または表面分極は、表面に吸着される原子や分子に影響される電場を意味する。ＡｒでもＸｅのような不活性ガス原子であっても吸着される場合、かかる電場に影響を与える。換言すれば、仕事関数は、さまざまな分子の化学的吸着により変化する。本発明の実施例では、仕事関数を大きくするために、望ましく相対的に高い反応性ガスを利用したプラズマ処理をゲート表面に行う。
本発明のための考察によれば、Ａｇ（１１１）の場合、Ｃｕ（１００）の場合及びＣｕ（１１０）の場合、Ｏを使用した処理によって仕事関数が増大し、Ｍｎの場合、Ｃｏによる表面処理によって仕事関数が増大し、Ｗ及びＴｉの場合、Ｃｌを使用した処理によって仕事関数が増大している。一方、Ｃｕの場合、Ｃｏを使用した処理で仕事関数が反対に小さくなり、Ｗの場合、ＮａまたはＮｉによる処理で仕事関数が小さくなっている。
かかる考察の結果を考慮するとき、本発明の実施例で提示される表面処理に使われる元素は、周期律表で１族または２族を除外した元素が考慮対象になる。好ましくは、Ｂ、Ｃ、Ｓｉ、Ｎ、Ｐ、Ａｓ、Ｏ、Ｓ、Ｓｅ、Ｔｅ、Ｆ、Ｃｌ、Ｂｒ、Ｉｎ、Ａｔ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ、Ｒｎでありうる。
それにもかかわらず、金属ゲートの表面処理する方法として考慮されるイオン注入、ガス雰囲気でのアニーリング、プラズマ処理、化学的ドーピングのような表面処理方法を考慮するとき、ハロゲン族のように反応性が相対的に高い元素または金属の電子を引きつけることができる原子のガスを使用し、金属ゲートを表面処理することが望ましい。また、Ｏ、Ｂ、Ｐ、Ｓｂ、Ａｓ、Ｎのような非金属ガスを利用し、金属ゲートを表面処理することも可能である。
かかる考慮を介してみるとき、本発明で議論するゲートの後続処理は、Ｎ、Ｏ、Ｆ、Ｎｅ、Ｈｅ、Ｐ、Ｓ、Ｃｌ、Ａｒ、Ａｓ、Ｓｅ、Ｂｒ、Ｋｒ、Ｓｂ、Ｔｅ、Ｉ、またはＸｅ元素がゲートに作用し、ゲートの仕事関数を大きくする過程であると理解される。
実質的に、Ａｒを利用してプラズマ処理方法で金属ゲートを表面処理する場合、仕事関数の増大を確認することができ、また酸素ガス（Ｏ２）を利用したプラズマ処理で金属ゲートを表面処理する場合、Ａｒを利用した場合に比べてさらに大きい仕事関数の増大を確認することができ、四フッ化炭素ガス（ＣＦ４）を利用したプラズマ処理で金属ゲートを表面処理する場合、酸素プラズマ処理に比べてさらに大きい仕事関数の増大を確認することができる。
実質的に、ゲートとしてＰｔ層を使用する場合及びＡｕ層を使用する場合をそれぞれ考慮するとき、本発明の実施例でのような後続表面処理が行われていない基準試片の場合、フラットバンド電圧（ＶＦＢ：Ｆｌａｔ Ｂａｎｄ Ｖｏｌｔａｇｅ）は、Ｐｔ層の場合、ほぼ−１．７６８Ｖと、またＡｕ層の場合、ほぼ−２．１５６と測定される。この場合、概略的に関連した仕事関数を統計学的な変数を考慮して計算すれば、Ｐｔ層の場合にほぼ５．７ｅＶほどの値、Ａｕ層の場合にほぼ５．４ｅＶほどの値と計算されうる。
ところで、かかるＰｔ層及びＡｕ層をそれぞれ水素（Ｈ２）プラズマ処理した場合、ＶＦＢは、ほぼ−１．９１８Ｖ及び−２．４０６Ｖに低下すると測定され、これは、結局仕事関数の減少と理解される。また、Ｐｔ層及びＡｕ層を、本発明の実施例によってＡｒプラズマ処理した場合、ＶＦＢは、それぞれほぼ−１．５５４Ｖ及び−２．２６８と上昇及び若干減少するように測定され、これは仕事関数の増大または若干の減少と理解される。従って、Ａｒのような不活性ガスを使用するプラズマ処理は、ゲート層の種類によってその効果が変わりうることが分かる。
酸素（Ｏ２）プラズマ処理の場合、ＶＦＢは、それぞれ−１．３１６Ｖ及び−１．８７６と測定されるが、これは、非常に意味ある程度に仕事関数が増大していると理解される。また、四フッ化炭素ガス（ＣＦ４）プラズマ処理の場合、ＶＦＢは、それぞれ−１．２１８Ｖ及び−１．８４８Ｖと測定されるが、これは、さらに効果的に仕事関数が増大していると理解される。かかる本発明の実施例による効果は、ＴｉＡｌ層やＰｄ層、Ａｌ層を使用する場合にも具現されうる。
このように、本発明の実施例によれば、ゲートを構成する金属層の仕事関数を効果的に増大させることができるので、不揮発性メモリ素子をイレーズさせるとき、ゲートから電子が電荷遮断層をトンネリングし、電荷捕獲層に望まれないように移動してイレーズ効率が劣化することを防止できる。
かかる本発明を図面を参照し、さらに具体的な一例を例示して説明する。
図１から図３は、本発明の実施例による不揮発性メモリ素子及び製造方法を説明するために概略的に図示した断面図である。
図１を参照すれば、不揮発性メモリ素子の製造方法によりゲートスタックを形成する。例えば、半導体基板１００上にトンネル誘電層３００を形成し、ゲート誘電層３００上に電荷保存ノードとして電荷捕獲層４００を形成する。トンネル誘電層３００は、ほぼ２ｎｍから６ｎｍほどの厚さに形成可能である。電荷捕獲層４００は、フローティングゲート形態に形成される場合にポリシリコン層を含んで形成可能であり、望ましくＳＯＮＯＳ形態に形成される場合、シリコン窒化物（Ｓｉ３Ｎ４）層を含んで形成可能である。また、量子ドットやナノクリスタルドットのような形態にも形成可能である。
電荷捕獲層４００を形成した後、電荷捕獲層４００上にゲート６００を形成する。ゲート６００は、さまざまな導電物質で形成可能であるが、相対的に大きい仕事関数を有する金属層を含んで形成されることが望ましい。例えば、かかるゲート６００は、相対的に大きい仕事関数を有するＰｔ、Ａｕ、Ｐｄ、ＴｉＡｌまたは／及びＡｌなどの層やかかる層の複合層で形成可能である。
ゲート６００と電荷捕獲層４００との界面には、電荷遮断層５００を形成する。電荷遮断層５００は、実質的にゲート６００と電荷捕獲層４００との間で電子のような電荷の移動を遮断するために導入される。電荷遮断層５００は、高い誘電定数ｋを有する誘電物質で形成でき、主に酸化物層で形成可能である。電荷遮断層５００は、ほぼ３．５ｎｍから１５ｎｍほどの厚さに形成可能である。高い誘電定数ｋの誘電物質は、一般的なシリコン酸化物に比べて高い誘電定数を有する物質を意味すると解釈される。
かかる層の積層構造を形成した後、かかる積層構造をパターニングしてゲートスタックを形成する。パターニング過程は、ゲート６００上にハードマスク、例えばシリコン窒化物層パターンを形成した後、かかるハードマスクをエッチングマスクとして利用する乾式エッチング過程で行われる。このとき、ゲートの線幅がほぼ５０ｎｍ以下になるようにパターニング過程を行う。このように、形成されたゲートスタックは、５０ｎｍ以下のＮＡＮＤ型ＳＯＮＯＳメモリ素子を具現する形態で形成可能である。
このように、ゲートスタックを形成した後、ゲート６００の近隣の半導体基板１００との間にチャンネル１０１を規定するソース領域２１０及びドレーン領域２２０を形成する。例えば、不純物を選択的にイオン注入し、ソース／及びドレーン領域２１０，２２０を形成する。その後、ソース／ドレーン領域２１０，２２０を活性化させるためのアニーリング過程を行う。例えば、ほぼ１，０００℃から１，１００℃ほどの高い温度で熱処理し、ソース／ドレーン領域２１０，２２０を活性化させる。
図２を参照すれば、ゲート（図１の６００）をなす金属層の仕事関数をさらに増大させるために後続処理する。かかる後続処理されたゲート６０１の仕事関数は、さらに増大する。かかる後続処理は、実質的に金属層の表面処理と理解される。また、かかる後続処理は、半導体製造工程で使われるさまざまな工程により行われる。
例えば、ゲート６０１の表面に雰囲気を導入して熱処理する工程、すなわち雰囲気熱処理で行われる。このとき、雰囲気熱処理は、ファーネスで行え、また急速熱処理（ＲＴＡ）概念でも行われる。また、ゲート６０１の後続処理は、反応性ガスをプラズマ処理する過程や化学的ドーピング、コーティングなどの過程で行われる。また、イオン注入過程や、化学的蒸気にゲート６０１の表面を露出する過程で行われる。また、半導体製造過程で使われる拡散工程のための器具を利用し、ゲート６０１への後続処理を行うことができる。
プラズマ処理過程でゲート６０１を後続処理する場合、プラズマ発生のためのソースパワーは、６インチウェーハの場合、ほぼ５０Ｗから２００Ｗであり、ゲート６００は、ほぼ３０秒から２分ほどプラズマ処理される。
一方、ゲート６０１をなす金属層の仕事関数を大きくするための後続処理は、実質的にゲート６０１を構成する物質元素とは異なるさまざまな元素を利用できる。それにもかかわらず、電子ドナー原子は、実質的にゲート６０１の金属層の仕事関数を小さくする効果を誘発するので、適切ではないと評価される。例えば、元素の周期律表の１族や２族の元素は、本発明の実施例で提示する後続処理に使われるのに適切でない。例えば、水素ガス（Ｈ２）を利用した熱処理やプラズマ処理は、ゲートの仕事関数をむしろ小さくする結果を確認することができる。
ゲート６０１の後続処理に使われる元素は、原子形態やまたは分子形態のガス状態で利用できる。特に、電子アクセプタ原子が有用であり、ゲート６０１物質の電子を引き寄せることができる、すなわち、電子親和度の高いハロゲン族のような高い反応性ガスを後続処理の雰囲気またはプラズマソースとして利用できる。また、かかるハロゲン族元素を含む化合物をイオンソースとして利用するイオン注入過程も可能である。一方、酸素ガスのような非金属ガスも、かかる雰囲気またはプラズマソース、イオンソースとして利用できる。特に、酸素ガスと四フッ化炭素ガス（ＣＦ４）をプラズマソースガスとして利用したプラズマ過程で、仕事関数が大きくなることを確認することができる。もちろん、Ａｒのような非活性ガスを利用してプラズマ処理する場合にも、相対的に低い値であるが、仕事関数の増大を確認することができる。
このように、ゲート６０１をなす金属層を後続処理して仕事関数の増大を図った後、一般的なトランジスタ過程を続けてさらに行うことができる。一方、かかる後続処理時に、ソース／ドレーン領域２１０，２２０を選択的に、かかる処理過程から遮蔽して保護する絶縁層（図示せず）またはマスクを導入することもできる。
図３を参照すれば、仕事関数増大のための後続処理が行われたゲート６０１の表面を覆って保護する保護層７００を形成する過程を概略的に示している。ゲート６０１をなす物質元素と異なる元素は、後続処理により実質的にゲート６０１の表面に化学的に吸着されていると概略的に理解される。従って、かかるゲート６０１の表面に吸着された元素が吸着状態で保持されるように誘導するために、ゲート６０１の表面を覆う保護層７００を形成する過程を考慮できる。かかる保護層７００は、酸化物層や窒化物層のような絶縁層で形成でき、後続するトランジスタ工程で、ゲート６００の表面に吸着されるか、または内部または界面などに注入または拡散された元素または分子、イオンがゲート６０１から蒸発したり脱着されることを抑制する役割を果たす。
図４は、本発明の実施例による不揮発性メモリ素子の製造方法によるイレーズ特性の改善効果を説明するために概略的に図示したグラフである。図４を参照すれば、金属ゲート下にＳｉＯ２／ＳｉＮ／Ａｌ２Ｏ３層を３２Å／６３Å／１４０Åの厚さに導入した試片に対して、プログラム状態及びイレーズ状態でのスレショルド電圧Ｖｔｈを測定した結果、図４に提示されているように、ゲートに処理していない場合に比べ、酸素（Ｏ２）プラズマ処理した場合がイレーズ状態でさらに低いスレショルド電圧Ｖｔｈにまで達することができる。また、四フッ化炭素ガスを利用してプラズマ処理した場合は、イレーズ状態から非常に低いスレショルド電圧Ｖｔｈまで達することができる。このとき、イレーズのためのバイアス電圧は、１８Ｖであり、イレーズ時間は、２ｍｓである場合を考慮する。
現在考慮されている５０ｎｍ以下クラスのＮＡＮＤ型ＳＯＮＯＳメモリ素子では、スレショルド電圧Ｖｔｈを１Ｖから−３Ｖに変化させるイレーズ速度は、１８Ｖバイアス電圧で２ｍｓほど要求されると考慮されている。従って、図４に提示されているように、本発明の実施例によるゲートの金属層を後続処理した場合、イレーズ状態でスレショルド電圧Ｖｔｈが２ｍｓのイレーズ時間で−３Ｖ以下に低下させることができる。従って、５０ｎｍ以下クラスのＮＡＮＤ型ＳＯＮＯＳメモリ素子のようにデザインルールが非常に縮小された不揮発性メモリ素子の具現が可能となる。
以上、本発明を具体的な実施例を介して詳細に説明したが、本発明は、それらに限定されず、本発明の技術的思想内で当分野の当業者により、その変形や改良が可能であることは明白である。
本発明のイレーズ効率を改善した不揮発性メモリ素子及び製造方法は、例えば半導体素子関連の技術分野に効果的に適用可能である。
本発明の実施例による不揮発性メモリ素子及び製造方法を説明するために概略的に図示した断面図である。 本発明の実施例による不揮発性メモリ素子及び製造方法を説明するために概略的に図示した断面図である。 本発明の実施例による不揮発性メモリ素子及び製造方法を説明するために概略的に図示した断面図である。 本発明の実施例による不揮発性メモリ素子の製造方法によるイレーズ特性の改善効果を説明するために概略的に図示したグラフである。
符号の説明
１００ 半導体基板
１０１ チャンネル
２１０ ソース領域
２２０ ドレーン領域
３００ トンネル誘電層
４００ 電荷捕獲層
５００ 電荷遮断層
６００ ゲート
７００ 保護層

Claims (30)

  1. 半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及びゲートの積層を形成するステップと、
    前記ゲートをなす物質元素と異なる元素を使用し、前記ゲートをなす物質の仕事関数を大きくする後続処理を前記ゲートに行うステップとを含むことを特徴とする不揮発性メモリ素子の製造方法。
  2. 前記トンネリング誘電層は、ほぼ２ｎｍから６ｎｍの厚さに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  3. 前記電荷遮断層は、少なくとも７の高い誘電定数ｋの誘電物質で、ほぼ３．５ｎｍから１５ｎｍの厚さに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  4. 前記ゲートは、仕事関数が少なくともほぼ４．７ｅＶから６．０ｅＶである金属層を備えて形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  5. 前記ゲートは、Ｐｔ、Ａｕ、ＴｉＡｌ合金、Ｐｄ及びＡｌを含む一群から選択されるいずれか１つの金属を含んで形成されるか、または、
    金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドを含んで形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  6. 前記ゲートを後続処理するステップ以前に、
    前記ゲートの近隣の前記半導体基板上にソース及びドレーン領域のために不純物をイオン注入するステップと、
    前記イオン注入された不純物を活性化するために、前記ソース及びドレーン領域をアニーリングするステップとをさらに行うことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  7. 前記ゲートの後続処理は、前記元素を利用し、前記ゲートを表面処理するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  8. 前記ゲートの後続処理は、前記元素を前記ゲート内部または前記ゲート下の前記電荷遮断膜との界面に到達するように注入するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  9. 前記ゲートの後続処理は、前記元素を前記ゲート表面に化学的に吸着させることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  10. 前記ゲートの後続処理は、周期律表の２族から８族に該当する元素を前記ゲートに作用させることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  11. 前記ゲートの後続処理は、ハロゲン族元素またはハロゲン族元素を含む分子を前記ゲートに作用させることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  12. 前記ゲートの後続処理は、電子アクセプタ原子または分子を前記ゲートに作用させることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  13. 前記ゲートの後続処理は、Ｎ、Ｏ、Ｆ、Ｎｅ、Ｈｅ、Ｐ、Ｓ、Ｃｌ、Ａｒ、Ａｓ、Ｓｅ、Ｂｒ、Ｋｒ、Ｓｂ、Ｔｅ、Ｉ、またはＸｅ元素を前記ゲートに作用させることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  14. 前記ゲートの後続処理は、前記元素をプラズマ化し、前記ゲート上に提供するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  15. 前記ゲートの後続処理は、ファーネス内に前記元素を含むガス雰囲気を形成し、前記雰囲気を前記ゲートに接触させた後、アニーリングを行うか、または急速熱処理を行うステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  16. 前記アニーリングや急速熱処理は、１，０００℃以下の温度で行われることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  17. 前記ゲートの後続処理は、前記元素を前記ゲートに化学的にドーピングするか、またはコーティングするステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  18. 前記ゲートの後続処理は、前記元素をイオン化し、前記ゲートにイオン注入するステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  19. 前記ゲートの後続処理は、前記元素の化学的気相に前記ゲート表面を露出させ、前記気相の元素を前記ゲートと作用させるステップを含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  20. 前記ゲートの後続処理後に、前記後続処理された前記ゲートを覆って保護する保護層を形成するステップをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  21. 半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及びゲートの積層を形成するステップと、
    前記ゲートをなす物質の仕事関数を大きくするために、前記ゲートの表面を酸素プラズマで処理するステップとを含むことを特徴とする不揮発性メモリ素子の製造方法。
  22. 半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及びゲートの積層を形成するステップと、
    前記ゲートをなす物質の仕事関数を大きくするために、前記ゲートの表面をハロゲン族元素を含むガスのプラズマで処理するステップとを含むことを特徴とする不揮発性メモリ素子の製造方法。
  23. 前記ハロゲン族元素を含むガスは、四フッ化炭素ガスであることを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  24. 半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及び金属ゲートの積層を形成するステップと、
    前記金属ゲートをなす物質の仕事関数を大きくするために、前記ゲートの表面を酸素ガスまたはハロゲン族元素を含むガスのプラズマで表面処理するステップと、
    前記表面処理された前記金属ゲートの表面を覆って保護する保護層を形成するステップとを含むことを特徴とする不揮発性メモリ素子の製造方法。
  25. 半導体基板上にトンネル誘電層、電荷捕獲層、電荷遮断層及び金属ゲートの積層を形成するステップと、
    前記金属ゲートをなす物質の仕事関数を大きくするために、前記ゲートに酸素またはハロゲン族元素のイオンをイオン注入するステップと、
    前記イオン注入されたゲートの表面を覆って保護する保護層を形成するステップとを含むことを特徴とする不揮発性メモリ素子の製造方法。
  26. 半導体基板上に積層になったトンネル誘電層と、
    前記トンネル誘電層上に積層された電荷捕獲層と、
    前記電荷捕獲層上に積層された電荷遮断層と、
    前記電荷遮断層上に積層されるが、仕事関数が少なくともほぼ４．７ｅＶから６．０ｅＶである金属層を備えて形成されたゲートとを備えることを特徴とする不揮発性メモリ素子。
  27. 前記ゲートは、前記ゲートをなす物質元素と異なる元素を使用して、前記ゲートをなす物質の仕事関数を大きくする後続処理が行われたことを特徴とする請求項２６に記載の不揮発性メモリ素子。
  28. 前記トンネリング誘電層は、ほぼ２ｎｍから６ｎｍの厚さに形成されることを特徴とする請求項２６に記載の不揮発性メモリ素子。
  29. 前記電荷遮断層は、少なくとも７の高い誘電定数ｋの誘電物質でほぼ３．５ｎｍから１５ｎｍの厚さに形成されたことを特徴とする請求項２６に記載の不揮発性メモリ素子。
  30. 前記ゲートは、Ｐｔ、Ａｕ、ＴｉＡｌ合金、Ｐｄ及びＡｌを含む一群から選択されるいずれか１つの金属を含んで形成されるか、または
    金属窒化物、金属ボロン窒化物、金属シリコン窒化物、金属アルミニウム窒化物または金属シリサイドを含んで形成されたことを特徴とする請求項２６に記載の不揮発性メモリ素子。
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