JPH09148459A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 情報の消去動作性の向上をはかり書き込み消
去回数の向上をはかる。 【解決手段】 半導体基板１上にゲート酸化膜を介して
ポリシリコン膜を形成した後に、該ポリシリコン膜に不
純物を注入して導電化し、その上にノンドープのポリシ
リコン膜を形成する。次に、前記両ポリシリコン膜をエ
ッチングしてフローティングゲート６を形成した後に、
前記フローティングゲート６を酸化して該フローティン
グゲート６を被覆するトンネル酸化膜７を形成すること
により、該トンネル酸化膜７の膜質が向上し、書き込み
消去の回数が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関し、更に詳しく述べるとスプリッ
トゲート型及びスタック型フラッシュメモリの情報の書
き込み消去回数の向上をはかる技術である。

【０００２】

【従来の技術】従来例に係わる不揮発性半導体記憶装置
は、図１６に示すように半導体基板５１の上にゲート酸
化膜５２を介してフローティングゲート５３Ａが形成さ
れ、その上部から側部にかけてトンネル酸化膜５４を介
してコントロールゲート５５が形成され、更にフローテ
ィングゲート５３Ａとコントロールゲート５５の両側に
ある半導体基板５１にドレイン拡散層５６とソース拡散
層５７とが形成されて成ることを特徴とするスプリット
ゲート型と称するフラッシュメモリである。

【０００３】このメモリセルに情報を書き込む場合は、
ドレイン拡散層５６とソース拡散層５７間のチャネル領
域にチャネル電流を流し、キャリアをフローティングゲ
ート５３Ａに注入し、情報を消去する場合は、所定の電
圧をコントロールゲート５５に印加し、トンネル効果に
よりフローティングゲート５３Ａに蓄積されたキャリア
をコントロールゲート５５に移動させるようにしてい
る。

【０００４】前記不揮発性半導体記憶装置の製造方法に
ついて図１４乃至図１６を基に説明する。先ず、図１４
に示すように半導体基板５１の上にゲート酸化膜５２を
介してポリシリコン膜５３を形成した後に、該ポリシリ
コン膜５３に不純物として例えばリン（31Ｐ+ ）イオン
を注入して導電性を持たせる。次に、前記ポリシリコン
膜５３上に図示しないレジスト膜を形成した後に、該レ
ジスト膜をマスクとしてエッチングしてフローティング
ゲート５３Ａを形成する。

【０００５】続いて、図１５に示すように基板全面を酸
化してトンネル酸化膜５４を形成し、図１６に示すよう
に該トンネル酸化膜５４を介してコントロールゲート５
５を形成し、更に半導体基板５１の表面に不純物を注入
してドレイン拡散層５６とソース拡散層５７を形成して
いる。しかし、このような不揮発性半導体記憶装置の製
造方法によると、前述したようにトンネル酸化膜５４を
形成する際に、リンイオンが注入されたフローティング
ゲート５３Ａが酸化されてできた膜部分が、リンイオン
の影響によりトラップアップレートが高くなるため、こ
の部分を通ってコントロールゲート５５に抜けようとす
る情報（電子）の移動を妨げてしまっていた。

【０００６】また、この場合の絶縁破壊までの電荷量
（ＱBD）は低く、膜質が悪かった。

【０００７】

【発明が解決しようとする課題】従って、本発明は情報
の消去動作性の向上をはかって書き込み消去の回数の向
上をはかることを目的とする。

【０００８】

【課題を解決するための手段】そこで、本発明は半導体
基板上にゲート酸化膜を介してポリシリコン膜を形成し
た後に、該ポリシリコン膜に不純物を注入して導電化
し、その上にノンドープのポリシリコン膜を形成する。
次に、前記両ポリシリコン膜をエッチングしてフローテ
ィングゲートを形成した後に、前記フローティングゲー
トを酸化して該フローティングゲートを被覆するトンネ
ル酸化膜を形成する。続いて、前記トンネル酸化膜を介
してフローティングゲートの上部及び側部を被覆するよ
うにコントロールゲートを形成した後に、前記フローテ
ィングゲート及びコントロールゲートをマスクとして不
純物を注入してソース・ドレイン拡散層を形成するもの
である。

【０００９】また、本発明は半導体基板上にゲート酸化
膜を介してポリシリコン膜を形成した後に、該ポリシリ
コン膜に不純物を注入して導電化する。次に、前記ポリ
シリコン膜上に酸化防御膜を形成した後に該酸化防御膜
をパターニングして開口部を形成し、該開口部から露出
した前記ポリシリコン膜の表面を酸化してＬＯＣＯＳ酸
化膜を形成する。続いて、前記酸化防御膜を除去した後
に、前記ＬＯＣＯＳ酸化膜をマスクとして前記ポリシリ
コン膜を膜厚の途中まで等方性エッチングすると共に、
該ＬＯＣＯＳ酸化膜下のポリシリコン膜を後退させる。
次に、全面にポリシリコン膜を形成した後に、前記ＬＯ
ＣＯＳ酸化膜をマスクとして基板上のポリシリコン膜を
異方性エッチングして、前記ゲート酸化膜を露出させる
と共にノンドープのポリシリコン膜で前記後退したポリ
シリコン膜部分を埋め込んだフローティングゲートを形
成する。そして、前記フローティングゲートを酸化して
該フローティングゲートを被覆するようにトンネル酸化
膜を形成した後に、該トンネル酸化膜を介してフローテ
ィングゲートの上部及び側部を被覆するようにコントロ
ールゲートを形成し、前記フローティングゲート及びコ
ントロールゲートをマスクとして不純物を注入してソー
ス・ドレイン拡散層を形成するものである。

【００１０】更に、本発明は半導体基板上にゲート酸化
膜を介してノンドープのポリシリコン膜とリンドープド
ポリシリコン膜を積層した後に、絶縁膜を形成する。次
に、前記絶縁膜を介してポリシリコン膜を形成した後
に、該ポリシリコン膜に不純物を注入して導電化する。
そして、前記ポリシリコン膜と絶縁膜とリンドープドポ
リシリコン膜とノンドープのポリシリコン膜をパターニ
ングした後に、これらの端部に隣接するようにソース・
ドレイン拡散層を形成するものである。

【００１１】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置の製造方法について図１乃至図４に基づき説明す
る。先ず、図１に示すように半導体基板１上におよそ１
５０Åの膜厚のゲート酸化膜２を形成し、該酸化膜２上
におよそ１５００Åの膜厚のポリシリコン膜３を形成
し、該ポリシリコン膜３にＰＯＣｌ3 を拡散源としてリ
ンドープして導電性を持たせる。次に、前記ポリシリコ
ン膜３上におよそ５００Åの膜厚のポリシリコン膜４を
形成する。このポリシリコン膜４は不純物を注入しな
い、いわゆるノンドープのポリシリコン膜である。

【００１２】続いて、前記ポリシリコン膜４上に図示し
ないレジスト膜を形成し、該レジスト膜をマスクとして
エッチングして、図２に示すように前記ノンドープのポ
リシリコン膜４Ａとリンドープされたポリシリコン膜３
Ａから成るフローティングゲート６を形成する。次に、
フッ酸（ＨＦ）系のエッチング液により基板１の表面を
洗浄した後に、図３に示すように全面をパイロ酸化して
およそ１００Åの膜厚のＳｉＯ2 膜と、およそ１５０Å
の膜厚のＬＰＣＶＤＳｉＯ2 膜と、パイロ酸化によるお
よそ２００Åの膜厚のＳｉＯ2 膜を積層して、トンネル
酸化膜７を形成する。これにより形成されるトンネル酸
化膜７の膜質は、前記リンドープされたポリシリコン膜
３Ａの近傍では当該ポリシリコン膜３Ａ中のリンイオン
が拡散されることにより、リンイオンの影響により膜質
は悪化するが、情報の消去時にフローティングゲート６
の角部から移動する電子の通り道となる部分（ノンドー
プのポリシリコン膜４Ａの近傍）の膜質は、リンイオン
を含まない（あるいは、含有量の少ない）膜が形成され
ることになり、膜質が向上しトラップアップレートが下
がる。また、絶縁破壊までの電荷量（ＱBD）が向上す
る。

【００１３】また、前記アニール工程により前記ノンド
ープのポリシリコン膜４Ａは、前記リンドープされたポ
リシリコン膜３Ａ内のリンイオンが当該ポリシリコン膜
４Ａ内に拡散することにより、図３に示すフローティン
グゲート６の全体が導電化される。続いて、およそ１５
００Åの膜厚のポリシリコン膜を形成し、該ポリシリコ
ン膜にＰＯＣｌ3 を拡散源としてリンドープして導電性
を持たせた後に、図示しないレジスト膜を介してパター
ニングして、図４に示すように前記フローティングゲー
ト６の上部から側部にかけてコントロールゲート８を形
成する。

【００１４】そして、前記フローティングゲート６とコ
ントロールゲート８をマスクとして、その両側の半導体
基板１にヒ素、リン等のＮ型不純物をイオン注入して、
ドレイン拡散層９及びソース拡散層１０を形成して、図
４に示すようなスプリットゲート型フラッシュメモリを
形成する。次に、本発明の第２の実施の形態について図
５乃至図１１を基に説明する。

【００１５】以下に説明する形態は、特開平７−２０２
０４２号公報に開示されたような基板上のポリシリコン
膜を選択酸化してＬＯＣＯＳ酸化膜を形成し、該ＬＯＣ
ＯＳ酸化膜をマスクとして該ポリシリコン膜を異方性エ
ッチングして、該ＬＯＣＯＳ酸化膜の下にフローティン
グゲートを形成することにより、当該フローティングゲ
ートの上縁角部を尖鋭とし、情報の消去時にその尖鋭部
分からフローティングゲートに蓄積された情報（電子）
をトンネル酸化膜を介してコントロールゲートに移動さ
せることにより、移動（消去）効率を向上させたもので
ある。

【００１６】しかし、このような形態のものでも前述し
たようにリンイオンが注入されたフローティングゲート
を酸化してトンネル酸化膜を形成するため、トンネル酸
化膜がリンイオンの影響によりトラップアップレートが
高くなり、電子のコントロールゲートへの移動を妨げて
しまっていた。そこで本発明は、先ず、図５に示すよう
に半導体基板２１上におよそ１５０Åの膜厚のゲート酸
化膜２２を形成し、該酸化膜２２上におよそ２０００Å
の膜厚のポリシリコン膜２３を形成し、該ポリシリコン
膜２３にＰＯＣｌ3 を拡散源としてリンドープして導電
性を持たせる。次に、前記ポリシリコン膜２３上におよ
そ１０００Åの膜厚の酸化防御膜としてのシリコン窒化
膜（Ｓｉ3Ｎ4）２４を形成する。更に、レジスト膜２５
を塗布した後にステッパー（不図示）を使用して該レジ
スト膜２５を露光し、次いで、これを現像してフローテ
ィングゲートとなる領域の上に窓２６を形成する。

【００１７】次に、図６に示すように前記窓２６から露
出した前記シリコン窒化膜２４をエッチングして開口部
２７を形成する。そのエッチング条件として、例えば、
反応ガスとしてＣＨＦ3 とＯ2 をそれぞれ７５ｓｃｃ
ｍ、２５ｓｃｃｍずつエッチングチャンバー（不図示）
に導入すると共に、その中の圧力を７０ｍＴｏｏｒとす
る。

【００１８】続いて、レジスト膜２５を除去した後に、
開口部２７から露出したポリシリコン膜２３を選択酸化
して図７に示すようにおよそ１５００乃至２０００Åの
膜厚のＬＯＣＯＳ酸化膜２８を形成する。次に、前記シ
リコン窒化膜２４をホットリン酸により除去した後に、
ＬＯＣＯＳ酸化膜２８をマスクとしてポリシリコン膜２
３を図８に示すように垂直方向に異方性エッチングす
る。このとき、図８に示すようにＬＯＣＯＳ酸化膜２８
をマスクとして膜厚の途中まで等方性エッチングしてポ
リシリコン膜２３をおよそ５００Åエッチングして、前
記ＬＯＣＯＳ酸化膜２８の下のポリシリコン膜２３を後
退させる。そして、図９に示すように全面におよそ５０
０Åの膜厚のポリシリコン膜２９を形成する。

【００１９】次に、図１０に示すように前記ポリシリコ
ン膜２９を異方性エッチングして、前記ゲート酸化膜２
２を露出させると共に、前記ＬＯＣＯＳ酸化膜２８の下
の後退したポリシリコン膜２３Ａ部分を埋め込むように
ノンドープのポリシリコン膜２９Ａを残してフローティ
ングゲート３０を形成する。本工程は、本発明の特徴と
なる工程であり、例えば第１の実施の形態と同様にリン
イオンの注入されたポリシリコン膜上にノンドープのポ
リシリコン膜を形成した後に、ＬＯＣＯＳ酸化膜を形成
するとリンドープされたポリシリコン膜内からノンドー
プのポリシリコン膜内にリンイオンが拡散されてしまう
のに対して、本実施の形態では予めＬＯＣＯＳ酸化膜２
８を形成した後に、ノンドープのポリシリコン膜２９Ａ
を形成することにより、後工程でのトンネル酸化膜３１
の形成時にリンイオンの影響のないトンネル酸化膜を形
成できる。

【００２０】続いて、フッ酸（ＨＦ）系のエッチング液
により基板２１の表面を洗浄した後に、図１１に示すよ
うに全面をパイロ酸化しておよそ１００Åの膜厚のＳｉ
Ｏ2膜と、およそ１５０Åの膜厚のＬＰＣＶＤＳｉＯ2
膜と、パイロ酸化によるおよそ２００Åの膜厚のＳｉＯ
2 膜を積層した後にＮ2 雰囲気中でアニールして、トン
ネル酸化膜３１を形成する。これにより形成されるトン
ネル酸化膜３１の膜質は、前記リンドープされたポリシ
リコン膜２３Ａの近傍では当該ポリシリコン膜２３Ａ中
のリンイオンが拡散されることにより、リンイオンの影
響により膜質が悪化するが、電子の通り道となる部分の
膜質はリンイオンを含まない（あるいは、含有量の少な
い）膜が形成されることになり、前記第１の実施の形態
と同様に情報の消去時の電子の移動効率が向上する。

【００２１】また、前記アニール工程により前記ノンド
ープのポリシリコン膜２９Ａは、前記リンドープされた
ポリシリコン膜２３Ａ内のリンイオンが当該ポリシリコ
ン膜２９Ａ内に拡散することにより、フローティングゲ
ート３０の全体が導電化される。このように、アニール
工程を経て前記ノンドープのポリシリコン膜２９Ａは導
電化されるため、前工程のトンネル酸化膜の形成時にリ
ンイオンの影響のないトンネル酸化膜３１が形成され
る。

【００２２】続いて、およそ１５００Åの膜厚のポリシ
リコン膜を形成し、該ポリシリコン膜にＰＯＣｌ3 を拡
散源としてリンドープして導電性を持たせた後に、図示
しないレジスト膜を介してパターニングして、図１１に
示すように前記フローティングゲート３０の上部から側
部にかけてコントロールゲート３２を形成する。そし
て、前記フローティングゲート３０とコントロールゲー
ト３２をマスクとして、その両側の半導体基板２１にヒ
素、リン等のＮ型不純物をイオン注入して、ドレイン拡
散層３３及びソース拡散層３４を形成して、図１１に示
すようなスプリットゲート型フラッシュメモリを形成す
る。

【００２３】このように本発明では、情報の消去時に電
子の通り道となるフローティングゲートの角部に形成す
るトンネル酸化膜をリンの影響の少ない膜質としたた
め、フローテイングゲートからコントロールゲートへの
電子の通り抜けの場所でのトラップが少なくなり、情報
の書き込み消去回数が向上する。以下、本発明をいわゆ
るスタック型フラッシュメモリへ応用した第３の実施の
形態について、図１２及び図１３を基に説明する。

【００２４】先ず、図１２に示すように半導体基板４１
上におよそ１００Åの膜厚のゲート酸化膜４２を形成
し、該酸化膜４２上におよそ５００Åの膜厚の不純物の
介在しないいわゆるノンドープのポリシリコン膜４３を
形成し、該ポリシリコン膜４３上におよそ１５００Åの
膜厚の不純物の介在したポリシリコン膜４４（いわゆる
ドープドポリシリコン膜）を形成することにより、後工
程のアニール工程を経て後述するポリシリコン膜４４Ａ
からポリシリコン膜４３Ａにリンイオンが拡散されると
共に、ゲート酸化膜４２へはリンイオンの影響が避けら
れ、膜質が向上する。続いて、該ポリシリコン膜４４上
におよそ２００Åの膜厚のシリコン窒化膜（Ｓｉ3Ｎ4）
及びおよそ１００Åの膜厚のＳｉＯ2 膜から成る絶縁膜
４５を形成し、該絶縁膜４５上におよそ２０００Åの膜
厚のポリシリコン膜４６を形成し、該ポリシリコン膜４
６にＰＯＣｌ3 を拡散源としてリンドープして導電性を
持たせた後に、図示しないレジスト膜を介して周知のエ
ッチング技術によりパターニングして、ポリシリコン膜
４３Ａ、ポリシリコン膜４４Ａ、絶縁膜４５Ａ、ポリシ
リコン膜４６Ａから成る積層部を形成する（図１３参
照）。次に、前記積層部をマスクとして、その両側の半
導体基板４１にヒ素、リン等のＮ型不純物をイオン注入
して、ドレイン拡散層４７及びソース拡散層４８を形成
し、続いて図示しない層間絶縁膜を形成し、コンタクト
孔を形成し、金属配線して、スタック型フラッシュメモ
リを形成する。

【００２５】

【発明の効果】以上、請求項１に記載の不揮発性半導体
記憶装置の製造方法によれば、情報消去の際のフローテ
イングゲートからコントロールゲートへの電子の移動場
所でのトラップが少なくなり、書き込み消去の回数が向
上する。また、膜質が向上し、絶縁破壊までの電荷量が
向上する。

【００２６】また、請求項２に記載の不揮発性半導体記
憶装置の製造方法によれば、フローティングゲートの角
部を尖鋭にしているため、情報の消去時にフローティン
グゲートに蓄積された電子がコントロールゲートへ移動
し易いと共に、トンネル酸化膜の膜質の向上により、更
に移動効率が向上し、書き込み消去回数が向上する。更
に、請求項３に記載の発明に依れば、スタック型フラッ
シュメモリに対しても情報の書き込み消去回数の向上が
はかれる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の製造方法を
示す第１の断面図である。

【図２】本発明の不揮発性半導体記憶装置の製造方法を
示す第２の断面図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す第３の断面図である。

【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す第４の断面図である。

【図５】本発明第２の実施の不揮発性半導体記憶装置の
製造方法を示す第１の断面図である。

【図６】本発明第２の実施の不揮発性半導体記憶装置の
製造方法を示す第２の断面図である。

【図７】本発明第２の実施の不揮発性半導体記憶装置の
製造方法を示す第３の断面図である。

【図８】本発明第２の実施の不揮発性半導体記憶装置の
製造方法を示す第４の断面図である。

【図９】本発明第２の実施の不揮発性半導体記憶装置の
製造方法を示す第５の断面図である。

【図１０】本発明第２の実施の不揮発性半導体記憶装置
の製造方法を示す第６の断面図である。

【図１１】本発明第２の実施の不揮発性半導体記憶装置
の製造方法を示す第７の断面図である。

【図１２】本発明第３の実施の不揮発性半導体記憶装置
の製造方法を示す第１の断面図である。

【図１３】本発明第３の実施の不揮発性半導体記憶装置
の製造方法を示す第２の断面図である。

【図１４】従来の不揮発性半導体記憶装置の製造方法を
示す第１の断面図である。

【図１５】従来の不揮発性半導体記憶装置の製造方法を
示す第２の断面図である。

【図１６】従来の不揮発性半導体記憶装置の製造方法を
示す第３の断面図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にゲート酸化膜を介してポ
   リシリコン膜を形成した後に該ポリシリコン膜に不純物
   を注入して導電化する工程と、 前記ポリシリコン膜上にノンドープのポリシリコン膜を
   形成する工程と、 前記両ポリシリコン膜をエッチングしてフローティング
   ゲートを形成する工程と、 前記フローティングゲートを酸化して該フローティング
   ゲートを被覆するようにトンネル酸化膜を形成する工程
   と、 前記トンネル酸化膜を介してフローティングゲートの上
   部及び側部を被覆するようにコントロールゲートを形成
   する工程と、 前記フローティングゲート及びコントロールゲートをマ
   スクとして不純物を注入してソース・ドレイン拡散層を
   形成する工程とを有したことを特徴とする不揮発性半導
   体記憶装置の製造方法。
2. 【請求項２】 半導体基板上にゲート酸化膜を介してポ
   リシリコン膜を形成した後に該ポリシリコン膜に不純物
   を注入して導電化する工程と、 前記ポリシリコン膜上に酸化防御膜を形成した後に該酸
   化防御膜をパターニングして開口部を形成する工程と、 前記開口部から露出した前記ポリシリコン膜の表面を酸
   化してＬＯＣＯＳ酸化膜を形成する工程と、 前記酸化防御膜を除去する工程と、 前記ＬＯＣＯＳ酸化膜をマスクとして前記ポリシリコン
   膜を膜厚の途中まで等方性エッチングすると共に該ＬＯ
   ＣＯＳ酸化膜下のポリシリコン膜を後退させる工程と、 全面にポリシリコン膜を形成した後に前記ＬＯＣＯＳ酸
   化膜をマスクとして基板上のポリシリコン膜を異方性エ
   ッチングしてゲート酸化膜を露出させると共にノンドー
   プのポリシリコン膜で前記ＬＯＣＯＳ酸化膜下の後退し
   たポリシリコン膜部分を埋め込んだフローティングゲー
   トを形成する工程と、 前記フローティングゲートを酸化して該フローティング
   ゲートを被覆するようにトンネル酸化膜を形成する工程
   と、 前記トンネル酸化膜を介してフローティングゲートの上
   部及び側部を被覆するようにコントロールゲートを形成
   する工程と、 前記フローティングゲート及びコントロールゲートをマ
   スクとして不純物を注入してソース・ドレイン拡散層を
   形成する工程とを有したことを特徴とする不揮発性半導
   体記憶装置の製造方法。
3. 【請求項３】 半導体基板上にゲート酸化膜を介してノ
   ンドープのポリシリコン膜とリンドープドポリシリコン
   膜を積層した後に絶縁膜を形成する工程と、 前記絶縁膜を介してポリシリコン膜を形成した後に該ポ
   リシリコン膜に不純物を注入して導電化する工程と、 前記ポリシリコン膜と絶縁膜とリンドープドポリシリコ
   ン膜とノンドープのポリシリコン膜をパターニングした
   後にこれらの端部に隣接するようにソース・ドレイン拡
   散層を形成する工程とを有したことを特徴とする不揮発
   性半導体記憶装置の製造方法。