KR20060068462A - 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법 - Google Patents

이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법 Download PDF

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Abstract

이레이즈(erase) 효율을 개선하는 비휘발성 메모리 소자 및 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하고, 게이트를 이루는 물질의 일함수를 증대시키기 위해 산소 또는 사불화 탄소 가스(CF4) 플라즈마 처리 또는 이온 주입과 같은 방법을 이용하여 게이트를 후속 처리한다. 이에 따라, 게이트를 바람직하게 이루는 금속층의 일함수를 보다 더 증가시킬 수 있어 이레이즈 시 전자의 백 터널링(back tunneling)을 억제할 수 있다.
비휘발성 메모리, 이레이즈, 백 터널링, 일함수, 표면처리.

Description

이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조 방법{Device and manufacturing method of non-volatile memory device for improving the erasing efficiency}
도 1 내지 도 3은 본 발명의 실시예에 의한 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 4는 본 발명의 실시예에 의한 비휘발성 메모리 소자 제조 방법에 따른 이레이즈(erase) 특성 개선 효과를 설명하기 위해서 개략적으로 도시한 그래프(graph)이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 이레이즈 효율(erase efficiency)을 개선하는 비휘발성 메모리 소자(non-volatile memory device) 및 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원의 공급을 중단하여도 데이터(data)를 보유하는 특성을 가지는 메모리 소자로 이해될 수 있다. 이러한 비휘발성 메모리 소자는 채널의 문턱 전압 차이를 구현하기 위해서 전하가 포획되는 전하포획층(charge trapping layer)을 트랜지스터의 게이트(gate)와 채널 사이에 구비하고 있다. 전하포획층에 전하가 주입된 상태, 즉, 프로그램(program)상태이거나, 또는 전자가 소거된 이레이즈(erase) 상태에 따라 문턱 전압(Vth)은 달라진다. 이에 따라, 채널을 턴온(turn-on)하기 위한 게이트 전압(Vg)이 달라지게 된다. 이와 같이 전하포획층에 포획 또는 저장되는 전하에 의해서 문턱 전압(Vth)이 달라지는 개념을 이용하여 비휘발성 메모리 소자의 동작이 구현되고 있다.
전형적인 플래시 메모리 소자(flash memory device)에서는 금속층 또는 금속-유사층(metal or metal-like layer)을 이용한 폴리실리콘 플로팅 게이트(polysilicon floating gate)가 이러한 전하포획층으로 이용되어 왔다. 또한, 소노스(SONOS: Silicon-Oxide-Nitride-Oxide-Silicon) 소자에서는 실리콘 질화물층 내의 전하포획자리 또한 이러한 전하포획층으로 이용되고 있다.
그런데, 이러한 비휘발성 메모리 소자 특성을 개선하려는 노력 중 특히 이레이즈 효율을 개선하고자 하는 노력이 많이 수행되고 있다. 특히, SONOS 플래시 메모리 소자는 여러 가지 장점들에도 불구하고, 이레이즈 시 전자의 백 터널링 이슈(electron back tunneling issue)가 해결되어야할 과제로 제시되고 있다. 실질적으로, 비휘발성 메모리 소자의 디자인 룰(design rule)이 감소될수록 이레이즈 효율의 개선의 중요시되고 있으며, 이러한 이레이즈 효율을 개선을 위해서는 이레이즈 특성을 열화시키는 데 크게 기여하는 전자의 백 터널링 문제의 개선을 우선적으로 고려해야 한다.
이레이즈 동작은 일반적으로 게이트에 0보다 낮은 음의 전압을 게이트 전압(Vg)인가하고 기판을 접지하여, 전하포획층에 포획된 전자를 기판으로 빼내는 과정으로 수행되고 있다. 그런데, 게이트와 전하포획층 사이에 도입된 전하차단층을 전자가 터널링하여 게이트로부터 전하포획층으로 전자의 이동되는 문제, 즉, 백 터널링이 이레이즈를 위한 전압 인가에 의해 발생할 수 있다. 이와 같은 백 터널링은 결국 전하포획층에 전자가 게이트로부터 제공되는 것을 의미하므로, 결국 이레이즈 효율을 저하시키는 큰 요인으로 이해되고 있다. 따라서, 이레이즈 효율을 개선하기 위해서는 이러한 전자의 백 터널링을 효과적으로 방지하는 것이 우선적으로 고려될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트로부터 전하포획층으로의 전자의 백 터널링 현상을 방지하여 이레이즈 효율을 개선할 수 있는 비휘발성 메모리 소자 및 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 게이트의 일함수를 증가시키기 위해서 게이트를 후속 처리하는 단계를 포함하는 비휘발성 메모리 소자 제조 방법을 제시한다.
상기 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및 상기 게이트를 이루 는 물질 원소와 다른 원소를 사용하여 상기 게이트를 이루는 물질의 일함수를 증대시키는 후속 처리(post treatment)를 상기 게이트에 수행하는 단계를 포함하여 수행될 수 있다.
상기 터널링 유전층은 대략 2㎚ 내지 6㎚ 두께로 형성될 수 있다.
상기 전하차단층은 적어도 7의 높은 유전상수 k 유전물질로 대략 3.5㎚ 내지 15㎚ 두께로 형성될 수 있다.
상기 게이트는 일함수가 적어도 대략 4.9eV 내지 5.1eV인 금속층을 포함하여 형성될 수 있다.
상기 게이트는 백금(Pt), 금(Au), 티타늄-알루미늄 합금(TiAl), 팔라듐(Pd) 또는 알루미늄(Al)을 포함하여 형성되거나 이러한 금속의 질화물(metal nitride), 상기 금속의 보론 질화물(metal boron nitride), 상기 금속의 실리콘 질화물(metal silicon nitride), 상기 금속의 알루미늄 질화물(metal aluminum nitride) 또는 상기 금속의 실리사이드물(metal silicide)을 포함하여 형성될 수 있다.
상기 게이트를 후속 처리하는 단계 이전에 상기 게이트에 인근하는 상기 반도체 기판 상에 소스 및 드레인 영역을 위해 불순물을 이온주입하는 단계; 및 상기 이온주입된 불순물을 활성화하기 위해서 상기 소스 및 드레인 영역을 어닐링하는 단계를 더 수행할 수 있다.
상기 게이트의 후속 처리는 상기 원소를 이용하여 상기 게이트를 표면 처리하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소를 상기 게이트 내부 또는 상기 게이트 아래의 상기 전하 차단막과의 계면에 도달하게 주입하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소를 상기 게이트 표면에 화학적으로 흡착시키는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 주기율표의 2족 내지 8족에 해당되는 원소가 상기 게이트에 작용하게 하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 할로겐족 원소 또는 할로겐족 원소를 포함하는 분자가 상기 게이트에 작용하게 하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 전자 받게(electron acceptor) 원자 또는 분자가 상기 게이트에 작용하게 하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 N, O, F, Ne, He, P, S, Cl, Ar, As, Se, Br, Kr, Sb, Te, I, 또는 Xe 원소가 상기 게이트에 작용하게 하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소를 플라즈마화하여 상기 게이트 상에 제공하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 퍼니스(furnace) 내에 상기 원소를 포함하는 가스 분위기를 형성하여 상기 분위기가 상기 게이트에 접촉하게 한 후 어닐링(annealing)을 수행하거나 급속 열처리(RTA)를 수행하는 단계를 포함하여 수행될 수 있다.
상기 어닐링이나 급속 열처리는 1000℃ 이하의 온도에서 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소를 상기 게이트에 화학적으로 도핑(doping)하거나 코팅(coating)하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소를 이온화하여 상기 게이트에 이온주입하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리는 상기 원소의 화학적 기상에 상기 게이트 표면을 노출시켜 상기 기상의 원소가 상기 게이트와 작용하게 하는 단계를 포함하여 수행될 수 있다.
상기 게이트의 후속 처리 후에 상기 후속 처리된 상기 게이트를 덮어 보호하는 보호층을 형성하는 단계를 더 포함하여 수행될 수 있다.
또는, 상기 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및 상기 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트의 표면을 산소 플라즈마로 처리하는 단계를 포함하여 수행될 수 있다.
또는, 상기 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및 상기 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트의 표면을 할로겐족 원소를 포함하는 가스의 플라즈마로 처리하는 단계를 포함하여 수행될 수 있다.
이때, 상기 할로겐족 원소를 포함하는 가스는 사불화 탄소 가스(CF4)를 사용할 수 있다.
또는, 상기 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 금속 게이트의 적층을 형성하는 단계; 상기 금속 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트에 산소 또는 할로겐족 원소의 이온을 이온주입하는 단계; 및 상기 이온 주입된 게이트의 표면을 덮어 보호하는 보호층을 형성하는 단계를 포함하여 수행될 수 있다.
또한, 반도체 기판 상에 적층된 터널 유전층; 상기 터널 유전층 상에 적층된 전하포획층; 상기 전하포획층 상에 적층된 전하차단층; 및 상기 전하 차단층 상에 적층되되 일함수가 적어도 대략 4.9eV 내지 5.1eV인 금속층을 포함하여 형성된 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자를 제시한다.
상기 게이트는 상기 게이트를 이루는 물질 원소와 다른 원소를 사용하여 상기 게이트를 이루는 물질의 일함수를 증대시키는 후속 처리(post treatment)가 수행된 것일 수 있다.
본 발명에 따르면, 게이트를 형성하는 금속층의 일함수의 크기를 상대적으로 더 증가시켜 게이트로부터 전하포획층으로의 전자의 백 터널링 현상을 방지하도록 하여 이레이즈 효율을 개선할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 비휘발성 소자, 예컨대, 전하포획층을 포함하는 트랜지스터 소자의 이레이즈 동작 시 게이트로부터 전자포획층으로의 전자의 백 터널링이 발생하는 것을 방지하기 위해서, 게이트를 일함수가 상대적으로 높은 금속층을 포함하여 구성하고, 금속층의 일함수의 크기를 더 증가시키기 위해서 금속층을 후속 처리하는 기술을 제시한다.
전하포획층을 포함하는 비휘발성 메모리 소자의 게이트 스택(gate stack)은 채널이 형성되는 기판 상에 터널 유전층(tunnel dielectric layer), 전하포획층, 전하차단층(또는 배리어층(barrier layer) 및 금속층의 적층 구조로 형성될 수 있다. 이때, 금속층의 일함수의 크기를 증가시킴으로써 금속층의 게이트로부터 전자가 전하차단층을 터널링하는 것을 방지할 수 있다. 전하차단층은 높은 유전 상수 k 물질로 바람직하게 형성되는 데, 간단히 절연층으로 고려할 수 있다. 따라서, 금속층과 절연층 그리고 전하포획층의 접합 구조의 에너지 밴드(energy band)를 간단히 고려하여 금속층의 일함수의 크기를 증가시킴에 따른 효과를 고려할 수 있다.
디자인 룰(design rule)의 감소에 따라 현재 고려되고 있는 50㎚ 이하급 NAND형 SONOS 메모리 소자에서 요구되는 프로그램 속도는 17V에서 대략 20㎲이어야 할 것으로 예측되고 있다. 또한, 문턱전압(Vth)은 프로그램 시 -3V에서 1V로 변화되는 것을 이용할 것으로 고려된다. 문턱전압(Vth)을 1V에서 -3V로 변화시키는 이레이즈 속도는 18V에서 2㎳정도가 요구될 것으로 고려되고 있다. 그런데, 이러한 이레이즈 속도에 대한 요구는 현재의 비휘발성 메모리 소자 구조 및 방법으로 구현되기 가 매우 어려울 것으로 예측된다. 실질적으로 2㎳내에서-18V를 인가하여 문턱전압(Vth)을 1V에서 -3V로 변화시켜야 하는 데, 현재의 n형 폴리실리콘 형태의 게이트에서는 백 터널링 현상에 의해서 이러한 이레이즈 속도를 구현하기가 매우 어렵다.
이러한 기술적 과제를 해결하기 위해서, 본 발명의 실시예에서는 게이트를 상대적으로 높은 일함수를 가지는 금속층을 이용하고, 또한, 금속층의 표면을 후속 처리하는 과정을 제시한다. 바람직하게 일함수가 대략 4.9eV 내지 5.1eV 이상인 금속층을 게이트로 이용할 경우 요구되는 이레이즈 속도를 구현할 수 있을 것으로 기대된다. 그럼에도 불구하고, 이와 같이 높은 일함수를 가지는 금속층을 게이트로 이용하기는 용이하지 않으며, 또한, 이와 같이 높은 일함수를 가지는 금속층을 게이트로 이용하더라도 보다 더 일함수를 높이는 것이 요구되는 이레이즈 속도를 구현하는 데 유리하다.
금속층의 일함수의 절대값 크기를 크게 하면, 금속층의 컨덕션 레벨(conduction energy level: EC)과 전하포획층의 컨덕션 레벨 간의 에너지 차이가 상대적으로 줄어들 것이므로, 결국 금속층으로부터 전하차단층을 터널링할 전자의 확률을 감소시킬 수 있다. 따라서, 전자의 백 터널링을 억제할 수 있다.
비록 금속층을 일함수가 상대적으로 높은 금속으로 형성할 경우에도, 전자의 백 터널링을 보다 효과적으로 방지하기 위해서 금속층을 후속 처리하여 게이트의 일함수의 증가를 도모할 수 있다. 게이트를 이루는 금속층으로 백금(Pt), 금(Au), 티타늄-알루미늄 합금(TiAl), 팔라듐(Pd) 또는 알루미늄(Al) 등과 같은 원소 금속 (elementary metal)을 포함하여 형성되거나 또는 선택되는 금속의 질화물(metal nitride), 금속의 보론 질화물(metal boron nitride), 금속의 실리콘 질화물(metal silicon nitride), 금속의 알루미늄 질화물(metal aluminum nitride) 상기 금속의 실리사이드물(metal silicide)과 같은 금속 조성물(metal composite)을 포함하는 층을 고려할 수 있는 데, 이러한 금속층의 일함수를 후속 처리를 통하여 더 증가시킬 수 있다.
이러한 본 발명의 실시예에서 제시하는 후속 처리는 실질적으로 게이트의 표면에 높은 반응성의 가스, 전자 받게 원자들(electron acceptor atoms), 게이트 물질의 전자들을 끌어당길 수 있는 전자 친화도가 높은 원자들 또는 분자들을 화학적으로 도핑(chemically doping)하거나 또는 코팅(coating)하는 개념으로 이해될 수 있다. 이러한 후속 처리는 실질적으로 이온 주입 공정(ion implantation), 플라즈마 처리(plasma treatment), 화학적 기상에 게이트를 노출하거나 어닐링(annealing)하는 과정 등과 같은 과정으로 이해될 수 있다.
이때, 이온 주입되거나 화학적 기상 또는 플라즈마 상태로 게이트의 표면에 화학적으로 흡착되거나 주입 또는 코팅될 원소(element)들은 원자 형태나 분자 형태로 게이트 표면에 흡착 주입 또는 코팅될 수 있다. 또는 이온주입을 이용하여 후속 처리하는 경우를 고려할 수 있는 데, 이러한 이온 주입의 경우 게이트의 내부 또는/및 게이트 아래의 전하 차단층과의 계면에 까지 이러한 원소 또는 이온들이 들어가서 일함수를 증가시키는 효과를 구현할 수 있다.
본 발명의 실시예에서 고려한 원소들은 실험적인 결과를 고려할 때, 전자 주 게(electron donor) 원자들은 실질적으로 게이트의 금속층의 일함수의 크기를 줄여주는 효과를 유발하므로 적절하지 않은 것으로 평가된다. 예컨대, 원소들의 주기율표의 1족이나 2족의 원소들은 본 발명의 실시예에서 제시하는 후속 처리에 사용되는 데 적절하지 않다. 예컨대, 수소 가스(H2)를 이용한 열처리나 플라즈마 처리는 게이트의 일함수의 절대값을 오히려 저하시키는 결과를 유발한다.
반면에, 상대적으로 매우 높은 반응성을 가지는 할로겐족이나 주기율표의 5족 내지 7족의 원소들은 본 발명의 실시예에서 제시하는 후속 처리에 사용되는 데 적절한 것으로 평가된다. 예컨대, 불소(F)를 포함하는 사불화 탄소 가스(CF4)를 이용한 플라즈마 처리는 게이트 금속층의 일함수를 효과적으로 증가시키는 것으로 측정된다.
일함수는, 절대 0도의 온도에서 운동 에너지가 0일 때, 고체에서 가장 느슨하게 구속된 베일런스 전자(valance electron)가 외부 진공으로 방출되기 위해 극복해야할 최소 포텐셜(minimum potential)로 일반적으로 정의된다. 따라서, eφ=eV교환(exchange) + eV분극(dipole) - EF로 주어질 수 있다. 이때, eV 교환은 벌크 전자 밀도(bulk electron density)에 의존하는 벌크 값일 수 있으며, eV분극 은 표면 간극 전하 포텐셜(surface space-charge potential)에 따른 값일 수 있다.
표면 간극 전하 또는 표면 분극은 표면에 흡착되는 원자들이나 분자들에 영향을 받는 전장을 의미한다. 아르곤(Ar)이나 크세논(Xe)과 같은 불활성 가스 원자들일지라도 흡착될 경우 이러한 전장에 영향을 준다. 다시 말하면, 일함수는 여러 분자들의 화학적 흡착(chemisorption)에 의해 변화되게 된다. 본 발명의 실시예에서는 일함수를 증가시키기 위해서 바람직하게 상대적으로 높은 반응성 가스를 이용한 플라즈마 처리를 게이트 표면에 수행한다.
본 발명을 위한 고찰에 따르면 은(Ag)(111)의 경우, 구리(Cu)(100)의 경우 및 구리(110)의 경우 산소(O)를 사용한 처리에 의해서 일함수가 증가되고, 망간(Mn)의 경우 코발트(Co)에 의한 표면 처리에 의해서 일함수가 증가되고, 텅스텐(W) 및 티타늄(Ti)의 경우 염소(Cl)를 사용한 처리에 의해서 일함수가 증가되고 있다. 반면에, 구리의 경우 코발트를 사용한 처리에서 일함수가 반대로 감소하며, 텅스텐의 경우 나트륨(Na) 또는 니켈(Ni)에 의한 처리에서 일함수가 감소하고 있다.
이와 같은 고찰의 결과를 고려할 때, 본 발명의 실시예에서 제시되는 표면 처리에 사용되는 원소들은 주기율표에서 1족 또는 2족을 제외한 원소들이 고려 대상이 될 수 있다. 그럼에도 불구하고, 보론(B), 탄소(C), 실리콘(Si), 질소(Ni), 인(P), 비소(As), 산소(O), 황(S), 셀륨(Se), 텔륨(Te), 불소(F), 염소(Cl), 브롬(Br), 인듐(I), 아스타닌(At), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 크세논(Xe), 라돈(Rn) 등일 수 있다.
그럼에도 불구하고, 금속 게이트의 표면 처리하는 방법으로 고려되는 이온 주입, 가스 분위기에서의 어닐링, 플라즈마 처리, 화학적 도핑 등과 같은 표면 처리 방법들을 고려할 때, 할로겐족과 같은 반응성이 상대적으로 높은 원소들 또는 금속의 전자를 이끌 수 있는 원자들의 가스를 사용하여 금속 게이트를 표면 처리하는 것이 바람직하다. 또한, O, B, P, Sb, As, N 등과 같은 비금속 가스들을 이용하 여 금속 게이트를 표면 처리할 수도 있다.
이러한 고려를 통해 볼 때, 본 발명에서 거론하는 게이트의 후속 처리는 N, O, F, Ne, He, P, S, Cl, Ar, As, Se, Br, Kr, Sb, Te, I, 또는 Xe 원소가 게이트에 작용하여 게이트의 일함수를 증가시키는 과정으로 이해될 수 있다.
실질적으로, 아르곤(Ar)을 이용하여 플라즈마 처리 방법으로 금속 게이트를 표면 처리할 경우 일함수의 증가를 확인할 수 있고, 또한, 산소 가스(O2)를 이용한 플라즈마 처리로 금속 게이트를 표면 처리할 경우 아르곤을 이용한 경우에 비해 더 큰 일함수의 증가를 확인할 수 있고, 사불화 탄소 가스(CF4)를 이용한 플라즈마 처리로 금속 게이트를 표면 처리할 경우 산소 플라즈마 처리에 비해 더 큰 일함수의 증가를 확인할 수 있다.
실질적으로 게이트를 백금(Pt)층을 사용하는 경우 및 금(Au)층을 사용하는 경우를 각각 고려할 때, 본 발명의 실시예에서와 같은 후속 표면 처리가 수행되지 않은 기준 시편의 경우, 플랫 밴드 전압(flat band voltage: VFB)은 백금층의 경우 대략 -1.768V로, 금층의 경우 대략 -2.156으로 측정된다. 이 경우 개략적으로 관련된 일함수를 통계학적 변수들을 고려하여 계산하면 백금층의 경우 대략 5.7eV 정도의 값, 금층의 경우 대략 5.4eV 정도의 값으로 계산될 수 있다.
그런데, 이러한 백금층 및 금층을 각각 수소(H2) 플라즈마 처리한 경우 VFB는 대략 -1.918V 및 -2.406V로 감소하게 측정되고 이는 결국 일함수의 감소로 이해될 수 있다. 또한, 백금층 및 금층을 본 발명의 실시예에 따라 아르곤(Ar) 플라즈마 처리한 경우 VFB는 각각 대략 -1.554V 및 -2.268로 증가 및 약간 감소하게 측정되고 이는 일함수의 증가 또는 약간의 감소로 이해될 수 있다. 따라서, 아르곤과 같은 불활성 가스를 사용하는 플라즈마 처리는 게이트층의 종류에 따라 그 효과가 달라질 수 있음을 알 수 있다.
산소(O2) 플라즈마 처리의 경우 VFB는 각각 -1.316V 및 -1.876으로 측정되는 데, 이는 매우 의미 있는 정도로 일함수가 증가된 것으로 이해될 수 있다. 또한, 사불화 탄소 가스(CF4) 플라즈마 처리의 경우 VFB는 각각 -1.218V 및 -1.848V로 측정되는 데, 이는 보다 효과적으로 일함수가 증가된 것으로 이해될 수 있다. 이러한 본 발명의 실시예에 따른 효과는 TiAl층이나 Pd층, Al층을 사용하는 경우에도 구현될 수 있다.
이와 같이 본 발명의 실시예에 따르면 게이트를 구성하는 금속층의 일함수를 효과적으로 증가시킬 수 있으므로, 비휘발성 메모리 소자를 이레이즈 시킬 때 게이트로부터 전자가 전하차단층을 터널링하여 전하포획층으로 원하지 않게 이동하여 이레이즈 효율이 열화되는 것을 방지할 수 있다.
이와 같은 본 발명을 도면들을 참조하여 보다 구체적인 일례를 예시하며 설명한다.
도 1 내지 도 3은 본 발명의 실시예에 의한 비휘발성 메모리 소자 및 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 비휘발성 메모리 소자 제조 방법을 따라 게이트 스택을 형 성한다. 예컨대, 반도체 기판(100) 상에 터널 유전층(300)을 형성하고, 게이트 유전층(300) 상에 전하 저장 노드(storage node)로 전하포획층(400)을 형성한다. 터널 유전층(300)은 대략 2㎚ 내지 6㎚ 정도 두께로 형성될 수 있다. 전하포획층(400)은 플로팅 게이트 형태로 형성될 경우 폴리실리콘층을 포함하여 형성될 수 있고, 바람직하게 SONOS 형태로 형성될 경우 실리콘 질화물층(Si3N4 layer)을 포함하여 형성될 수 있다. 또한, 양자점(quantum dot)이나 나노크리스탈점(nanocrystal dot)과 같은 형태로도 형성될 수 있다.
전하포획층(400)을 형성한 후, 전하포획층(400) 상에 게이트(600)를 형성한다. 게이트(600)는 여러 도전 물질로 형성될 수 있으나, 상대적으로 높은 일함수를 가지는 금속층을 포함하여 형성되는 것이 바람직하다. 예컨대, 이러한 게이트(600)는 높은 상대적으로 일함수를 가지는 백금(Pt), 금(Au), 팔라듐(Pd), 티타늄알루미늄합금(TiAl) 또는/ 및 알루미늄(Al) 등의 층이나 이러한 층들의 복합층으로 형성될 수 있다.
게이트(600)와 전하포획층(400) 사이 계면에는 전하차단층(500)을 형성한다. 전하차단층(500)은 실질적으로 게이트(600)와 전하포획층(400) 사이에서 전자와 같은 전하 이동을 차단하기 위해서 도입된다. 전하차단층(500)은 높은 유전상수 k를 가지는 유전물질로 형성될 수 있으며, 주로 산화물층으로 형성될 수 있다. 전하차단층(500)은 대략 3.5㎚ 내지 15㎚ 정도 두께로 형성될 수 있다. 높은 유전상수 k 유전물질은 일반적인 실리콘 산화물에 비해 높은 유전상수를 가지는 물질을 의미하 는 것으로 해석될 수 있다.
이와 같은 층들의 적층 구조를 형성한 후 이러한 적층 구조를 패터닝하여 게이트 스택을 형성한다. 패터닝 과정은 게이트(600) 상에 하드 마스크(hard mask), 예컨대, 실리콘 질화물층 패턴을 형성한 후, 이러한 하드 마스크를 식각 마스크로 이용하는 건식 식각 과정으로 수행될 수 있다. 이때, 게이트 선폭이 대략 50㎚ 이하가 되도록 패터닝 과정을 수행한다. 이와 같이 형성된 게이트 스택은 50㎚이하 NAND 형 SONOS 메모리 소자를 구현하는 형태로 형성될 수 있다.
이와 같이 게이트 스택을 형성한 후, 게이트(600)에 인근하는 반도체 기판(100)에 사이에 채널(101)을 설정하는 소스 영역(210) 및 드레인 영역(220)을 형성한다. 예컨대, 불순물을 선택적으로 이온 주입하여 소스/ 및 드레인 영역(210, 220)을 형성한다. 이후에, 소스/드레인 영역(210, 220)을 활성화(activation)시키기 위한 어닐링 과정을 수행한다. 예를 들어, 대략 1000℃ 내지 1100℃ 정도의 높은 온도에서 열처리하여 소스/드레인 영역(210, 220)을 활성화시킨다.
도 2를 참조하면, 게이트(도 1의 600)를 이루는 금속층의 일함수를 보다 증대시키기 위해서 후속 처리한다. 이와 같은 후속 처리된 게이트(601)의 일함수는 보다 증가하게 된다. 이러한 후속 처리는 실질적으로 금속층의 표면 처리로 이해될 수 있다. 또한, 이러한 후속 처리는 반도체 제조 공정에서 사용되는 여러 공정들을 할 수 있다.
예컨대, 게이트(601)의 표면에 분위기를 도입하고 열처리하는 공정, 즉, 분위기 열처리(ambient thermal treatment)로 수행될 수 있다. 이때, 분위기 열처리 는 퍼니스(furnace)에서 수행될 수 있으며, 또한, 급속 열처리(RTA: Rapid Thermal Annealing) 개념으로 수행될 수도 있다. 또한, 게이트(601)의 후속 처리는 반응성 가스를 플라즈마 처리하는 과정이나 화학적 도핑(chemical doping), 코팅(coating) 등의 과정으로 수행될 수 있다. 또한, 이온 주입 과정이나 화학적 증기에 게이트(601)의 표면을 노출하는 과정으로 수행될 수 있다. 또한, 반도체 제조 과정에서 사용되는 확산 공정을 위한 기구(tool)를 이용하여 게이트(601)에의 후속 처리를 수행할 수 있다.
플라즈마 처리 과정으로 게이트(601)를 후속 처리할 경우, 플라즈마 발생을 위한 소스 파워(source power)는 6인치(inch) 웨이퍼의 경우 대략 50W 내지 200W일 수 있으며, 게이트(600)는 대략 30초 내지 2분 정도 플라즈마 처리될 수 있다.
한편, 게이트(601)를 이루는 금속층의 일함수를 증대시키기 위한 후속 처리는 실질적으로 게이트(601)를 구성하는 물질 원소와는 다른 여러 원소(element)들을 이용할 수 있다. 그럼에도 불구하고, 전자 주게(electron donor) 원자들은 실질적으로 게이트(601)의 금속층의 일함수의 크기를 줄여주는 효과를 유발하므로 적절하지 않은 것으로 평가된다. 예컨대, 원소들의 주기율표의 1족이나 2족의 원소들은 본 발명의 실시예에서 제시하는 후속 처리에 사용되는 데 적절하지 않다. 예컨대, 수소 가스(H2)를 이용한 열처리나 플라즈마 처리는 게이트의 일함수를 오히려 저하시키는 결과를 확인할 수 있다.
게이트(601)의 후속 처리에 사용되는 원소는 원자 형태나 또는 분자 형태의 가스 상태로 이용될 수 있다. 특히, 전자 받게 원자들이 유용하며, 게이트(601) 물질의 전자들을 끌어당길 수 있는, 즉, 전자 친화도가 높은 할로겐족과 같은 높은 반응성 가스를 후속 처리의 분위기 또는 플라즈마 소스로 이용할 수 있다. 또한, 이러한 할로겐족 원소를 포함하는 화합물을 이온 소스로 이용하는 이온 주입 과정 또한 가능하다. 한편, 산소 가스와 같은 비금속 가스 또한 이러한 분위기 또는 플라즈마 소스, 이온 소스로 이용될 수 있다. 특히, 산소 가스와 사불화탄소 가스(CF4)를 플라즈마 소스 가스로 이용한 플라즈마 과정에서 일함수가 증대됨을 확인할 수 있다. 물론, 아르곤(Ar)과 같은 비활성 가스(inert gas)를 이용하여 플라즈마 처리할 경우에도 상대적으로 낮은 값이나 일함수의 증대를 확인할 수 있다.
이와 같이 게이트(601)를 이루는 금속층을 후속 처리하여 일함수의 증대를 도모한 후, 일반적인 트랜지스터 과정을 계속하여 더 수행할 수 있다. 한편, 이러한 후속 처리 시에 소스/드레인 영역(210, 220)을 선택적으로 이러한 처리 과정으로부터 차폐하여 보호하는 절연층(도시되지 않음) 또는 마스크(mask)를 도입할 수도 있다.
도 3을 참조하면, 일함수 증대를 위한 후속 처리가 수행된 게이트(601) 표면을 덮어 보호하는 보호층(700)을 형성하는 과정을 개략적으로 보여준다. 게이트(601)를 이루는 물질 원소와 다른 원소들은 후속 처리에 의해 실질적으로 게이트(601)의 표면에 화학적 흡착된 것으로 개략적으로 이해될 수 있다. 따라서, 이러한 게이트(601) 표면에 흡착된 원소들이 흡착 상태로 유지되도록 유도하기 위해서, 게 이트(601)의 표면을 덮는 보호층(700)을 형성하는 과정을 고려할 수 있다. 이러한 보호층(700)은 산화물층이나 질화물층과 같은 절연층으로 형성될 수 있으며, 후속되는 트랜지스터 공정에서 게이트(600) 표면에 흡착되건 내부 또는 계면 등에 주입 또는 확산된 원소들 또는 분자들, 이온들이 게이트(601)로부터 증발하거나 탈착되는 것을 억제하는 역할을 한다.
도 4는 본 발명의 실시예에 의한 비휘발성 메모리 소자 제조 방법에 따른 이레이즈(erase) 특성 개선 효과를 설명하기 위해서 개략적으로 도시한 그래프(graph)이다. 도 4를 참조하면, 금속 게이트 아래에 SiO2/SiN/Al2O3 층을 32Å/63Å/140Å의 두께로 도입한 시편에 대해 프로그램 상태 및 이레이즈 상태에서의 문턱전압(Vth)을 측정한 결과, 도 4에 제시된 바와 같이 게이트에 처리하지 않은 경우에 비해 산소(O2) 플라즈마 처리한 경우가 이레이즈 상태에서 더 낮은 문턱전압(Vth)에까지 도달할 수 있다. 또한, 사불화 탄소 가스를 이용하여 플라즈마 처리한 경우는 이레이즈 상태에서 매우 낮은 문턱전압(Vth)에까지 도달할 수 있다. 이때, 이레이즈를 위한 바이어스 전압(bias voltage)은 18V이고, 이레이즈 시간은 2㎳인 경우를 고려한다.
현재 고려되고 있는 50㎚ 이하급 NAND형 SONOS 메모리 소자에서는 문턱전압(Vth)을 1V에서 -3V로 변화시키는 이레이즈 속도를 18V 바이어스 전압에서 2㎳정도 요구될 것으로 고려되고 있다. 따라서, 도 4에 제시된 바와 같이, 본 발명의 실시 예에 따른 게이트의 금속층을 후속 처리한 경우, 이레이즈 상태에서 문턱전압(Vth)이 2㎳의 이레이즈 시간에서 -3V이하로 감소시킬 수 있다. 따라서, 50㎚ 이하급 NAND형 SONOS 메모리 소자에서와 같이 디자인 룰이 매우 축소된 비휘발성 메모리 소자의 구현이 가능해질 수 있다.
상술한 본 발명에 따르면, 게이트를 상대적으로 높은 일함수를 가지는 금속층으로 형성하고, 금속층을 후속 처리하여 보다 더 높은 일함수를 가지게 할 수 있다. 이에 따라, 이레이즈 효율을 저하시키는 요인으로 인식되는 게이트에서 전하포획층으로의 백 터널링 현상을 억제할 수 있다. 따라서, 대략-18V의 이레이즈를 위한 바이어스 전압 조건에서 대략 2㎳의 이레이즈 시간 내에, 문턱전압(Vth)을 프로그램 상태인 1V에서 이레이즈 상태일 -3V 이하로 감소시키는 것이 가능하다. 즉, 이레이즈 효율의 큰 개선을 구현할 수 있다. 따라서, 매우 축소된 디자인 룰을 가지며 저 전력으로 동작할 수 있는 비휘발성 메모리 소자를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (30)

  1. 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및
    상기 게이트를 이루는 물질 원소와 다른 원소를 사용하여 상기 게이트를 이루는 물질의 일함수를 증대시키는 후속 처리(post treatment)를 상기 게이트에 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  2. 제1항에 있어서,
    상기 터널링 유전층은 대략 2㎚ 내지 6㎚ 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  3. 제1항에 있어서,
    상기 전하차단층은 적어도 7의 높은 유전상수 k 유전물질로 대략 3.5㎚ 내지 15㎚ 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  4. 제1항에 있어서,
    상기 게이트는 일함수가 적어도 대략 4.9eV 내지 5.1eV인 금속층을 포함하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  5. 제1항에 있어서,
    상기 게이트는 백금(Pt), 금(Au), 티타늄-알루미늄 합금(TiAl), 팔라듐(Pd) 및 알루미늄(Al)을 포함하는 일군에서 선택되는 어느 하나의 금속을 포함하여 형 성되거나 선택되는 상기 금속의 질화물(metal nitride), 상기 금속의 보론 질화물(metal boron nitride), 상기 금속의 실리콘 질화물(metal silicon nitride), 상기 금속의 알루미늄 질화물(metal aluminum nitride) 또는 상기 금속의 실리사이드물(metal silicide)을 포함하여 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  6. 제1항에 있어서,
    상기 게이트를 후속 처리하는 단계 이전에
    상기 게이트에 인근하는 상기 반도체 기판 상에 소스 및 드레인 영역을 위해 불순물을 이온주입하는 단계; 및
    상기 이온주입된 불순물을 활성화하기 위해서 상기 소스 및 드레인 영역을 어닐링하는 단계를 더 수행하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  7. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 이용하여 상기 게이트를 표면 처리하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  8. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 상기 게이트 내부 또는 상기 게이트 아래의 상기 전하 차단막과의 계면에 도달하게 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  9. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 상기 게이트 표면에 화학적으로 흡착시키는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  10. 제1항에 있어서,
    상기 게이트의 후속 처리는 주기율표의 2족 내지 8족에 해당되는 원소가 상기 게이트에 작용하게 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  11. 제1항에 있어서,
    상기 게이트의 후속 처리는 할로겐족 원소 또는 할로겐족 원소를 포함하는 분자가 상기 게이트에 작용하게 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  12. 제1항에 있어서,
    상기 게이트의 후속 처리는 전자 받게(electron acceptor) 원자 또는 분자가 상기 게이트에 작용하게 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  13. 제1항에 있어서,
    상기 게이트의 후속 처리는 N, O, F, Ne, He, P, S, Cl, Ar, As, Se, Br, Kr, Sb, Te, I, 또는 Xe 원소가 상기 게이트에 작용하게 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  14. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 플라즈마화하여 상기 게이트 상에 제공하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  15. 제1항에 있어서,
    상기 게이트의 후속 처리는 퍼니스(furnace) 내에 상기 원소를 포함하는 가스 분위기를 형성하여 상기 분위기가 상기 게이트에 접촉하게 한 후 어닐링(annealing)을 수행하거나 급속 열처리(RTA)를 수행하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  16. 제15항에 있어서,
    상기 어닐링이나 급속 열처리는 1000℃ 이하의 온도에서 수행되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  17. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 상기 게이트에 화학적으로 도핑(doping)하거나 코팅(coating)하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  18. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소를 이온화하여 상기 게이트에 이온주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  19. 제1항에 있어서,
    상기 게이트의 후속 처리는 상기 원소의 화학적 기상에 상기 게이트 표면을 노출시켜 상기 기상의 원소가 상기 게이트와 작용하게 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  20. 제1항에 있어서,
    상기 게이트의 후속 처리 후에 상기 후속 처리된 상기 게이트를 덮어 보호하는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  21. 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및
    상기 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트의 표면을 산소 플라즈마로 처리하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  22. 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 게이트의 적층을 형성하는 단계; 및
    상기 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트의 표면을 할로겐족 원소를 포함하는 가스의 플라즈마로 처리하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  23. 제22항에 있어서,
    상기 할로겐족 원소를 포함하는 가스는 사불화 탄소 가스(CF4)인 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  24. 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 금속 게이트의 적층을 형성하는 단계;
    상기 금속 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트의 표면을 산소 가스 또는 할로겐족 원소를 포함하는 가스의 플라즈마로 표면 처리하 는 단계; 및
    상기 표면 처리된 상기 금속 게이트의 표면을 덮어 보호하는 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  25. 반도체 기판 상에 터널 유전층, 전하포획층, 전하차단층 및 금속 게이트의 적층을 형성하는 단계;
    상기 금속 게이트를 이루는 물질의 일함수를 증대시키기 위해 상기 게이트에 산소 또는 할로겐족 원소의 이온을 이온주입하는 단계; 및
    상기 이온 주입된 게이트의 표면을 덮어 보호하는 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  26. 반도체 기판 상에 적층된 터널 유전층;
    상기 터널 유전층 상에 적층된 전하포획층;
    상기 전하포획층 상에 적층된 전하차단층; 및
    상기 전하 차단층 상에 적층되되 일함수가 적어도 대략 4.9eV 내지 5.1eV인 금속층을 포함하여 형성된 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  27. 제26항에 있어서,
    상기 게이트는 상기 게이트를 이루는 물질 원소와 다른 원소를 사용하여 상 기 게이트를 이루는 물질의 일함수를 증대시키는 후속 처리(post treatment)가 수행된 것을 특징으로 하는 비휘발성 메모리 소자.
  28. 제26항에 있어서,
    상기 터널링 유전층은 대략 2㎚ 내지 6㎚ 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  29. 제26항에 있어서,
    상기 전하차단층은 적어도 7의 높은 유전상수 k 유전물질로 대략 3.5㎚ 내지 15㎚ 두께로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  30. 제26항에 있어서,
    상기 게이트는 백금(Pt), 금(Au), 티타늄-알루미늄 합금(TiAl), 팔라듐(Pd) 및 알루미늄(Al)을 포함하는 일군에서 선택되는 어느 하나의 금속을 포함하여 형성되거나 선택되는 상기 금속의 질화물(metal nitride), 상기 금속의 보론 질화물(metal boron nitride), 상기 금속의 실리콘 질화물(metal silicon nitride), 상기 금속의 알루미늄 질화물(metal aluminum nitride) 또는 상기 금속의 실리사이드물(metal silicide)을 포함하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
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