JP2006121086A - 容量性／抵抗性デバイス、有機誘電ラミネート、およびそのようなデバイスを組み込むプリント配線板、ならびにその作製の方法 - Google Patents

Abstract

【課題】抵抗性機能と容量性機能を共に提供する容量性／抵抗性デバイスを提供すること。
【解決手段】この容量性／抵抗性デバイスは、プリント配線板の層内に埋め込むことができる。容量性／抵抗性デバイスを埋め込むことにより、基板表面積が保存され、はんだ接続の数が低減され、それによって信頼性が高まる。
【選択図】図３

Description

本技術分野は、容量性機能および抵抗性機能を共に有するデバイスと、そのようなデバイスを有機誘電ラミネートおよびプリント配線板内に組み込む方法とに関する。

コンデンサおよび抵抗は、集積回路（ＩＣ）デバイス間で延びる信号トレースの伝送ライン終端用として直列で使用することができる。コンデンサおよび抵抗は、ＩＣデバイスのインピーダンスをラインに対して整合させるために、または信号反射を低減する、もしくはなくすために使用される。いくつかの回路は連続負荷であり、抵抗をラインと並列で使用する。非連続負荷回路は、抵抗およびコンデンサが直列に接続され、低電力ＩＣに有用である。図１は、ＩＣデバイス１０および２０の非連続負荷終端の概略図である。

図１では、ａからｂの距離は、一般に短い。抵抗Ｒの値は、ラインインピーダンスに整合するように選ばれ、一般に約４５〜８０オームである。コンデンサＣの値は、直列の抵抗ＲとコンデンサＣとのＲＣ時定数が、信号の立ち上り時間より大きく、信号パルスの合計時間より小さくなるように選ばれる。典型的な静電容量値は、３０ピコファラド程度である。

従来のＲＣ終端は、一般に表面実装技術（ＳＭＴ）抵抗／コンデンサで構築される。図２は、ＩＣデバイス３０に接続されたＳＭＴ抵抗４０およびＳＭＴコンデンサ５０を有し、ＩＣ３０用に従来のＳＭＴ ＲＣ伝送ライン終端を形成するプリント回路板２５の一部分の横断面図である。ＩＣ３０に信号を搬送する信号ラインは、ＩＣデバイス３０を抵抗４０に接続する回路トレース６０に接続される。コンデンサ５０は、１対のはんだパッド５２および１対のはんだ継手５８の一方によって回路トレース７０に結合される。抵抗４０は、はんだパッド４２とはんだ継手４８によって回路トレース７０に結合される。コンデンサ５０は、他方のはんだパッド５８と回路トレース５９によってバイアホール８０に結合される。この構成は、信号ラインと直列で、めっきスルーホールバイア８０を介して接地された抵抗４０とコンデンサ５０を配置する。この従来の表面実装手法は、貴重な表面積の使用を必要とする。さらに、はんだ継手に対する要件により、信頼性が低下し、作製コストが増大する。

第１の実施形態によれば、容量性／抵抗性デバイスが、第１の電極と、第１の電極を覆って配置された誘電体と、第２の電極を覆って、誘電体に隣接して配置された抵抗要素とを備え、前記誘電体が、誘電率４．０未満のフィラーなしのポリマーを含む。容量性／抵抗性デバイスは、有機誘電ラミネート内に埋め込み、プリント配線板内に組み込むことができる。

上記の実施形態によれば、抵抗機能とコンデンサ機能を共に単一の埋込みラミネート内に一体化し、抵抗機能およびコンデンサ機能を生み出す際にコストと難点を低減することができる。容量性／抵抗性デバイスがプリント配線板内に組み込まれるとき、容量性／抵抗性デバイスを埋め込むことにより、貴重な表面積もまた解放される。さらに、ＳＭＴデバイスに関連するはんだ継手をなくし、それによって信頼性を改善することができる。この容量性／抵抗性デバイスは、従来のエッチングプロセスを使用して処理し、さらに生産コストを削減することができる。

当業者なら、諸実施形態の以下の詳細な説明を読めば、上述の利点、ならびに本発明の様々な追加の実施形態の他の利点および利益を理解するであろう。

詳細な説明は、同様の数字が同様の要素を指す以下の図面を参照することになる。

本発明の諸実施形態は、プリント配線板（ＰＷＢ）の基板内に埋めることができる容量性／抵抗性デバイスを対象とする。ＰＷＢ基板内に容量性機能および抵抗性機能を設けることにより、プリント配線板上の貴重な表面積が保存される。また、本発明の諸実施形態は、従来のＳＭＴ終端構成ほどはんだ継手を必要としない。

図３は、プリント配線板２０００の一部分の断面図である。プリント配線板断面２０００は、抵抗機能およびコンデンサ機能が単一の容量性／抵抗性デバイス２００内に統合されているＲＣ伝送ライン終端を含む。デバイス２００は、底部電極２１０、誘電体２２０、抵抗要素２３０、頂部電極または頂部プレート２４０、導電性トレース２４５を備える。デバイス２００は、中括弧２０１によって全体的に示される単一のラミネート構造内に抵抗性機能および容量性機能を備える。デバイス２００は、導電性回路トレース２４５と、誘電層２８０を介して延びるめっきスルーホールバイア２５０と、導電性回路トレース２６０とによって、ＩＣデバイス２７０に結合される。ＩＣデバイス２７０は、はんだパッド２７２とはんだ継手２７４によって導電性回路トレース２６０に接続することができる。導電性回路トレース２１１は、他の回路との接続のために、底部電極２１０から延びることができる。

図４Ａ〜４Ｆは、デバイス２００を含めて、ラミネートを作製する方法を示す。図４Ａは、第１および第２の金属箔２１２、２４２が設けられる製造の第１段階の正面断面図である。第２の金属箔２４２は、抵抗材料２３２の層を備える。抵抗材料２３２は、たとえば、ＮｉＰ、ＣｒＳｉ、ＮｉＣｒ、または第２の金属箔２４２の表面を覆ってめっきまたはスパッタすることができる他の電気抵抗性材料とすることができる。第１および第２の金属箔２１２、２４２は、たとえば、銅、銅を主成分とする材料、および他の金属から作ることができる。

ポリマー溶液を第１の箔２１２上にキャスティングし、または被覆し、かつ硬化させ、第１の誘電層２２２を形成することができる。同様の第２の誘電層２２６を、抵抗材料２３２の層の表面を覆って、同様の形で第２の箔２４２上で形成することができる。ポリマー溶液は、たとえば、適切な溶媒内でエポキシ、ポリイミド、または他の樹脂から形成することができる。

（図４Ａでは誘電層２２２上で示されている）誘電層２２２、２２６のどちらかの一方または両方の表面に、薄い接着層２２７を被着させることができる。接着層２２７は、熱可塑性ポリマーから形成することができる。次いで、２つの構造は、図４Ａにおける矢印の方向で共に積層される。

図４Ｂを参照すると、積層により、層２２２、２２６、２２７から単一の誘電体２２０が形成される。接着層２２７は、積層プロセス中に誘電層２２２および２２６の接合を容易にする。しかし、接着層２２７は、誘電層２２２および２２６が積層前に部分的に硬化されるにすぎず、あるいは熱可塑性のものであり、それにより、積層したとき適切な温度と圧力により樹脂が十分軟化し、その結果、層２２２および２２６が接着剤なしで接着する場合、省略することができる。また、図４Ｂに示されている構造は、ポリマー溶液を箔２１２、２４２の一方上にだけキャスティングし、キャスティングされたポリマー溶液に他方の箔を積層することによって形成することもできる。他の代替の方法は、ポリマー２２０の独立した膜を形成し、ポリマー膜２２０の両側に箔２１２および２４２を積層することになるであろう。

（図４Ｂには示されていない）フォトレジストが箔２１２に被着され、フォトレジストがイメージングおよび現像される。次いで、標準的な配線板プリント処理条件を使用して、箔２１２がエッチングされ、残りのフォトレジストが剥離される。図４Ｃは、図４Ｄの線４Ｃ−４Ｃ上で取られた、得られる物品の底部断面図である。図４Ｃを参照すると、エッチングにより、デバイス２００の底部電極２１０、および導電性回路トレース２１１ができる。

図４Ｄは、図４Ｃの線４Ｄ−４Ｄ上で取られた正面断面図である。図４Ｄを参照すると、得られる物品の底部電極２１０側は、ラミネート材料２８２に積層される。積層は、標準的な配線板プリントプロセスにおいて、たとえば、ＦＲ４プリプレグまたは他のプリプレグを使用して行うことができる。

（図４Ｄには示されていない）フォトレジストが箔２４２に被着され、フォトレジストがイメージングおよび現像される。箔２４２がエッチングされ、次いで抵抗層２３２がエッチングされ、残りのフォトレジストが剥離される。図４Ｅは、図４Ｆの線４Ｅ−４Ｅ上で取られた、得られる物品の頂部断面図である。図４Ｆは、図４Ｅの線４Ｆ−４Ｆ上で取られた正面断面図である。図４Ｅおよび図４Ｆを参照すると、エッチングにより、デバイス２００の頂部電極２４０、および導電性回路トレース２４５ができる。エッチングは、箔２４２および抵抗層２３２をイメージングする。

（図４Ｅおよび図４Ｆには示されていない）フォトレジストを、イメージングされた箔および抵抗に被着することができる。フォトレジストがイメージングおよび現像され、次いで、箔は除去するが抵抗材料は除去しないエッチング溶液を使用して、箔２４２がエッチングされる。次いで、残りのフォトレジストが剥離される。このようにして、抵抗材料の層２３２を選択的にイメージングし、任意の所望の形状および寸法を有する抵抗要素２３０を形成することができる。得られる抵抗要素２３０は、間隙２４８を橋絡し、頂部導体２４０と導電性トレース２４５の間に延びる。

図４Ｆを参照すると、誘電層２８０が誘電層２８２の構成部品側に積層され、ラミネート構造２０１を形成する。次いで、ラミネート構造２０１は、たとえば、従来の積層を使用して、また形成プロセスを介して、プリント配線板内に組み込むことができる。
（実施例）
デバイス２００のこの実施例は、図３を参照して論じられる。この実施例では、電極２１０、２４０は銅箔から形成される。抵抗性材料２３０は、シート抵抗５０Ω／ｓｑのめっきニッケル・リン合金である。誘電体２２０は、誘電率３．５を有する厚さ２５ミクロンのフィラーなしのポリイミド誘電体（デラウェア州ウィルミントンのＤｕＰｏｎｔ Ｅｌｅｃｔｒｏｎｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓより入手可能なＩＮＴＥＲＲＡ（商標）ＨＫ０４）であり、それによって１平方インチ（６．４５１６ｃｍ^２）当たり８００ピコファラドの静電容量密度を提供する。

３０ピコファラドの伝送ライン終端に必要とされるコンデンサの（平面図で見たときの）サイズは、２４．２ｍｍ^２であり、これは５ｍｍ×５ｍｍよりわずかに小さいものに対応する。

抵抗公称６０オーム用の、この実施例における抵抗のサイズは、長さ対幅比が１．２対１．０で維持される限り、変えることができる。上記のコンデンサは、比較的高い公差に合わせて作製するのが容易である。

上記の諸実施形態によれば、抵抗と組み合わせた薄いコンデンサラミネート構造を使用し、ＲＣ伝送ライン終端を効果的に埋めることができる。コンデンサ機能および抵抗機能を埋め込むことにより、貴重な基板表面積が解放され、ＳＭＴデバイスに関連するはんだ継手がなくなり、それによって信頼性が改善される。さらに、ラミネート内で抵抗と静電容量を組み合わせるラミネートは、従来のエッチングプロセスを使用して処理することができ、これにより生産コストが削減される。

また、上記の諸実施形態は、回路設計者およびＰＷＢ作製者に他のオプションを提供する。たとえば、１枚のラミネートを使用し、多数のディスクリート抵抗および多数のディスクリートコンデンサを埋め込むことができ、これにより、抵抗とコンデンサを接続することに関連するインダクタンスが低減される。

平面図におけるコンデンサ実施形態の形状は、概して矩形である。しかし、コンデンサ電極、誘電体、ならびに他の構成部品および層は、たとえば円形、細長いもの（ｏｂｌｏｎｇ）、楕円（ｏｖａｌ）、または多角形など、他の規則的または不規則な表面領域形状を有することができる。

単一の容量性／抵抗性デバイス２００が上述のラミネート構造２０１内で形成される。しかし、パネル構造およびプリント配線板は、タイプおよび構成の異なる多数の個々の容量性／抵抗性デバイスを含むことができる。

上記の実施形態では、抵抗、静電容量、インダクタンスが組み合わさって、一般に大文字Ｚによって識別される固有回路インピーダンスを生み出す。抵抗と静電容量は、ある固有インピーダンスを達成するように構造化することができる。抵抗、静電容量、または両方を変更することにより、インダクタンスが変更されることになる。３つの変更すべてを制御し、最終的なインピーダンスを規定することができる。換言すれば、ラミネートのインピーダンスは「調整可能」である。

本発明の前述の説明は、本発明について例示し、述べている。さらに、本開示は、本発明の選択された好ましい実施形態について述べているにすぎず、本発明は、様々な他の組合せ、修正、環境で使用することが可能であり、上記の教示に対応する、本明細書で述べられている発明性のある概念の範囲内で、かつ／または関連技術の技量または知識内で、変更または修正が可能であることを理解されたい。

さらに、上述の諸実施形態は、本発明を実施することについて知られている最良の形態について述べること、また、そのような、または他の実施形態で、また特定の応用例または本発明の使用によって必要とされる様々な修正と共に、当業者が本発明を利用することを可能にすることが意図されている。したがって、本説明は、本発明を本明細書で開示されている形態に限定しないものとする。また、添付の特許請求の範囲は、詳細な説明において明示的に定義されていない代替の諸実施形態を含むように解釈するべきであるものとする。

抵抗およびコンデンサを直列で有する従来（従来技術）の非連続負荷終端の概略図である。 集積回路デバイス用の従来（従来技術）のＳＭＴ ＲＣ伝送ライン終端を有するプリント配線板の横断面図である。 埋込み型容量性／抵抗性デバイスを有するプリント回路板の一部分の断面図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。 図３に示されている容量性／抵抗性デバイスを含むラミネート構造を作製する方法を示す図である。

符号の説明

２５ プリント回路板
４０ ＳＭＴ抵抗
４２、５２、２７２ はんだパット
４８、５８、２７４ はんだ継手
５０ ＳＭＴコンデンサ
５９、６０、７０ 回路トレース
２００ 容量性／抵抗性デバイス
２１０ 底部電極
２１１、２６０ 導電性回路トレース
２１２、２４２ 金属箔
２２０ 誘電体
２２２ 誘電層
２３０ 抵抗要素
２４０ 頂部電極または頂部プレート
２４５ 導電性トレース
２５０ めっきスルーホールバイア
２８０、２８２ 誘電層

Claims (13)

1. 第１の電極と、
   前記第１の電極を覆って配置された誘電体と、
   前記誘電体上で、前記誘電体に隣接して形成された抵抗要素と、
   導電性トレースと、
   前記誘電体を覆って配置された、前記抵抗要素と電気接触する第２の電極とを備えた容量性／抵抗性デバイスであって、前記誘電体は、前記第１の電極と前記第２の電極との間に配置され、前記誘電体は、誘電率４．０未満のフィラーなしのポリマーを含むことを特徴とするデバイス。
2. 前記フィラーなしのポリマーは、ポリイミドを含むことを特徴とする請求項１に記載の容量性／抵抗性デバイス。
3. 前記抵抗要素は、前記第２の電極と前記導電性トレースとの間に延びることを特徴とする請求項１に記載の容量性／抵抗性デバイス。
4. 前記抵抗要素は、前記誘電体と前記第２の電極との間に配置されることを特徴とする請求項３に記載の容量性／抵抗性デバイス。
5. 少なくとも２つの有機誘電ラミネート層内に埋め込まれ、前記ラミネート層と前記容量性／抵抗性デバイスとは、ラミネート構造を形成することを特徴とする請求項１に記載の容量性／抵抗性デバイス。
6. 少なくとも１つの請求項５に記載のラミネート構造と、
   プリント配線板の上面に配置された少なくとも１つのＩＣデバイスであって、前記容量性／抵抗性デバイスに電気的に結合されるＩＣデバイスと
   を備えたことを特徴とするプリント配線板。
7. 第１および第２の金属箔を設けるステップと、
   前記第１の金属箔を覆って誘電体を形成するステップと、
   前記第２の金属箔を覆って抵抗要素を形成するステップであって、前記抵抗要素が前記誘電体に隣接するステップと、
   前記第１の金属箔から第１の電極を形成するステップと、
   前記誘電体を覆って配置された、前記抵抗要素と電気接触する前記第２の金属箔から第２の電極および導電性トレースを形成するステップとを備え、前記誘電体が、前記第１の電極と前記第２の電極の間に配置され、前記誘電体が、誘電率４．０未満のフィラーなしのポリマーを含むことを特徴とする容量性／抵抗性デバイスを作製する方法。
8. 前記抵抗要素は、前記第２の電極と前記導電性トレースとの間に延びることを特徴とする請求項７に記載の方法。
9. 前記抵抗要素が、前記誘電体と前記第２の電極との間に配置されることを特徴とする請求項７に記載の方法。
10. 第２の金属箔を設けるステップと、
    前記第２の金属箔をエッチングし、前記第２の電極を形成するステップと
    をさらに備えたことを特徴とする請求項７に記載の方法。
11. 前記誘電体を形成するステップは、前記金属箔と前記第２の金属箔との間でポリマー層を形成するステップを含むことを特徴とする請求項１０に記載の方法。
12. 請求項７に記載の方法によって形成された少なくとも１つの容量性／抵抗性デバイスを、少なくとも２つの有機誘電ラミネート層間に埋め込むステップを備えたことを特徴とするラミネート構造を作製する方法。
13. 少なくとも１つの請求項１２に記載のラミネート構造を設けるステップと、
    プリント配線板の上面に配置された、前記容量性／抵抗性デバイスに電気的に結合される少なくとも１つのＩＣデバイスを設けるステップと
    を備えたことを特徴とするプリント配線板を作製する方法。
    

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