JP2020068368A - 埋込式受動素子構造 - Google Patents

Abstract

【課題】埋込式受動素子構造を提供する。【解決手段】本発明は、第１導電金属層と、電気抵抗層と、誘電体層と、支持層と、接合層と、第２導電金属層とを含む。特に、本発明の埋込式受動素子構造に対して２回の現像・エッチング処理を施した後、その埋込式受動素子構造の上に、少なくとも１つの薄膜電気抵抗素子と、少なくとも１つの薄膜インダクタンス素子と、少なくとも１つの薄膜コンデンサ素子とを同時に含む電子回路が製作される。本発明の設計によれば、電気抵抗層は、スパッタリング技術によって作製される合金、金属または金属化合物からなる電気抵抗膜である。スパッタリングによって形成される電気抵抗層は、より高い被膜の緻密度と連続性を有するので、その表面抵抗の最小値は、５オーム／□より低いか、またはそれと等しい。それと同時に、スパッタリング技術を利用して製作される合金、金属または金属化合物からなる電気抵抗膜は、工業廃水の発生を効果的に減少させることもできる。【選択図】図３

Description

本発明は埋込式受動素子の技術分野に関し、特に埋込式薄膜電気抵抗と、埋込式薄膜インダクタンスと、埋込式薄膜コンデンサとを同時に含む埋込式受動素子構造に関する。

自らプリント電気回路基板（Ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ，ＰＣＢ）を購入すると共に、予め設計された回路レイアウト（ｃｉｒｃｕｉｔ ｌａｙｏｕｔ）に基づいて、前記プリント電気回路基板に対して現像、エッチングと剥膜（Ｄｅｖｅｌｏｐｉｎｇ／Ｅｔｃｈｉｎｇ／Ｓｔｒｉｐｐｉｎｇ，ＤＥＳ）等のプロセスを行い、その後、前記プリント電気回路基板の表面の上に、電子回路と呼ばれるような図案化された銅箔回路を製作する経験は、電気電子工学、電気機械工学や情報工学を習得した経歴を持つエンジニアであれば、一度は必ずあるはずである。電子回路の製作が完了した後、電子回路の上に予め決定したチップと受動素子を配置する。これには例えば、アンプ、プロセッサ、レジスト、コンデンサやインダクタンス等が挙げられる。

一方、知能技術の高度発展に伴って、ポータブル式電子製品の基本的な規格として軽量及び薄肉の要求が高まっている。考えれば分かるように、ポータブル式電子製品の体積サイズの更なる軽量薄肉に向けた絶え間ない進化と相まって、その内部の電子チップと受動素子を受容可能な空間もそれにつれて圧縮されてしまうことになる。よって、ポータブル式電子製品の有限な内部空間内に十分な量の電子素子と受動素子を配置できるようにすることが、電子デバイス製造メーカーと組立工場が直面している最大の難題の一つである。

以上に鑑み、産業界の対応策としては、受動素子の寸法を持続的に縮小することが提唱されている。現在、寸法サイズが０８０５（８０×５０ｍｉｌ^２）と０６０３（６０×３０ｍｉｌ^２）の受動素子は、主にマザーボードとノート型パソコンの製作に使用されている一方、寸法サイズが０４０２（４０×２０ｍｉｌ^２）と０２０１（２０×１０ｍｉｌ^２）の受動素子では、スマートフォンとタブレット端末の中に広汎に応用されている。
受動素子の寸法サイズについて微細化が継続的に進むなかで、技術上またはプロセス上に限界を必然的に迎えざるをえず、このため、「埋込式受動素子」（Ｅｍｂｅｄｄｅｄ ｐａｓｓｉｖｅｓ）の技術は、近年再び注目を集めていることが推知される。特に、スリー・エム・イノベティブ・プロパティ・カンパニー（３Ｍ Ｉｎｎｏｖａｔｉｖｅ Ｐｒｏｐｅｒｔｉｅｓ Ｃｏｍｐａｎｙ）より提案された受動的電気構造（Ｐａｓｓｉｖｅ ｅｌｅｃｔｒｉｃａｌ ａｒｔｉｃｌｅ）が米国特許出願公開第２００６／０２８６６９６（Ａ１）号（特許文献１）に開示されていた。

図１は、公知技術の受動的電気構造を示す模式的斜視図である。図１に示すように、公知技術の受動的電気構造ＰＥ´は、第１圧延銅層１１´と、電気抵抗層１２´と、絶縁層１３´と、第２圧延銅層１４´とを含む。その内、電気抵抗層１２´は、ニッケル・リン化合物（Ｎｉ−Ｐ ｃｏｍｐｏｕｎｄ）であり、絶縁層１３´は、例えば、厚み範囲が６μｍ〜２０μｍであるポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）のような重合体である。その内、第１圧延銅層１１´と電気抵抗層１２´とで銅箔電気抵抗１´に構成されてなる。特に説明したいところは、さらに誘電体粒子をポリイミド（絶縁層１３´）にドープしてもよい。かつ、受動的電気構造ＰＥ´のプロセスは次のステップＰＥ´１〜ＰＥ´３を含む。

（ステップＰＥ´１）
適当な厚みの第１圧延銅層１１´を用意し、電気めっき技術を利用してその表面に、電気抵抗層１２´として厚みが１μｍより小さい一層のニッケル・リン化合物（Ｎｉ−Ｐ ａｌｌｏｙ）を形成して、銅箔電気抵抗１´の製作を完了する。

（ステップＰＥ´２）
適当な厚みの第２圧延銅層１４´を用意し、その表面に、厚みが６〜２０μｍである一層の絶縁層１３´（ＰＩ）を形成して、銅箔絶縁体１ａ´の製作を完了する。

（ステップＰＥ´３）
電気抵抗層１２´と絶縁層１３´を相互に貼り合わせる方式によって、係る銅箔電気抵抗１´と係る銅箔絶縁体１ａ´を結合させて、所要な受動的電気構造ＰＥ´を獲得する。

一般的には、第２圧延銅層１４´と第１圧延銅層１１´の厚みは３６μｍであり、つまり、受動的電気構造ＰＥ´全体の厚みが７９μｍ〜９３μｍの範囲に入るようになる。しかし、特に注意すべき点は、ニッケル・リン化合物で電気めっきプロセスを介して第１圧延銅層１１´のマット面（Ｍａｔｔ ｓｉｄｅ）の上に係る電気抵抗層１２´を形成するため、その電気めっきプロセスで発生する大量の高リン電気めっき液は、反って廃水の排水と処理に新たに問題が派生する点である。
一方、曲げ試験機を用いて直径φ４ｍｍの丸棒で受動的電気構造ＰＥ´に対して曲げテストを行い、この曲げテストが完了するまでの過程において、受動的電気構造ＰＥ´に対して４０回を超えるような曲げを行った後、第１圧延銅層１１´と電気抵抗層１２´との間に既に剥離現象が現れ始めることを発見した。この現象の原因は、電気めっきの基材である第１圧延銅層１１´のマット面にあると考えられ、電気抵抗層１２´が、粗さがとても高いマット面に沿って核生成と成長していくと、電気抵抗層１２´の被膜の連続性が悪く、孔が多くて緻密化が進まなくなる。このことを微視的に見ると、機械性質に影響を及ぼすだけではなく、電気抵抗層の抵抗値を極限まで低くすることもできないことが、素子設計のボトルネックとなってしまう。第１圧延銅層１１´とニッケルリン化合物により作製される電気抵抗層１２´との間の接合性には、依然として改善する余地があることが顕現される。

以上の説明に続き、銅箔電気抵抗１´を含む受動的電気構造ＰＥ´の上に、電子回路に必要な電気抵抗素子を製作しようとする場合には、受動的電気構造ＰＥ´に対して少なくとも３回のエッチングプロセスを施さなければならない。プロセスの需要に応じて、第１段階にて、不要な回路の領域にある銅箔と、その底部にある電気抵抗層１２´（ニッケル・リン化合物）をそれぞれエッチング液を用いて除去する必要がある。第２段階にて、引き続きエッチング液を用いて所定の抵抗領域にある銅箔を除去する。ニッケル・リン化合物の耐銅食薬液の性能が比較的に劣るので、電気抵抗素子の製品の信頼性が好ましくないことを避けるために、及び顧客からの回路寸法精度への要求を満たすために、エッチング作業を少なくとも３回経る必要がある。作業回数が多ければ多いほど、それに伴って品質と歩留り率に問題が発生してくる。それに加えて、現像・エッチング技術を用いて受動的電気構造ＰＥ´に電子回路を製作した後、係る電子回路の線幅／線ピッチが、一般として、３０ミクロン／３０ミクロンよりも大きいのは、銅箔電気抵抗１´の被膜の緻密度と連続性がまだ完璧に至らないことに起因するものである。

このほか、オーク・ミツイ・インコーポレイテッド（Ｏａｋ−Ｍｉｔｓｕｉ Ｉｎｃ．）より提案されたレジスタ及びキャパシタ形成のための多層化構造（Ｍｕｌｔｉｌａｙｅｒｅｄ ｃｏｎｓｔｒｕｃｔｉｏｎ ｆｏｒ ｒｅｓｉｓｔｏｒ ａｎｄ ｃａｐａｃｉｔｏｒ ｆｏｒｍａｔｉｏｎ）が米国特許第７１９２６５４（Ｂ２）号（特許文献２）に開示されている。図２は、公知技術のレジスタ及びキャパシタ形成のための多層化構造を示す模式的斜視図である。図２に示すように、公知技術のレジスタ及びキャパシタ形成のための多層化構造ＭＳ´は、第１圧延銅層２１´と、電気抵抗層２２´と、第１誘電体層２３´と、絶縁層２４´と、第２誘電体層２５´と、第２圧延銅層２６´とを含む。その内、係る絶縁層２４´は、例えば、厚み範囲が６μｍ〜２０μｍであるポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）のような重合体であり、かつ第１圧延銅層２１´と電気抵抗層２２´とで銅箔電気抵抗２´に構成されてなる。係るレジスタ及びキャパシタ形成のための多層化構造ＭＳ´のプロセスは以下のステップを含む。

（ステップＭＳ´１）
適当な厚みの第１圧延銅層２１´を用意し、電気めっき技術を利用してその表面に、電気抵抗層２２´として厚みが１μｍより小さい一層のニッケル・リン化合物を形成して、銅箔電気抵抗２´の製作を完了する。

（ステップＭＳ´２）
適当な厚みの絶縁層（ＰＩ）２４´と、第１誘電体層２３´と、第２誘電体層２５´とを用意し、係る第１誘電体層２３´と第２誘電体層２５´を絶縁層２４´の一表面と、もう一つの表面にそれぞれ貼り付けて、誘電絶縁体２ａ´を獲得する。

（ステップＭＳ´３）
適当な厚みの第２圧延銅層２６´を用意し、係る第２圧延銅層２６´と、誘電絶縁体２ａ´と、銅箔電気抵抗２´とを順に積層する。その内、銅箔電気抵抗２´の電気抵抗層２２´と誘電絶縁体２ａ´の第１誘電体層２３´とを相互に貼り合わせる。

一般的に、第２圧延銅層２６´と第１圧延銅層２１´の厚みが３６μｍであり、第１誘電体層２３´と第２誘電体層２５´の厚みが８μｍであり、かつ絶縁層２４´の厚みが６μｍ〜２０μｍである。つまり、レジスタ及びキャパシタ形成のための多層化構造ＭＳ´全体の厚みが９４μｍ〜１０８μｍの範囲に入るようになる。

そして、特許文献１で開示された受動的電気構造ＰＥ´との共通点は、ニッケル・リン化合物で電気めっきプロセスを介して第１圧延銅層２１´のマット面（Ｍａｔｔ ｓｉｄｅ）の上に係る電気抵抗層２２´を形成するため、その電気めっきプロセスで発生する大量の高リン電気めっき液は、廃水の排水と処理に新たに問題が派生する点である。
さらに、曲げ試験機を用いて直径φ４ｍｍの丸棒でレジスタ及びキャパシタ形成のための多層化構造ＭＳ´に対して曲げテストを行い、この曲げテストが完了するまでの過程において、レジスタ及びキャパシタ形成のための多層化構造ＭＳ´に対して４０回を超えるような曲げを行った後、第１圧延銅層２１´と電気抵抗層２２´との間に既に剥離現象が現れ始めることを発見した。この現象の原因は、電気めっきの基材である第１圧延銅層２１´のマット面にあると考えられ、電気抵抗層２２´が、粗さがとても高いマット面に沿って核生成と成長していくと、電気抵抗層２２´の被膜の連続性が悪く、孔が多くて緻密化が進まなくなる。このことを微視的に見ると、機械性質に影響を及ぼすだけではなく、電気抵抗層の抵抗値を極限まで低くすることもできないことは、素子設計のボトルネックとなってしまう。

米国特許出願公開第２００６／０２８６６９６（Ａ１）号明細書 米国特許第７１９２６５４（Ｂ２）号明細書

以上の説明から分かるように、既存のレジスタ及びキャパシタ形成のための多層化構造には、明らかに多くの欠点が残されている。
これに鑑み、本願の発明者は、発明を鋭意研究した結果、遂に本発明の埋込式受動素子構造を研究開発して完了させた。

本発明の主な目的は、第１導電金属層と、電気抵抗層と、誘電体層と、支持層と、接合層と、第２導電金属層とを含む埋込式受動素子構造を提供することである。

前述した本発明の主な目的を達成するために、本願の発明者は、埋込式受動素子構造の一実施例を提供する。

係る埋込式受動素子構造は、第１導電金属層と、前記第１導電金属層の上に形成され、かつニッケル、クロム、タングステン、ニッケル金属化合物、クロム金属化合物、タングステン金属化合物、ニッケル基合金、クロム基合金またはタングステン基合金から作製される電気抵抗層と、前記電気抵抗層に接続される誘電体層と、前記誘電体層に接続される支持層と、前記支持層の上に接続される接合層と、前記接合層の上に形成される第２導電金属層と、を含む。

係る埋込式受動素子構造の実施例において、第１導電金属層と、第２導電金属層のプロセス材料は、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀複合物、銅複合物、金複合物、アルミニウム複合物のうちのいずれか１種、またはそれらのいずれか２種の複合物、もしくはそれらのいずれか２種以上の複合物であってもよい。

係る埋込式受動素子構造の実施例において、支持層は、軟性基板であってもよいし、硬質基板であってもよい。かつ、係る基板のプロセス材料は、エポキシ樹脂、グラスファイバー、メラミン、ポリイミド、ポリフッ化ビニリデン、シアノエチル基アミロペクチン、ヘンゾシクロブテン、ポリノルボルネン、ポリ四フッ化エチレン、アクリル酸エステル、ポリフェニレンエーテル、シアン酸エステル、ビスマレイミドトリアジン、アリル基化ポリフェニレンエーテルのうちのいずれか１種、またはそれらのいずれか２種の混合物、もしくはそれらのいずれか２種以上の混合物であってもよい。特に説明すべきところは、軟性基板と、硬質基板との相違点は厚みにあり、厚みが２００ミクロン以内のものは可撓性を有するため、軟性基板に属し、一方、厚みが２００ミクロンを超えるものは十分な可撓性を有し難いため、硬質基板に属する。

係る埋込式受動素子構造の実施例において、電気抵抗層は、スパッタリングプロセスを介して第１導電金属層の上または誘電体層の上に形成される。

係る埋込式受動素子構造の実施例において、誘電体層は、一般としてポリマーマトリックス（Ｐｏｌｙｍｅｒ ｍａｔｒｉｘ）と、係るポリマーマトリックスにドープされた誘電体粒子とを含むものであってもよく、誘電体材料のスパッタリング層であってもよい。しかも、誘電体粒子のプロセス材料は、高誘電体材料、誘電体材料、低誘電体材料のうちのいずれか１種であってもよいし、またはそれらのいずれか２種の組み合わせであってもよい。誘電体材料のスパッタリング層は、例えば、ランタン系、オスミウム系、希土類またはアルカリ土類元素をペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造またはスピネル（ｓｐｉｎａｌ）構造に対して微量に添加するものであり、内部のドナー（ｄｏｎｎｅｒ）とアクセプター（ａｃｃｅｐｔｅｒ）の数を調整することにより、ドメインスイッチングと格子歪みを発生させ、低／高ｋ値（ｌｏｗ／ｈｉｇｈ ｋ）と、高Ｑ値（ｈｉｇｈ Ｑ）の特性を有する材料が得られる。

係る埋込式受動素子構造の実施例において、ニッケル基合金は、組成がＮｉ_１−ｘＣｒ_ｘ、Ｎｉ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ、Ｎ_１−ｘＷ_ｘまたはＮｉ_{１−ｘ−ｙ}Ｗ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であってもよい。

係る埋込式受動素子構造の実施例において、ニッケル金属化合物は、組成がＮｉ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚまたはＮ_{１−ｘ−ｙ}Ｗ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であってもよい。

係る埋込式受動素子構造の実施例において、クロム基合金は、組成がＷ_１−ｘＣｒ_ｘまたはＷ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であってもよい。

係る埋込式受動素子構造の実施例において、クロム金属化合物は、組成がＷ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であってもよい。

係る埋込式受動素子構造の実施例において、タングステン基合金は、組成がＷ_１−ｘＣｒ_ｘまたはＷ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であってもよい。

係る埋込式受動素子構造の実施例において、タングステン金属化合物は、組成がＷ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であってもよい。

係る埋込式受動素子構造の実施例において、Ｍは、例えば銅（Ｃｕ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、タングステン（Ｗ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のうちのいずれか１種であってもよい。また、Ｎは、例えばホウ素（Ｂ）、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、ケイ素（Ｓｉ）のうちのいずれか１種であってもよい。

本発明の埋込式受動素子構造に対して２回の現像・エッチング処理を施した後、その埋込式受動素子構造の上に、少なくとも１つの薄膜電気抵抗素子と、少なくとも１つの薄膜インダクタンス素子と、少なくとも１つの薄膜コンデンサ素子とを同時に含む電子回路が製作される。
本発明の設計によれば、電気抵抗層は、スパッタリング技術によって作製される合金、金属または金属化合物からなる電気抵抗膜である。スパッタリングによって形成される電気抵抗層は、より高い被膜の緻密度と連続性を有するので、その表面抵抗の最小値は、５オーム／□より低いか、またはそれと等しい。それと同時に、スパッタリング技術を利用して製作される合金、金属または金属化合物からなる電気抵抗膜は、工業廃水の発生を効果的に減少させることもできる。

公知技術の受動的電気構造を示す模式的斜視図である。 公知技術のレジスタ及びキャパシタ形成のための多層化構造を示す模式的斜視図である。 本発明の埋込式受動素子構造を示す模式的斜視図である。 本発明の埋込式受動素子構造の製作手順を示す模式図である。 本発明の埋込式受動素子構造の製作手順を示す模式図である。 本発明の埋込式受動素子構造に関わる現像・エッチングプロセスを示す動作分解図である。 本発明の埋込式受動素子構造に関わる現像・エッチングプロセスを示す動作分解図である。 本発明の埋込式受動素子構造に関わる現像・エッチングプロセスを示す動作分解図である。 本発明の埋込式受動素子構造に関わる現像・エッチングプロセスを示す動作分解図である。 特許文献１で開示された銅箔電気抵抗のサンプルの電子後方散乱回折（Ｅｌｅｃｔｒｏｎ ｂａｃｋ−ｓｃａｔｔｅｒｅｄ ｄｉｆｆｒａｃｔｉｏｎ，ＥＢＳＤ）画像を示す図である。 本発明の埋込式受動素子構造の銅箔電気抵抗のサンプルのＥＢＳＤ画像を示す図である。 曲げテストの実行手順を示す模式図である。

本発明の埋込式受動素子構造をより詳しく説明するため、図面と合わせて好ましい実施例を以下のとおり詳細に説明する。

〈埋込式受動素子構造の組成〉
図３は、本発明の埋込式受動素子構造の模式的斜視図である。図３に示すように、本発明の埋込式受動素子構造ＰＳＤは、第１導電金属層１１と、電気抵抗層１２と、誘電体層Ｉｄｅと、支持層２１と、接合層２２と、第２導電金属層２３とを含む。その内、第１導電金属層１１と、第２導電金属層２３の厚みが０．４〜５０ミクロンである。かつそれらのプロセス材料は、例えば銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀複合物、銅複合物、金複合物、アルミニウム複合物のうちのいずれか１種、またはそれらのいずれか２種の複合物、もしくはそれらのいずれか２種以上の複合物であってもよい。

図３に示すように、電気抵抗層１２は、第１導電金属層１１の上に形成され、厚みが２ミクロン以下である。よく見られる第１導電金属層１１の材質は銅であり、かつスパッタリングプロセスを介して電気抵抗層１２が第１導電金属層１１の上に形成される。勿論、電気抵抗層１２のプロセス時間を短縮するために、電気抵抗層１２の製作が完了できるように、一部にスパッタリングを施し、一部に電気めっきを施す方式を採用してもよい。しかしながら、特に強調したいことは、スパッタリングによって形成される電気抵抗層１２は、より高い被膜の緻密度と連続性を有するということである。一方、電気抵抗層１２のプロセス材料としては、ニッケル、クロム、タングステン、ニッケル金属化合物、クロム金属化合物、タングステン金属化合物、ニッケル基合金、クロム基合金またはタングステン基合金が挙げられ、その内、ニッケル金属化合物、タングステン金属化合物、ニッケル基合金またはタングステン基合金の模範的な材料を下記の表１にまとめて示す。

式中、ｘ、ｙ、ｚは原子数百分率を表し、かつ三者の合計は１である。さらに、Ｍは金属を表し、例えば銅（Ｃｕ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、タングステン（Ｗ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のうちのいずれか１種であってもよい。Ｍとは反対に、Ｎは、例えばホウ素（Ｂ）、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、ケイ素（Ｓｉ）のうちのいずれか１種の非金属を表す

それに加えて、誘電体層Ｉｄｅは、電気抵抗層１２に接続され、かつ支持層２１は、誘電体層Ｉｄｅに接続される。本発明の設計によれば、誘電体層Ｉｄｅの厚みが０．０１ミクロン〜５０ミクロンであり、しかも支持層２１の厚みが５ミクロン〜３５０ミクロンである。本発明において、誘電体層Ｉｄｅは、一般としてポリマーマトリックス（Ｐｏｌｙｍｅｒ ｍａｔｒｉｘ）と、係るポリマーマトリックスにドープされた誘電体粒子とを含むものでああてもよく、さらに、係る誘電体粒子のプロセス材料は、例えば高誘電体材料、誘電体材料、低誘電体材料のうちのいずれか１種であってもよいし、またはそれらのいずれか２種の混合物であってもよい。
異なる種類の誘電体粒子を参考として下記の表２に列記するが、誘電体層Ｉｄｅの材料成分はそれらに制限されるものではない。一例として、前述した誘電体層Ｉｄｅは、例えば誘電体材料のスパッタリング層であってもよく、なお、誘電体材料のスパッタリング層は、例えば、ランタン系、オスミウム系、希土類またはアルカリ土類元素をペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）またはスピネル（ｓｐｉｎａｌ）構造に対して微量に添加するものであり、内部のドナー（ｄｏｎｎｅｒ）とアクセプター（ａｃｃｅｐｔｅｒ）の数を調節することによって、ドメインスイッチングと格子歪みを発生させ、低／高ｋ値（ｌｏｗ／ｈｉｇｈ ｋ）と、高Ｑ値（ｈｉｇｈ Ｑ）の特性を有する材料が得られる。

さらに、支持層２１は、軟性基板であってもよいし、硬質基板（例えば、グラスファイバー）であってもよい。特に説明すべきところは、軟性基板と、硬質基板との相違点は厚みにあり、厚みが２００ミクロン以内のものは可撓性を有するため、軟性基板に属し、一方、厚みが２００ミクロンを超えるものは十分な可撓性を有し難いため、硬質基板に属する。その内、軟性基板のプロセス材料は、エポキシ樹脂、メラミン、ポリイミド、ポリフッ化ビニリデン、シアノエチル基アミロペクチン、ヘンゾシクロブテン、ポリノルボルネン、ポリ四フッ化エチレン、アクリル酸エステル、ポリフェニレンエーテル、シアン酸エステル、ビスマレイミドトリアジン、アリル基化ポリフェニレンエーテルのうちのいずれか１種、またはそれらのいずれか２種の混合物、もしくはそれらのいずれか２種以上の混合物であってもよい。
一方、接合層２２は、支持層２１の上に接続され、その厚みが２ミクロン以下である。本発明において、接合層２２のプロセス材料は、ニッケル、クロム、タングステン、ニッケル金属化合物、クロム金属化合物、タングステン金属化合物、ニッケル基合金、クロム基合金またはタングステン基合金ののうちのいずれか１種であってもよい。その内、ニッケル金属化合物、タングステン金属化合物、ニッケル基合金またはタングステン基合金の模範的な材料について、上記の表１を参照することができる。さらに、接合層２２のプロセス材料は、例えばニッケル銅合金、ニッケルチタン合金、銅チタン合金またはクロムニッケル合金であってもよい。

〈埋込式受動素子構造の製作（その１）〉
引き続き、図３を参照すると共に、本発明の埋込式受動素子構造の製作手順を示す模式図である図４を参照する。本発明の埋込式受動素子構造ＰＳＤの製作手順は以下のステップ１〜４を含む。

（ステップ１）
図４の製作手順を示す模式図（ａ）に示すように、スパッタリングプロセスを介して誘電体層Ｉｄｅの一表面の上に電気抵抗層１２を形成し、引き続き同じくスパッタリングプロセスを介して電気抵抗層１２のもう一つの表面の上に第１導電金属層１１を形成して、誘電体層Ｉｄｅを含む銅箔電気抵抗ユニットＣＲを獲得する。

（ステップ２）
図４の製作手順を示す模式図（ｂ）に示すように、スパッタリングプロセスを介して支持層２１の一表面の上に接合層２２を形成し、引き続き同じくスパッタリングプロセスを介して接合層２２の上に第２導電金属層２３を接続的に形成して、接合層２２を含む銅箔絶縁ユニットＣＩを獲得する。

（ステップ３）
図４の製作手順を示す模式図（ｃ）に示すように、支持層２１を誘電体層Ｉｄｅに接触する方式によって、銅箔絶縁ユニットＣＩと、銅箔電気抵抗ユニットＣＲとを接合させる。両者を接合する際は、両者のつなぎ部位に一層の誘電体層Ｉｄｅを塗布する。

（ステップ４）
図４の製作手順を示す模式図（ｄ）に示すように、本発明の埋込式受動素子構造ＰＳＤを獲得する。

〈埋込式受動素子構造の製作（その２）〉
引き続き、図３を参照すると共に、本発明の埋込式受動素子構造の製作手順を示す模式図である図５を参照する。本発明の埋込式受動素子構造ＰＳＤの製作手順は以下のステップ１´〜４´を含んでもよい。

（ステップ１´）
図５の製作手順を示す模式図（ａ）に示すように、スパッタリングプロセスを介して支持層２１の一表面の上に接合層２２を形成し、引き続き同じくスパッタリングプロセスを介して接合層２２の上に第２導電金属層２３を接続的に形成して、接合層２２を含む銅箔絶縁ユニットＣＩを獲得する。

（ステップ２´）
図５の製作手順を示す模式図（ｂ）に示すように、支持層２１のもう一つの表面の上に一層の誘電体層Ｉｄｅを塗布またはスパッタリングすることによって、誘電体層Ｉｄｅの厚みは有効に定義される。

（ステップ３´）
図５の製作手順を示す模式図（ｃ）に示すように、スパッタリングプロセスを介して第１導電金属層１１の一表面の上に電気抵抗層１２を形成して、銅箔電気抵抗ユニットＣＲを獲得する。

（ステップ４´）
図５の製作手順を示す模式図（ｄ）に示すように、電気抵抗層１２を誘電体層Ｉｄｅに接触する方式によって、銅箔絶縁ユニットＣＩと、銅箔電気抵抗ユニットＣＲとを接合させる。誘電体層Ｉｄｅが事前に塗布またはスパッタリングプロセスを利用して支持層２１の上に形成されたことで、銅箔絶縁ユニットＣＩと、銅箔電気抵抗ユニットＣＲとを接合する際、両者のつなぎ部位に気泡や接合の不均一等が発生する事態を招来しないことになる。

〈埋込式受動素子構造の応用〉
特に強調したいことは、本発明の埋込式受動素子構造ＰＳＤに対して現像・エッチング処理を施した後、係る埋込式受動素子構造ＰＳＤの上に、少なくとも１つの薄膜電気抵抗素子（Ｆｉｌｍ ｒｅｓｉｓｔｏｒ）と、少なくとも１つの薄膜コンデンサ素子と、少なくとも１つの薄膜インダクタンス素子とを含む電子回路が製作されるということである。次の段落において、現像・エッチングプロセスを示す動作分解図を参照しながら、それと関連する原因事由について解説する。
図６Ａ〜図６Ｄは、本発明の埋込式受動素子構造の現像・エッチングプロセスを含む動作分解図である。図３と図６Ａを同時に参照する。現像・エッチングプロセスを実行する際は、まず、第１フォートレジストＰＲ１を第１導電金属層１１と第２導電金属層２３の上に塗布し（図６Ａの（ａ）図と（ｂ）図を参照）、続いて、露光現像の方式を用いて第１導電金属層１１と第２導電金属層２３の上に図案化された第１フォートレジストｐＰＲ１（図６Ａの（ａ´）図と（ｂ´）図を参照）を製作する。

続いて、エッチング液を使用して同時に第１導電金属層１１と電気抵抗層１２との図案化された第１フォートレジストｐＰＲ１によって被覆されていない部分を除去すると同時に、エッチング液で第２導電金属層２３と接合層２２との図案化された第１フォートレジストｐＰＲ１によって被覆されていない部分（図６Ｂの（ａ）図と（ｂ）図を参照）を除去する。続いて、図案化された第１フォートレジストｐＰＲ１を取り除き、その後、誘電体層Ｉｄｅの上に図案化された第１導電金属層ｐ１１を獲得すると同時に、支持層２１の上に図案化された第２導電金属層ｐ２３（図６Ｂの（ａ´）図と（ｂ´）図を参照）を獲得する。

続いて、継続的に第２フォートレジストＰＲ２を図案化された第１導電金属層ｐ１１と誘電体層Ｉｄｅの上に塗布し、第２フォートレジストＰＲ２は、同時に図案化された第２導電金属層ｐ２３と支持層２１の上（図６Ｃの（ａ）図と（ｂ）図を参照）に覆われる。特に説明すべき点は、図６Ｃでは第２フォートレジストＰＲ２を半透明な材質で図示しているが、その目的は、図案化された第１導電金属層ｐ１１と図案化された第２導電金属層ｐ２３の後続の製造手順での変化を完全に図解するためである点である。図６Ｃには、特に、第２フォートレジストＰＲ２の上に第１エッチング窓Ｗ１と第２エッチング窓Ｗ２が開設されることを図示する。

続いて、エッチング液を使用して第１エッチング窓Ｗ１と第２エッチング窓Ｗ２を通して図案化された第１導電金属層ｐ１１の第２フォートレジストＰＲ２によって被覆されていない部分（図６Ｄの（ａ´）図と（ｂ´）図を参照）を除去する。最後に、図６Ｄの（ａ）図と（ｂ）図に示すように、第２フォートレジストＰＲ２を除去した後、図案化された第１導電金属層ｐ１１は、誘電体層Ｉｄｅの上に第１電子回路に構成されてなり、かつ図案化された第２導電金属層ｐ２３は、支持層２１の上に第２電子回路に構成されてなる。さらに、レーザーエッチング技術により、第１電子回路の第１接点ＣＰ１にスルーホールＴＨを製作することができる。また、第２電子回路が支持層２１の上に形成されるため、第２電子回路の第２接点ＣＰ２にも同時にスルーホールＴＨが貫通して形成される。

図６Ｄの（ａ）図、（ｂ）図と（ｃ）図に示すように、係る第１電子回路の主体が図案化された第１導電金属層ｐ１１であり、かつ係る第２電子回路の主体が図案化された第２導電金属層ｐ２３である。また、スルーホールＴＨに導電物質（例えば、ハンダ）を充填する方式によって、第１接点ＣＰ１と第２接点ＣＰ２との電気接続が達成され、この方式によれば、第１電子回路と第２電子回路とを電気接続することができる。特に注意すべきところは、第１電子回路は、薄膜電気抵抗素子Ｒと、薄膜インダクタンス素子Ｌと、上部金属板ＵＭとを含み、かつ第２電子回路は、下部金属板ＬＭを含む。その内、上部金属板ＵＭと下部金属板ＬＭとの間に誘電体層Ｉｄｅと支持層２１が挟まれている。このように、上部金属板ＵＭと、下部金属板ＬＭと、誘電体層Ｉｄｅと、支持層２１とで薄膜コンデンサ素子Ｃに構成されてなることが分かる。よって、図６Ａ〜図６Ｄに示される現像・エッチングプロセスにおいて、吾人は、本発明の埋込式受動素子構造ＰＳＤの上に、薄膜電気抵抗素子Ｒと、薄膜インダクタンス素子Ｌと、薄膜コンデンサ素子Ｃの電子回路とを含む電子回路を製作しようとする場合には、埋込式受動素子構造ＰＳＤに対して２回のエッチングプロセスのみを行わせれば十分であると確信することができる。

〈実験例〉
本発明の埋込式受動素子構造ＰＳＤの銅箔電気抵抗ユニットＣＲ（図５参照）は、確かに特許文献１で開示された受動的電気構造ＰＥ´（図１参照）の銅箔電気抵抗１´に比べてより優れた性質が顕現されることを実証するために、本願の発明者は、同時に図５に示される銅箔電気抵抗ユニットＣＲと図１に示される銅箔電気抵抗１´のサンプルの製作を完了した。
図７は、特許文献１で開示された銅箔電気抵抗のサンプルの電子後方散乱回折（Ｅｌｅｃｔｒｏｎ ｂａｃｋ−ｓｃａｔｔｅｒｅｄ ｄｉｆｆｒａｃｔｉｏｎ，ＥＢＳＤ）画像を示す図である一方、図８は、本発明の埋込式受動素子構造の銅箔電気抵抗のサンプルのＥＢＳＤ画像を示す図である。ニッケル・リン化合物（Ｎｉ−Ｐ ｃｏｍｐｏｕｎｄ）で第１圧延銅層１１´のマット面（Ｍａｔｔｅ ｓｉｄｅ）を電気めっき加工し、いわゆる電気抵抗層１２´を形成する公知技術に比べ、本発明は、スパッタリング技術によって第１導電金属層１１（例えば、銅箔）の上に合金、金属または金属化合物からなる電気抵抗膜（すなわち、電気抵抗層１２）を形成する。
さらに、図７から分かるように、電気めっきによって生成された薄膜が、銅箔導電体の表面に沿って核生成と成長が進行するので、被膜の不連続性と高い粗さとも、電気特性（表面抵抗）、機械特性（曲げ伸長）や（細い）回路の歩留り率などに対してマイナスな影響を与えるおそれがある。それに対して、図８から観察されるように、スパッタリング法を使用して製作されるＮｉ_０．９７Ｃｒ_０．０３合金からなる電気抵抗層１２は、微視的に見ると、連続かつ緻密で、その上、表面粗さが小さいであることが顕現されており、曲げ可能な製品と細い回路の設計に適している。本発明の銅箔電気抵抗ユニットＣＲの電気抵抗膜は、より高い被膜の緻密度と連続性を有することが裏付けられた。

引き続き、本発明の銅箔電気抵抗ユニットＣＲに対して曲げテストを行う。図９は、曲げテストの実行手順を示す模式図である。図９の（ａ）図と（ｂ）図に示すように、第１組の曲げテストにおいては、曲げ試験機を使用して直径φ４ｍｍの丸棒（曲げ）で銅箔電気抵抗ユニットＣＲを０度から９０度に曲げる。続いて、図９の（ｂ）図と（ｃ）図に示すように、引き続き曲げ試験機を操作し、直径φ４ｍｍの丸棒（曲げ）で銅箔電気抵抗ユニットＣＲを９０度から１８０度に曲げる。第１組の曲げ試験全体を（ａ）図〜（ｃ）図の実行手順を計１０００回繰り返した。

引き続き、図９を参照する。さらに、図９の（ａ）図と（ｂ）図に示すように、第２組の曲げテストにおいては、曲げ試験機を使用して直径φ８ｍｍに変えた丸棒（曲げ）で銅箔電気抵抗ユニットＣＲを０度から９０度に曲げる。続いて、図９の（ｂ）図と（ｃ）図に示すように、引き続き曲げ試験機を操作し、直径φ８ｍｍの丸棒（曲げ）で銅箔電気抵抗ユニットＣＲを９０度から１８０度に曲げる。第２組の曲げ試験全体を、（ａ）図〜（ｃ）図の実行手順で計１０００回繰り返した。第１組と第２組の曲げ試験の実験データを下記の表３にまとめて示す。

表３の曲げテストの実験データから容易に発見できるように、直径φ４ｍｍの曲げで本発明の埋込式受動素子構造ＰＳＤの銅箔電気抵抗ユニットＣＲに対して１０００回の曲げを行う項目であっても、あるいは直径φ８ｍｍの曲げで本発明の銅箔電気抵抗ユニットＣＲに対して１０００回の曲げを行う項目であっても、いずれにせよ、本発明の銅箔電気抵抗ユニットＣＲの電気抵抗層１２に対して計測された抵抗値が実質的に変化しないままである。
従って、スパッタリング技術によって第１導電金属層１１（例えば、銅箔）の上に合金、金属または金属化合物からなる電気抵抗膜（すなわち、電気抵抗層１２）が形成され、それと銅箔の間にかなり良い接合性を有することが測定結果から示されている。これゆえ、埋込式受動素子構造ＰＳＤの銅箔電気抵抗ユニットＣＲの信頼性を向上させることができる。

上記の詳細な説明から、本発明の埋込式受動素子構造ＰＳＤの全ての実施例及びその構造組成が完全かつ明瞭に開示されており、本発明が以下の長所を有していることは明らかである。

（１）本発明の埋込式受動素子構造ＰＳＤは、第１導電金属層１１と、電気抵抗層１２と、誘電体層Ｉｄｅと、支持層２１と、接合層２２と、第２導電金属層２３とを含む。特に、本発明の埋込式受動素子構造ＰＳＤに対して２回の現像・エッチング処理を施した後、埋込式受動素子構造ＰＳＤの上に、少なくとも１つの薄膜電気抵抗素子Ｒと、少なくとも１つの薄膜インダクタンス素子Ｌと、少なくとも１つの薄膜コンデンサ素子Ｃとを同時に含む電子回路が製作される。本発明の設計によれば、電気抵抗層１２は、スパッタリング技術によって作製された合金、金属または金属化合物からなる電気抵抗膜である

（２）特に強調したいことは、スパッタリングによって形成される電気抵抗層１２は、より高い被膜の緻密度と連続性を有するので、その表面抵抗の最小値は、５オーム／□より低いか、またそれと等しいと同時に、スパッタリング技術を利用して製作される合金、金属または金属化合物からなる電気抵抗膜（電気抵抗層１２）は、工業廃水の発生を効果的に減少させることもできるということである。

（３）さらに、曲げ試験機を利用して直径φ４ｍｍの丸棒で埋込式受動素子構造ＰＳＤに対して曲げテストを行い、この曲げテストが完了するまでの過程において、埋込式受動素子構造ＰＳＤに対して１０００回を超えるような曲げを行った結果、第１導電金属層１１と合金、金属または金属化合物からなる電気抵抗膜（電気抵抗層１２）との間に剥離現象が現れ始めることを発見し、銅箔とスパッタリングにより作製される電気抵抗膜との間に極めて良い接合性を有することが示されている。

（４）それに加えて、スパッタリングにより作製される電気抵抗層１２は、優れた被膜の緻密度と連続性を有し、現像・エッチング技術を用いて埋込式受動素子構造ＰＳＤに電子回路を製作した後、係る電子回路の線幅／線ピッチが１０ミクロン／１０ミクロンよりも小さくなるように制御することができる。

特に強調したいことは、前記した詳細説明は、本発明の好ましい実施例について説明するものに過ぎず、該実施例は本発明になんらの制限を加わるものではなく本発明の技術精神に基づく等効果の応用又は変更は、すべて本発明の特許請求範疇に含まれるということである。

〈本発明〉
ＰＳＤ 埋込式受動素子構造
１１ 第１導電金属層
１２ 電気抵抗層
Ｉｄｅ 誘電体層
２１ 支持層
２２ 接合層
２３ 第２導電金属層
ＣＲ 銅箔電気抵抗ユニット
ＣＩ 銅箔絶縁ユニット
ＰＲ１ 第１フォートレジスト
ｐＰＲ１ 図案化された第１フォートレジスト
ｐ１１ 図案化された第１導電金属層
ｐ２３ 図案化された第２導電金属層
ＰＲ２ 第２フォートレジスト
Ｗ１ 第１エッチング窓
Ｗ２ 第２エッチング窓
Ｃｐ１ 第１接点
Ｃｐ２ 第２接点
ＴＨ スルーホール
Ｒ 薄膜電気抵抗素子
Ｌ 薄膜インダクタンス素子
ＵＭ 上部金属板
ＬＭ 下部金属板
Ｃ 薄膜コンデンサ素子
〈公知技術〉
ＰＥ´ 受動的電気構造
１１´ 第１圧延銅層
１２´ 電気抵抗層
１３´ 絶縁層
１４´ 第２圧延銅層
１´ 銅箔電気抵抗
１ａ´ 銅箔絶縁体
ＭＳ´ レジスタ及びキャパシタ形成のための多層化構造
２１´ 第１圧延銅層
２２´ 電気抵抗層
２３´ 第１誘電体層
２４´ 絶縁層
２５´ 第２誘電体層
２６´ 第２圧延銅層
２´ 銅箔電気抵抗
２ａ´ 誘電絶縁体

Claims (21)

1. 第１導電金属層と、
   前記第１導電金属層の上に形成され、かつニッケル、クロム、タングステン、ニッケル金属化合物、クロム金属化合物、タングステン金属化合物、ニッケル基合金、クロム基合金またはタングステン基合金から作製される電気抵抗層と、
   前記電気抵抗層に接続される誘電体層と、
   前記誘電体層に接続される支持層と、
   前記支持層の上に接続される接合層と、
   前記接合層の上に形成される第２導電金属層と、を含むことを特徴とする、
   埋込式受動素子構造。
2. 前記第１導電金属層と、前記第２導電金属層のプロセス材料は、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、アルミニウム（Ａｌ）、銀複合物、銅複合物、金複合物、アルミニウム複合物のうちのいずれか１種、またはそれらのいずれか２種の複合物、もしくはそれらのいずれか２種以上の複合物であることを特徴とする、請求項１記載の埋込式受動素子構造。
3. 前記第１導電金属層と、前記第２導電金属層の厚みが０．４〜５０ミクロンであることを特徴とする、請求項１記載の埋込式受動素子構造。
4. 前記電気抵抗層の厚みが２ミクロン以下であり、前記接合層の厚みが２ミクロン以下であることを特徴とする、請求項１記載の埋込式受動素子構造。
5. 前記電気抵抗層は、スパッタリングプロセスを介して前記第１導電金属層の上に形成されることを特徴とする、請求項１記載の埋込式受動素子構造。
6. 前記誘電体層は、塗布プロセスまたはスパッタリングプロセスを介して前記支持層との接続を達成することを特徴とする、請求項１記載の埋込式受動素子構造。
7. 前記誘電体層は、塗布プロセスまたはスパッタリングプロセスを介して前記電気抵抗層との接続を達成することを特徴とする、請求項１記載の埋込式受動素子構造。
8. 前記誘電体層の厚みが０．０１〜５０ミクロンであり、前記支持層の厚みが５〜３５０ミクロンであることを特徴とする、請求項１記載の埋込式受動素子構造。
9. 前記誘電体層は、ポリマーマトリックス（Ｐｏｌｙｍｅｒ ｍａｔｒｉｘ）と、前記ポリマーマトリックスにドープされた誘電体粒子とを含み、前記誘電体粒子のプロセス材料は、高誘電体材料、誘電体材料、低誘電体材料のうちのいずれか１種であることを特徴とする、請求項１記載の埋込式受動素子構造。
10. スパッタリングプロセスを介して形成される前記誘電体層は、ペロブスカイト構造またはスピネル構造を含み、さらに前記ペロブスカイト構造または前記スピネル構造にランタン系元素、オスミウム系元素、希土類元素またはアルカリ土類元素が微量に添加されることを特徴とする、請求項１記載の埋込式受動素子構造。
11. 前記支持層が軟性基板である場合、前記軟性基板のプロセス材料は、エポキシ樹脂、メラミン、ポリイミド、ポリフッ化ビニリデン、シアノエチル基アミロペクチン、ヘンゾシクロブテン、ポリノルボルネン、ポリ四フッ化エチレン、アクリル酸エステル、ポリフェニレンエーテル、シアン酸エステル、ビスマレイミドトリアジン、アリル基化ポリフェニレンエーテルのうちのいずれか１種、またはそれらのいずれか２種の混合物、もしくはそれらのいずれか２種以上の混合物であることを特徴とする、請求項１記載の埋込式受動素子構造。
12. 前記支持層が硬質基板である場合、前記硬質基板のプロセス材料はガラスファイバーを含むことを特徴とする、請求項１記載の埋込式受動素子構造。
13. 前記接合層のプロセス材料は、ニッケル、クロム、タングステン、ニッケル金属化合物、クロム金属化合物、タングステン金属化合物、ニッケル基合金、クロム基合金、またはタングステン基合金のうちのいずれか１種であることを特徴とする、請求項１記載の埋込式受動素子構造。
14. 前記ニッケル基合金は、組成がＮｉ_１−ｘＣｒ_ｘ、Ｎｉ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ、Ｎ_１−ｘＷ_ｘまたはＮｉ_{１−ｘ−ｙ}Ｗ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であることを特徴とする、請求項１３記載の埋込式受動素子構造。
15. 前記ニッケル金属化合物は、組成がＮｉ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚまたはＮ_{１−ｘ−ｙ}Ｗ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であることを特徴とする、請求項１３記載の埋込式受動素子構造。
16. 前記クロム基合金は、組成がＷ_１−ｘＣｒ_ｘまたはＷ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であることを特徴とする、請求項１４記載の埋込式受動素子構造。
17. 前記クロム金属化合物は、組成がＷ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であることを特徴とする、請求項１５記載の埋込式受動素子構造。
18. 前記タングステン基合金は、組成がＷ_１−ｘＣｒ_ｘまたはＷ_{１−ｘ−ｙ}Ｃｒ_ｘＭ_ｙ（式中、Ｍは金属を表す）で表される合金であることを特徴とする、請求項１４記載の埋込式受動素子構造。
19. 前記タングステン金属化合物は、組成がＷ_{１−ｘ−ｚ}Ｃｒ_ｘＮ_ｚ（式中、Ｎは非金属を表す）で表される化合物であることを特徴とする、請求項１５記載の埋込式受動素子構造。
20. 前記Ｍは、銅（Ｃｕ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、タングステン（Ｗ）、鉄（Ｆｅ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のうちのいずれか１種であることを特徴とする、請求項１６記載の埋込式受動素子構造。
21. 前記Ｎは、ホウ素（Ｂ）、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）、ケイ素（Ｓｉ）のうちのいずれか１種であることを特徴とする、請求項１７記載の埋込式受動素子構造。