KR20060054031A

KR20060054031A - 용량성/저항성 디바이스, 이러한 디바이스를 통합하는 유기유전체 적층물 및 인쇄 배선 기판, 그리고 그 제작 방법

Info

Publication number: KR20060054031A
Application number: KR1020050097350A
Authority: KR
Inventors: 윌리암 제이. 보랜드; 지. 시드니 코스; 데이비드 로스 맥그레고리
Original assignee: 이 아이 듀폰 디 네모아 앤드 캄파니
Priority date: 2004-10-18
Filing date: 2005-10-17
Publication date: 2006-05-22
Also published as: DE602005001826D1; US7813141B2; EP1651017A3; DE602005001826T2; TW200635454A; US20080297274A1; US20060082980A1; TWI402008B; US7430128B2; CN1783379A; KR100677787B1; EP1651017A2; EP1651017B1; JP2006121086A

Abstract

용량성/저항성 디바이스는 저항성 및 용량성 기능을 모두 제공한다. 용량성/저항성 디바이스는 인쇄 배선 기판의 층 내에 내장될 수 있다. 용량성/저항성 디바이스의 내장은 기판 표면 면적(board surface real estate)을 보존하고, 솔더 접속(solder connection)의 수를 감소시키며, 이로 인해 신뢰도를 증가시킨다.

용량성/저항성 디바이스, 인쇄 배선 기판

Description

용량성/저항성 디바이스, 이러한 디바이스를 통합하는 유기 유전체 적층물 및 인쇄 배선 기판, 그리고 그 제작 방법{CAPACITIVE/RESISTIVE DEVICES, ORGANIC DIELECTRIC LAMINATES AND PRINTED WIRING BOARDS INCORPORATING SUCH DEVICES, AND METHODS OF MAKING THEREOF}

상세한 설명은 첨부된 도면을 참조할 것이며, 여기서 동일한 참조 번호는 동일한 요소를 가리킨다.

도 1은 직렬로 된 저항 및 커패시터를 갖는 전통적(종래 기술) 비연속 부하 종단의 개략도.

도 2는 집적 회로 디바이스에 대한 전통적(종래 기술) SMT RC 전송을 갖는 인쇄 배선 기판의 단면도.

도 3은 내장된 용량성/저항성 디바이스를 갖는 인쇄 배선 기판의 일 부분에 대한 단면도.

도 4a 내지 도 4f는 도 3에 도시된 용량성/저항성 디바이스를 포함하는 적층 구조를 제작하는 방법을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

200: 용량성/저항성 디바이스 210: 하단 전극

220: 유전체 230: 저항 소자

240: 상단 전극 245: 도전성 트레이스

250: 도금된 쓰루 홀 비아 260: 도전성 회로 트레이스

270: IC 디바이스 280, 282: 유전층

기술분야는 용량성 및 저항성 기능을 모두 갖는 디바이스 및 이러한 디바이스를 유기 유전체 적층물(organic dielectric laminates) 및 인쇄 배선 기판에 통합하는 방법에 관한 것이다.

집적 회로(IC) 디바이스들 간에 연장하는 신호 트레이스(signal traces)의 전송 라인 종단에 대하여 커패시터 및 저항이 직렬로 사용될 수 있다. 커패시터 및 저항은 IC 디바이스의 임피던스를 라인에 매칭시키는데 사용된다. 일부 회로들은 연속 부하이며, 라인과 병렬로 저항을 사용한다. 비연속 부하 회로들은 저항과 커패시터를 직렬로 가지며, 저전력 IC들을 위하여 유용하다. 도 1은 IC 디바이스들(10, 20)의 비연속 부하 종단을 도식적으로 도시한다.

도 1에서, a로부터 b까지의 거리는 전형적으로 짧다. 저항값 R은 라인 임피던스를 매칭시키도록 선택되며, 전형적으로 대략 45Ω 내지 80Ω이다. 커패시터의 값 C는, 직렬인 저항 R 및 커패시터 C의 시간 상수 RC가 신호의 상승 시간 보다는 크고 신호 펄스의 총 시간보다는 작도록 선택된다. 전형적인 용량 값은 대략 30㎊이다.

전통적인 RC 종단은 표면 장착 기술(surface mount technology: SMT) 저항 및 커패시터로 전형적으로 구성된다. 도 2는 IC(30)에 대한 전통적 SMT RC 전송 라인 종단을 형성하기 위하여 IC 디바이스(30)에 접속된 SMT 저항(40) 및 SMT 커패시터(50)를 갖는 인쇄 회로 기판(25)의 일 부분에 대한 단면도이다. IC(30)로 신호를 운반하는 신호 라인은, IC 디바이스(30)를 저항(40)에 접속하는 회로 트레이스(circuit trace; 60)에 접속된다. 커패시터(50)는 한 쌍의 솔더 패드(solder pads; 52) 및 솔더 조인트(solder joints; 58) 중 하나에 의해 회로 트레이스(70)에 연결된다. 저항(40)은 솔더 패드(42) 및 솔더 조인트(48)에 의해 회로 트레이스(70)에 연결된다. 커패시터(50)는 다른 솔더 패드(58) 및 회로 트레이스(59)에 의해 비아 홀(via hole; 80)에 연결된다. 이러한 정렬은 저항(40) 및 커패시터(50)를 신호 라인과 직렬로, 도금된 쓰루-홀 비아(plated through-hole via; 80)를 통하여 그라운드에 접속되게 배치한다. 이러한 전통적 표면 장착 접근은 유용한 표면 면적의 사용을 필요로 한다. 나아가, 솔더 조인트에 대한 필요는 신뢰도를 감소시키고, 가공 비용을 증가시킨다.

제1 실시예에 따라, 용량성/저항성 디바이스는 제1 전극, 상기 제1 전극 상에 배치된 유전체, 상기 유전체에 인접하여 제2 전극 상에 배치된 저항 소자를 포함하며, 상기 유전체는 유전율이 4.0보다 작은 미충전 폴리머(unfilled polymer)를 포함한다. 용량성/저항성 디바이스는 유기 유전체 적층물 내에 내장되고 인쇄 배선 기판과 통합될 수 있다.

상기 실시예에 따라, 저항 및 커패시터 기능을 생성하는 어려움 및 비용을 감소시키면서, 저항 및 커패시터 기능 모두를 단일 매장된 적층물로 통합할 수 있다. 용량성/저항성 디바이스가 인쇄 배선 기판에 통합된 경우, 용량성/저항성 디바이스 내장은 또한 유용한 면적을 자유롭게 한다. 나아가, SMT 디바이스와 연관된 솔더 조인트는 제거될 수 있으며, 이로 인해 신뢰도를 개선한다. 용량성/저항성 디바이스는 전통적인 에칭 공정을 사용하여 처리될 수 있으며, 나아가 생산 비용도 감소시킨다.

본 기술분야의 당업자들은, 상술한 장점과, 이하 실시예에 대한 상세한 설명을 읽음에 따라 본 발명의 다양한 추가 실시예들의 다른 장점 및 이점들을 인식할 것이다.

본 발명의 실시예들은 인쇄 배선 기판(printed wiring board: PWB)의 기판에 매장될 수 있는 용량성/저항성 디바이스들에 대하여 다룬다. PWB 기판 내부로의 용량성 및 저항성 기능 제공은 인쇄 배선 기판 상의 유용한 표면 면적을 보존한다. 또한 본 발명의 실시예는 전통적 SMT 종단 정렬보다 더 적은 솔더 조인트를 요구한다.

도 3은 인쇄 배선 기판(2000)의 일 부분에 대한 단면도이다. 인쇄 배선 기판부(2000)는, 저항 기능 및 커패시터 기능이 단일 용량성/저항성 디바이스(200)로 통합된 RC 전송 라인 종단을 포함한다. 디바이스(200)는 하단 전극(210), 유전체(220), 저항 소자(230), 상단 전극 또는 상단 양극(240) 및 도전성 트레이스(245) 를 포함한다. 디바이스(200)는, 괄호(201)에 의해 개괄적으로 표시되는, 단일 적층 구조에서 저항성 및 용량성 기능을 제공한다. 디바이스(200)는, 도전성 회로 트레이스(245), 유전층(280)을 통하여 연장하는 도금된 쓰루 홀 비아(250) 및 도전성 회로 트레이스(260)에 의해, IC 디바이스(270)에 연결된다. IC 디바이스(270)는 솔더 패드(272) 및 솔더 조인트(274)에 의해 도전성 회로 트레이스(260)에 접속될 수 있다. 도전성 회로 트레이스(211)는 다른 회로로의 접속을 위하여 하단 전극(210)으로부터 연장할 수 있다.

도 4a 내지 도 4f는 디바이스(200)를 포함하는 적층물을 제작하는 방법을 도시한다. 도 4a는 제1 및 제2 금속 박막(212, 242)이 제공되는 제조 제1 단계의 정면 단면도이다. 제2 금속 박막(242)에는 저항 물질(232)이 제공된다. 저항 물질(232)은, 예를 들어 NiP, CrSi, NiCr 또는 제2 금속 박막(242)의 표면 위에 도금되거나 뿌려질 수 있는 다른 전기적 저항 물질들일 수 있다. 제1 및 제2 금속 박막(212, 242)은, 예를 들어 구리, 구리 기반 물질 및 다른 금속으로부터 만들어질 수 있다.

폴리머 용액(polymer solution)이 제1 박막(212) 상에 캐스트(cast)되거나 코팅되고 건조되어, 제1 유전층(222)을 형성할 수 있다. 유사한 제2 유전층(226)이, 저항 물질(232) 층의 표면 위, 제2 박막(242) 상에 유사한 방식으로 형성될 수 있다. 폴리머 용액은, 예를 들어 적절한 용매 내의 에폭시, 폴리이미드 또는 다른 수지로부터 형성될 수 있다.

유전층들(222, 226) 중 어느 하나의 한 표면 또는 두 표면 모두에 얇은 점착 층(227)이 적용될 수 있다(도 4a에서는 유전층(222) 상에 도시됨). 점착층(227)은, 예를 들어 열가소성 폴리머로부터 형성될 수 있다. 그 후, 두 구조물은 도 4a에서의 화살표 방향으로 함께 적층된다.

도 4b를 참조하면, 적층은 층들(222, 226, 227)로부터 단일 유전체(220)를 형성한다. 점착층(227)은 적층 공정 동안 유전층들(222, 226)의 결합을 용이하게 한다. 그러나 유전층들(222, 226)이 적층에 앞서 부분적으로 경화되거나, 또는 열가소성이어서 적층시에 적절한 온도 및 압력이 수지를 충분히 약화시켜 점착물 없이도 층들(222, 226)이 접착되는 경우에는, 점착층(227)이 불필요할 수 있다. 도 4b에 도시된 구조는 박막들(212, 242) 중 하나에만 폴리머 용액을 캐스트하고 다른 박막을 캐스트 폴리머 용액에 적층함으로써 형성될 수도 있다. 또 다른 대안적 방법은 독립적으로 폴리머 박막(220)을 형성하고 폴리머 박막(220)의 양측에 박막들(212, 242)을 적층하는 것일 수 있다.

포토레지스트(도 4b에 도시되지 않음)가 박막(212)에 적용되고, 그 포토레지스트가 투영되고(imaged) 현상된다(developed). 그 후 박막(212)은 에칭되며, 남은 포토레지스트는 표준 인쇄 배선 기판 처리 조건을 사용하여 제거된다. 도 4c는 도 4d의 라인 4C-4C에서 이루어진, 아티클 결과의 저면 단면도이다. 도 4c를 참조하면, 에칭은 디바이스(200)의 하단 전극(210) 및 도전성 회로 트레이스(211)를 생성한다.

도 4d는 도 4c의 라인 4D-4D에서 이루어진 정면 단면도이다. 도 4d를 참조하면, 결과적인 아티클의 하단 전극(210) 측면은 적층 물질(282)에 적층된다. 적 층은 표준 인쇄 배선 기판 공정에서, 예를 들어 FR4 프리프레그(prepreg) 또는 다른 프리프레그를 사용하여 수행될 수 있다.

포토레지스트(도 4d에 도시되지 않음)가 박막(242)에 적용되고, 그 포토레지스트는 투영되고 현상된다. 박막(242)은 에칭되며, 그 후 저항층(232)이 에칭되고 남은 포토레지스트는 제거된다. 도 4e는 도 4f의 라인 4E-4E에서 이루어진, 아티클 결과의 상단 단면도이다. 도 4f는 도 4e의 라인 4F-4F에서 이루어진 정면 단면도이다. 도 4e 및 도 4f를 참조하면, 에칭은 디바이스(200)의 상단 전극(240) 및 도전성 회로 트레이스(245)를 생성한다. 에칭은 박막(242) 및 저항층(232)을 투영한다.

포토레지스트(도 4e 및 도 4f에 도시되지 않음)는 투영된 박막 및 저항에 적용될 수 있다. 포토레지스트는 투영되고 현상되며, 그 후 박막은 제거하나 저항 물질은 제거하지 않는 에칭 용액을 사용하여 박막(242)이 에칭된다. 남은 포토레지스트는 그 후 제거된다. 이런 방식으로, 임의의 원하는 모양 및 크기를 갖는 저항 소자(230)를 형성하기 위하여 저항 물질의 층(232)이 선택적으로 투영될 수 있다. 결과로서 생기는 저항 소자(230)는 상단 도전체(240) 및 도전성 트레이스(245) 사이를 연장하며 간극(248)에 다리를 놓는다.

도 4f를 참조하면, 유전층(280)은 유전층(282)의 컴포넌트 측에 적층되어 적층 구조(201)를 형성한다. 적층 구조(201)는 그 후, 예를 들어 형성 공정을 통하여 전통적인 적층을 사용하여 인쇄 배선 기판에 통합될 수 있다.

예시 : 디바이스(200)에 대한 본 예시는 도 3을 참조하여 논의된다. 본 예 시에서, 전극들(210, 240)은 구리 박막으로부터 형성된다. 저항 물질(230)은 단위 면적당 저항율 50Ω인 도금된 니켈 인 합금 박막이다. 유전체(220)는 유전율이 3.5인 두께 25미크론의 미충전 폴리이미드 유전체이며, 용량 밀도는 800pF/inch²이다(델라웨어주 윌밍턴의 DuPont Electronic Technologies로부터 이용 가능한, INTERRA™ HK 04).

30㎊의 전송 라인 종단에 필요한 커패시터의 크기(상단 투시 화법으로 보았을 때)는 24.2㎟이며, 이는 5㎜×5㎜보다 조금 작은 것에 해당한다.

공칭 60Ω 저항에 대한 본 예시에서의 저항의 크기는 길이 대 폭 비율이 1.2 대 1.0으로 유지되는 한 다양할 수 있다. 상기 커패시터는 상대적으로 높은 허용 오차를 만들기 쉽다.

상기 실시예에 따라, 저항과 결합된 얇은 커패시터 적층 구조는, RC 전송 라인 종단을 효율적으로 매장하는데 사용될 수 있다. 커패시터 및 저항 기능의 내장은 유용한 기판 표면 면적을 남겨두며, SMT 디바이스와 연관된 솔더 조인트를 제거하여 신뢰도를 개선한다. 나아가, 적층물 내에 저항 및 용량을 결합한 적층물은 전통적인 에칭 공정을 사용하여 처리될 수 있으며, 이는 생산 비용을 감소시킨다.

상기 실시예는 회로 설계자 및 PWB 가공자에게 다른 옵션 또한 제공한다. 예를 들어, 적층물의 한 조각은 많은 분리된 저항 및 많은 분리된 커패시터를 내장하는데 사용될 수 있으며, 이는 저항과 커패시터를 접속하는 것과 연관된 인덕턴스를 감소시킨다.

커패시터 실시예를 상단 평면에서 바라본 모양은 일반적으로 직사각형이다. 그러나 커패시터 전극, 유전체 및 다른 구성 요소들 및 층들은, 예를 들어 원형, 직사각형, 타원형 또는 다각형 모양과 같은 다른 정형의 또는 비정형의 표면 모양을 가질 수 있다.

단일 용량성/저항성 디바이스(200)는 상술한 바와 같이 적층 구조(201)로 형성된다. 그러나 패널 구조(panel structure) 및 인쇄 배선 기판은 유형 및 배열을 달리하는 다수의 개별 용량성/저항성 디바이스를 포함할 수 있다.

상기 실시예에서, 저항, 용량 및 인덕턴스는 대문자 Z로 전형적으로 식별되는 특정 회로 임피던스를 생성하도록 결합한다. 저항 및 용량은 특정 임피던스를 달성하도록 구성될 수 있다. 저항, 용량 또는 이 모두를 변경하는 것은 인덕턴스를 변경할 것이다. 최종 임피던스를 정의하기 위하여 세 가지 모두에 대한 변경이 제어될 수 있다. 바꾸어 말하면, 적층물의 임피던스는 '조정 가능(tunable)'하다.

상술한 설명은 본 발명에 대하여 예시하고 설명한다. 추가적으로, 본 개시는 본 발명에 대한 단지 선택된 바람직한 실시예를 도시하고 설명한 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용 가능하고 본 명세서에 표현된 본 발명의 개념 영역, 상기 교시 내용의 범위 및/또는 관련 기술분야의 기술 또는 지식 범위 내에서 변경 및 변형이 가능함을 이해하여야 할 것이다.

본 명세서에서 상기 설명한 실시예들은, 본 발명의 실시로 알려진 최고의 모드를 설명하고, 본 기술분야의 당업자들이 본 발명을 그러한 실시예들 또는 특정 응용 또는 본 발명의 사용에 의해 필요한 다양한 변형을 가진 다른 실시예들을 이 용할 수 있도록 하기 위한 것이다. 따라서 본 설명은 본 명세서에 개시된 형태로 본 발명을 한정하고자 함이 아니다. 또한 첨부된 청구범위는 본 상세한 설명에서 명시적으로 정의된 것이 아닌, 대안적인 실시예들을 포함하도록 구성된 것임을 의도한다.

용량성/저항성 디바이스는 저항성 및 용량성 기능을 모두 제공한다. 용량성/저항성 디바이스는 인쇄 배선 기판의 층 내에 내장될 수 있다. 용량성/저항성 디바이스 내장은 기판 표면 면적을 보존하고, 솔더 접속의 수를 감소시키며, 이로 인해 신뢰도를 증가시킨다.

Claims

용량성/저항성 디바이스(capacitive/resistive device)로서,

제1 전극;

상기 제1 전극 상에 배치된 유전체;

상기 유전체에 인접하여 그 위에 형성된 저항 소자;

도전성 트레이스(conductive trace); 및

상기 유전체 상에 배치되고 상기 저항 소자와 전기적으로 접촉하는 제2 전극을 포함하며,

상기 유전체는 상기 제1 전극 및 상기 제2 전극 사이에 배치되고,

상기 유전체는 유전율(dielectric constant)이 4.0보다 작은 미충전 폴리머(unfilled polymer)를 포함하는 용량성/저항성 디바이스.
제1항에 있어서,

상기 미충전 폴리머는 폴리이미드(polyimide)를 포함하는 용량성/저항성 디바이스.
제1항에 있어서,

상기 저항 소자는 상기 제2 전극 및 상기 도전성 트레이스 사이를 연장하는 용량성/저항성 디바이스.
제3항에 있어서,

상기 저항 소자는 상기 유전체 및 상기 제2 전극 사이에 배치된 용량성/저항성 디바이스.
제1항에 있어서,

상기 용량성/저항성 디바이스는 적어도 두 개의 유기 유전체 적층(organic dielectric laminate layers) 내에 내장되며, 상기 적층 및 상기 용량성/저항성 디바이스는 적층 구조(laminate structure)를 형성하는 용량성/저항성 디바이스.
인쇄 배선 기판으로서,

제5항에 따른 적어도 하나의 적층 구조; 및

상기 인쇄 배선 기판의 상단 표면 상에 배치된 적어도 하나의 IC 디바이스

를 포함하며,

상기 IC 디바이스는 상기 용량성/저항성 디바이스에 전기적으로 연결된 인쇄 배선 기판.
용량성/저항성 디바이스를 제작하는 방법으로서,

제1 및 제2 금속 박막을 제공하는 단계;

상기 제1 금속 박막 위에 유전체를 형성하는 단계;

상기 제2 금속 박막 위에 저항 소자 - 상기 저항 소자는 상기 유전체에 인접함 - 를 형성하는 단계;

상기 제1 금속 박막으로부터 제1 전극을 형성하는 단계; 및

상기 유전체 상에 배치되고 상기 저항 소자와 전기적으로 접촉하는 상기 제2 금속 박막으로부터 제2 전극 및 도전성 트레이스를 형성하는 단계

를 포함하며,

상기 유전체는 상기 제1 전극 및 상기 제2 전극 사이에 배치되고,

상기 유전체는 유전율이 4.0보다 작은 미충전 폴리머를 포함하는 방법.
제7항에 있어서,

상기 저항 소자는 상기 제2 전극 및 도전성 트레이스 사이를 연장하는 방법.
제7항에 있어서,

상기 저항 소자는 상기 유전체 및 상기 제2 전극 사이에 배치된 방법.
제7항에 있어서,

제2 금속 박막을 제공하는 단계; 및

상기 제2 전극을 형성하기 위하여 상기 제2 금속 박막을 에칭하는 단계

를 더 포함하는 방법.
제10항에 있어서,

상기 유전체를 형성하는 단계는 상기 금속 박막 및 상기 제2 금속 박막 사이에 폴리머 층을 형성하는 단계를 포함하는 방법.
적층 구조를 제작하는 방법으로서,

적어도 두 개의 유기 유전체 적층 사이에 제7항의 방법에 의해 형성된 적어도 하나의 용량성/저항성 디바이스를 내장하는 단계를 포함하는 방법.
인쇄 배선 기판을 제작하는 방법으로서,

적어도 하나의 제12항의 적층 구조를 제공하는 단계; 및

상기 인쇄 배선 기판의 상단 표면 상에 배치된 적어도 하나의 IC 디바이스 - 상기 IC 디바이스는 상기 용량성/저항성 디바이스에 전기적으로 연결됨 - 를 제공하는 단계

를 포함하는 방법.