JP2005287260A - スイッチング電源制御用半導体装置 - Google Patents

Abstract

【課題】軽負荷時の高周波数動作化を抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減することができるスイッチング電源制御用半導体装置を提供する。
【解決手段】スイッチング素子１とスイッチング動作制御回路を備えたスイッチング電源制御用半導体装置４６において、スイッチングオフ時の電流検出信号を受けた後に、その電流検出信号に対して、遅延回路４７によりある一定の遅延時間を与えることにより、その遅延時間に対応するブランキング時間内には、トランスの三次巻線からの信号に基づいて得られたトランスリセットパルス信号によるスイッチングオン制御を受け付けないようにして、スイッチング素子１のスイッチングを停止する。
【選択図】図１

Description

本発明は、スイッチング電源の出力電圧をスイッチング動作により制御するスイッチング電源制御用半導体装置に関するものである。

従来から、家電製品等の一般家庭用機器には、その電源装置として、消費電力の低減化による電力効率の向上等の目的から、半導体（トランジスタなどのスイッチング素子）によるスイッチング動作を利用して出力電圧を制御（安定化など）するスイッチング電源制御用半導体装置を用いたスイッチング電源装置が広く用いられている。

特に近年、さらに地球温暖化防止対策の見地から、家電製品等の機器においては、それらの動作待機（スタンバイ）時における消費電力削減が注目され、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。

この要求に応えるため、例えば、機器の通常動作状態（通常モード）における定格負荷時に電源供給するための主電源用のスイッチング電源装置と、それとは別個に独立させて、機器の待機動作状態（待機モード）におけるスタンバイ時に電源供給するためのスタンバイ専用のスイッチング電源装置とを設け、機器のスタンバイ時にはスタンバイ専用のスイッチング電源装置から電源供給し、定格負荷時には主電源用のスイッチング電源装置から電源供給するというように、機器の動作モードによって、２つのスイッチング電源装置を使い分ける電源システム等が開発されている。

この電源システムでは、２つのスイッチング電源装置（コンバータ）を必要とすることから、スイッチング電源制御用半導体装置等を含む回路全体のコストが高くなるという欠点があった。したがって、コストを抑えなければならない要請が強い場合等には、１つのスイッチング電源装置（コンバータ）で構成できる電源システムを採用することが多かった。この場合、このスイッチング電源装置としては、電源の効率およびノイズの面から部分共振型が多く用いられてきた。

しかし上記のようなスイッチング電源制御用半導体装置では、待機時などの軽負荷時には、スイッチング素子に流れる電流は低減されるようになっているが、スイッチング電源制御用半導体装置の内部回路電流はトランスを介して常に供給する必要がある。従って、スイッチング素子に流れる電流を含めてスイッチング電源に流れる電流をゼロにすることはできないため、無負荷時でも、ある大きさの電流が流れる。従って、無負荷時でも、スイッチング素子でのスイッチング動作によって損失が発生することになり、負荷が軽くなるほどこのスイッチング素子での損失の割合が大きくなる。その結果、スイッチング電源の電力効率が低下するため、電源の待機時の省電力化という要望を実現できないという問題がある。

このように、部分共振型のスイッチング電源装置では、軽負荷時に発振周波数が高くなるため、スイッチング損失が大きくなり、待機モード（スタンバイモード）の電源効率が低下するといった問題点などがある。
（従来例１）
上記のようなスタンバイモードにおける電源効率の低下問題に対する解消案（例えば、特許文献１を参照）として、電源の二次側の負荷状態をマイコンにより検出し、その信号を受け、待機モードに移行し、フィードバック制御により、商用周波数を基にして間欠発振する制御技術を取り入れている。この場合には、待機モード時における電源効率を改善するため、軽負荷となり出力電圧が上昇して所定値以上になるとスイッチング素子によるスイッチング動作を停止し、その後、出力電圧が下降して所定値以下になるとスイッチング素子によるスイッチング動作を再開するように、マイコンによりフィードバック制御している。

このスイッチング電源では、スイッチング動作間欠時の発振周波数は、負荷状態に関係なく一定となっているため、待機時の電源効率の改善ということに関しては、まだまだ十分であるとは言えない。
（従来例２）
以上の問題点に対して、以下のようなスイッチング電源装置が考えられる。このスイッチング電源装置について、その概略を図１６を用いて以下に説明する。

図１６は従来のスイッチング電源装置の一構成例を示す回路図である。このスイッチング電源装置は、図１６に示すように、直流の入力電圧ＶＩＮをトランス１０３の一次巻線１０３ａを介してスイッチング素子１に印加し、スイッチング素子１のスイッチング動作により、トランス１０３の二次巻線１０３ｂに発生した交流電流を整流器１０４およびコンデンサ１０５により整流平滑して得られた直流の出力電圧Ｖｏを制御して、負荷１０９に電力供給するスイッチング電源において、トランス１０３の三次巻線１０３ｃに発生した交流電圧から、スイッチング素子１のスイッチング動作により発生するトランス１０３のリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路１３と、トランス１０３の二次巻線１０３ｂに発生した直流電圧Ｖｏの変化を基にして出力電圧検出回路１０６およびフォトトランジスタ１１０を通じて得られた制御電流の変化を、その電流値に対応した電圧に変換するＩ−Ｖ変換器２１と、Ｉ−Ｖ変換器２１からの出力電圧ＶＥＡＯの変化に基づいて、負荷１０９への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、スイッチング素子１によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路２４とを有しており、これらによって、スイッチング素子１の制御電極（ゲート電極）を駆動する制御回路の一部を構成している。

そして、軽負荷時検出回路２４は、Ｉ−Ｖ変換器２１からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出下限電圧ＶＲ１よりも小さくなったときに、スイッチング素子１のスイッチング動作を停止し、Ｉ−Ｖ変換器２１からの出力電圧ＶＥＡＯが軽負荷時を検出するための軽負荷時検出上限電圧ＶＲ２よりも大きくなったときに、スイッチング素子１のスイッチング動作を再開するように、間欠動作を制御するための制御信号を出力する。また、制御回路は、トランスリセット検出回路１３からのトランスリセット検出信号、および軽負荷時検出回路２４からの制御信号に基づいて、スイッチング素子１の制御電極（ゲート電極）を駆動し、軽負荷時の間欠動作を制御するように構成されている。

以上のように構成されたスイッチング電源装置の概略動作を説明する。ここでは、軽負荷を検出した場合に、スイッチング素子によるスイッチングの間欠動作を行うスイッチング電源制御用半導体装置の電源動作を説明する。

図１６において、内部回路が基準電圧まで上昇すると制御回路が起動し、その後、端子４１と端子４２の間に接続されたコンデンサ１１８により端子４１の電圧が上昇し起動電圧になると、パワーＭＯＳＦＥＴ等のスイッチング素子１がターンオンしてオン状態となり、そのドレイン電流が、トランス１０３の二次巻線１０３ｂに接続された出力電圧検出回路１０６からフォトトランジスタ１１０へのフォトカプラ電流によるフィードバック電流で決定される過電流検出レベルに達すると、スイッチング素子１はターンオフしてオフ状態になる。スイッチング素子１がオフすると、そのドレイン電圧は、トランス１０３のインダクタンスとスイッチング素子１のドレイン−ソース間容量との共振により、リンギング動作を行う。

このようにして一旦スイッチング電源制御用半導体装置が起動すると、次のオン信号はトランス１０３の三次巻線（バイアス巻線）１０３ｃにより検出されるが、制御回路内部ではバイアス巻線電圧は＋〜−レベルにクランプされており、制御回路内部でバイアス巻線電圧が設定値以下になると、オン信号を出力する。また、バイアス巻線検出端子４４には抵抗１１６とコンデンサ１１７を接続し、スイッチング素子１のドレイン電圧のボトムでスイッチング素子１がオンするようなタイミングが得られるように、抵抗１１６とコンデンサ１１７の各値による時定数が調整されている。

以上の動作を繰り返し、所望の出力電圧Ｖｏを得るようにしているが、軽負荷時の電源効率を改善するため、フィードバック電流がある一定値以上流れるとスイッチング素子１によるスイッチング動作を停止し、フィードバック電流がある一定値以下になるとスイッチング素子１によるスイッチング動作を再開するといった間欠発振制御（間欠スイッチング動作）を行うことにより、軽負荷時の電源効率を改善し消費電力を削減している。

また、スイッチング素子１によるスイッチング動作の制御方法としては、擬似共振型のリンギングチョークコンバータ（ＲＣＣ）制御であり、スイッチング素子オン時のスイッチングロスが低減できるとともに、低ノイズが実現できるため、低ノイズ・高効率および高出力が要求される市場に適している。また、軽負荷時には間欠発振制御による間欠スイッチング動作となるため、一般的にＲＣＣで問題となる軽負荷時のスイッチング周波数の上昇は抑えられ、軽負荷時のスイッチングロスについてはある程度低減している。
特開２００２−３１５３３３号公報

しかしながら上記のような従来のスイッチング電源装置では、ＲＣＣ制御であるために、トランスの二次巻線側の負荷が軽くなればなるほど、スイッチング周波数が高くなってしまい、スイッチング素子１における単位時間当たりのスイッチングロスが増大し、待機時のような軽負荷時には、電源効率が悪化してしまうという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、軽負荷時の高周波数動作化を抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減することができるスイッチング電源制御用半導体装置を提供する。

上記の課題を解決するために、本発明の請求項１に記載のスイッチング電源制御用半導体装置は、直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給するスイッチング電源において、前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記トランスの二次巻線に発生した交流電流に基づく前記直流電圧の変化を示す制御電流の電流値を電圧に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器からの出力電圧を基にして前記スイッチング素子に流れる電流を検出し、その検出値に応じて前記スイッチング素子のスイッチングオンを制御するための電流検出信号を出力する電流検出信号出力手段とを有する制御回路を具備し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記電流検出信号出力手段からの電流検出信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記スイッチング素子のスイッチング動作を制御するスイッチング電源制御用半導体装置であって、前記電流検出信号出力手段からの電流検出信号に対して所定の遅延時間を与える遅延回路を設け、前記遅延回路から所定の時間遅延した前記電流検出信号を出力するまで、前記トランスリセット検出回路からのトランスリセット検出信号をマスクして、前記スイッチング素子のスイッチング動作を停止するよう構成したことを特徴とする。

また、本発明の請求項２に記載のスイッチング電源制御用半導体装置は、請求項１に記載のスイッチング電源制御用半導体装置であって、前記遅延回路による前記遅延時間を決定するための部品を外部接続とし、前記遅延回路を、外部接続した部品の定数に応じて前記遅延時間を決定するよう構成したことを特徴とする。

また、本発明の請求項３に記載のスイッチング電源制御用半導体装置は、請求項１に記載のスイッチング電源制御用半導体装置であって、前記遅延回路を、前記負荷状態の変動に従って変化する前記制御電流の電流値に応じて前記遅延時間を自動的に決定するよう構成したことを特徴とする。

また、本発明の請求項４に記載のスイッチング電源制御用半導体装置は、請求項１から請求項３のいずれかに記載のスイッチング電源制御用半導体装置であって、前記Ｉ−Ｖ変換器からの出力電圧の変化に基づいて、前記負荷への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、前記スイッチング素子によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路を設け、前記軽負荷時検出回路を、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出下限電圧よりも小さくなったときに、前記スイッチング素子のスイッチング動作を停止し、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出上限電圧よりも大きくなったときに、前記スイッチング素子のスイッチング動作を再開するように、前記間欠動作を制御するための制御信号を出力するよう構成し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記軽負荷時検出回路からの制御信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記間欠動作を制御するよう構成したことを特徴とする。

また、本発明の請求項５に記載のスイッチング電源制御用半導体装置は、請求項１から請求項４のいずれかに記載のスイッチング電源制御用半導体装置であって、前記スイッチング素子と前記制御回路とを同一の半導体基板上に集積化し、前記半導体基板上に、少なくとも、前記入力電圧を前記トランスの一次巻線を介して前記スイッチング素子へ入力するためのスイッチング素子入力端子と、前記スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、前記制御回路に前記スイッチング素子のスイッチング動作により前記トランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源端子と、前記負荷状態に応じて変化する前記トランスの二次巻線側の直流電圧に基づいて、前記スイッチング素子によるスイッチング動作を制御する制御信号を入力するための制御端子と、前記トランスリセット検出回路に前記トランスリセット検出信号を供給するためのトランスリセット検出用端子とを、外部接続端子として設けたことを特徴とする。

以上により、スイッチングオフ時の電流検出信号を受けた後に、その電流検出信号に対してある一定の遅延時間を与えることにより、その遅延時間に対応するブランキング時間内には、トランスの三次巻線からの信号に基づいて得られたトランスリセットパルス信号によるスイッチングオン制御を受け付けないようにして、スイッチング素子のスイッチングを停止することができる。

以上のように本発明によれば、スイッチングオフ時の電流検出信号を受けた後に、その電流検出信号に対してある一定の遅延時間を与えることにより、その遅延時間に対応するブランキング時間内には、トランスの三次巻線からの信号に基づいて得られたトランスリセットパルス信号によるスイッチングオン制御を受け付けないようにして、スイッチング素子のスイッチングを停止することができる。

そのため、軽負荷時の高周波数動作化を抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減することができるとともに、擬似共振動作であるため、通常動作時にも軽負荷時から重負荷時までの全負荷領域で高効率化および低ノイズ化を容易に実現することができる。

以下、本発明の実施の形態を示すスイッチング電源制御用半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１のスイッチング電源制御用半導体装置を説明する。

図１は本実施の形態１のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図２は本実施の形態１のスイッチング電源制御用半導体装置を用いて構成したスイッチング電源の一構成例を示す回路図である。

図１に示すスイッチング電源制御用半導体装置４６には、制御端子４５から流出する電流をＩ−Ｖ変換器２１により電圧変換した出力電圧ＶＥＡＯが与えられる軽負荷時検出回路２４が設けられている。この軽負荷時検出回路２４には、軽負荷時検出用比較器２２が設けられている。軽負荷時検出用比較器２２のマイナス入力としては、Ｉ−Ｖ変換器２１から出力される出力電圧ＶＥＡＯが与えられており、プラス入力としては、基準電圧源２３から出力される基準電圧ＶＲが与えられている。軽負荷時検出用比較器２２は、入力される出力電圧ＶＥＡＯと基準電圧ＶＲとを比較して、出力電圧ＶＥＡＯが基準電圧ＶＲを下回った場合に、所定の出力信号ＶＯ１を、インバータ２５を介してＡＮＤ回路２６に出力するようになっている。また、軽負荷時検出用比較器２２の出力信号ＶＯ１は、基準電圧源２３にも与えられており、基準電圧源２３は、軽負荷時検出用比較器２２の出力信号ＶＯ１を受けて出力電圧ＶＲが変化するようになっている。

ＡＮＤ回路２６には、トランスリセット検出端子４４の電圧を検出してトランスリセット検出回路１３から出力されるトランスリセット検出信号がクロック信号として、他の入力信号として与えられており、ＡＮＤ回路２６の出力が、ワンショットパルス形態のトランスリセットパルスを発生するトランスリセットパルス発生回路２７に与えられている。軽負荷時検出時、つまり、スイッチング素子１停止時には、その停止時間によって共振動作の振幅が小さくなり、トランスリセット信号を検出できなくなる恐れがあるため、トランスリセットパルス発生回路２７が働かないようにしている。

また、軽負荷時検出比較器２２の出力ＶＯ１はインバータ２５を介して間欠終了パルス発生回路２８に入力されているが、停止期間終了後、間欠終了パルス発生回路２８の出力がＯＲ回路２９に入力され、その出力信号は、ＲＳフリップフロップ３０のセット信号として入力される。ＲＳフリップフロップ３０の出力信号はＮＡＮＤ回路３９に入力され、その出力は、ゲートドライバ４０を通してスイッチング素子（パワーＭＯＳＦＥＴ）１のゲートに出力される。このように、軽負荷時検出比較器２２により、待機状態である軽負荷状態を検出すると、トランスリセット検出回路１３を動作しないようにし、間欠終了パルス発生回路２８の出力信号によりスイッチング素子１のスイッチングを再開させるようにスイッチング制御される。

このスイッチング電源制御用半導体装置４６では、パワーＭＯＳＦＥＴなどによるスイッチング素子１とスイッチング素子１のスイッチング制御を行うための制御回路が同一の半導体基板上に集積化されており、スイッチング素子１の入力端子４１と出力端子４２、スイッチング電源制御用半導体装置４６の起動電圧検出用端子および制御回路の電源端子４３、制御信号を入力するための制御端子４５、トランス１０３のバイアス巻線（三次巻線）電圧検出用端子（トランスリセット検出端子）４４の５端子で構成されている。

レギュレータ６はスイッチング素子１の入力端子４１、起動電圧検出用端子４３および制御回路およびゲートドライバ用基準電源８との間に接続されており、スイッチング素子１の入力端子４１の電圧が一定値以上になったときに、スイッチング電源制御用半導体装置４６の内部回路電流を供給して、比較器９により、スイッチング電源制御用半導体装置４６の制御回路およびゲートドライバ基準電源８の電圧が一定値になるように制御している。

起動／停止回路用比較器７の出力は、ＮＡＮＤ回路３９へ入力され、その出力信号はゲートドライバ４０を通してスイッチング素子１のゲートに出力されており、端子４３の電圧の大きさによって、スイッチング素子１の発振および停止を制御している。

１４はクランプ回路であり、制御端子４５に接続されており、スイッチング電源制御用半導体装置４６の外部にフォトトランジスタ１１０などが接続されるため、一定電位に設定されている。

２１はＩ−Ｖ変換器であり、制御端子４５から流出する電流を電圧に内部変換する。トランス１０３のバイアス巻線１０３ｃの電圧を検出する端子４４には、ハイサイドクランプ回路１２およびローサイドクランプ回路１１が接続され、スイッチング電源制御用半導体装置４６の内部に入力される電圧を制限している。また、端子４４にはトランスリセット検出回路１３が接続されており、ワンショットパルス（トランスリセット）発生回路２７により、スイッチング素子１のターンオン信号のタイミングを決定している。

１０はスタートパルス（起動パルス）発生回路であり、比較器７の出力信号、つまり、起動信号により出力を発生し、ＯＲ回路２９を通して、ＲＳフリップフロップ３０のセット端子に入力され、その出力ＱはＮＡＮＤ回路３９へ入力される。

起動後は、スタートパルス信号、そして通常動作中は、ワンショット（トランスリセット）パルス信号により、ＯＲ回路２９を介して、ＲＳフリップフロップ３０の出力信号ＱがＨとなり、スイッチング素子１をターンオン状態にする。

スイッチング素子１がオン後、スイッチング素子１に流れる電流とスイッチング素子１のオン抵抗による電圧、つまり、オン電圧がドレイン電流検出用比較器３６のプラス側に入力され、この電圧がマイナス側の電位よりも高くなった時にオン時ブランキングパルス発生回路３７とのＡＮＤ回路３８を介し、ＲＳフリップフロップ３０のリセット信号として入力され、スイッチング素子１はターンオフする。つまり、スイッチング素子１のオン抵抗を検出することにより、ドレイン電流の制限を行っている。

また、ドレイン電流検出用比較器３６のマイナス側には、クランプ回路３１と制御端子４５から流出する電流に対応してＩ−Ｖ変換器２１により内部変換した出力電圧ＶＥＡＯとに基づいて、定電流源３２およびＰ型ＭＯＳＦＥＴ３３により生成された電圧が印加されており、クランプ回路３１でドレイン電流の上限（最大ドレイン電流）を制限して、Ｉ−Ｖ変換器２１からの出力電圧ＶＥＡＯのレベルにより、スイッチング素子１のドレイン電流を変化させることができる。つまり、制御端子４５からの流出電流が増加するほどＩ−Ｖ変換器２１の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器３６のマイナス側の電位が低下し、その結果として、スイッチング素子１のドレイン電流は低下することになる。

このように、制御端子４５の電流により内部電圧変換されたＩ−Ｖ変換器２１の出力電圧ＶＥＡＯと端子４４によりトランス１０３のバイアス巻線１０３ｃの電圧を検出し、スイッチング素子１のターンオンするタイミングを決定するトランスリセット検出回路１３の出力によりワンショットパルスを発生するトランスリセットパルス発生回路２７の出力信号によって、スイッチング素子１のオン／オフ期間は決定される。

このスイッチング電源装置では、商用の交流電源が、ダイオードブリッジなどの整流器１０１により整流されて、入力コンデンサ１０２にて平滑化されることにより、直流電圧ＶＩＮとされて、電力変換用トランス１０３に与えられている。電力変換用のトランス１０３は、一次巻線１０３ａと二次巻線１０３ｂと三次巻線（バイアス巻線として使用）１０３ｃを有しており、直流電圧ＶＩＮが一次巻線１０３ａに与えられる。

トランス１０３の一次巻線１０３ａに与えられた直流電圧ＶＩＮは、スイッチング電源制御用半導体装置４６内のスイッチング素子１によりスイッチングされる。そして、そのスイッチング素子１のスイッチング動作によって、トランス１０３の二次巻線１０３ｂに電流が取り出される。二次巻線１０３ｂに取り出された電流は、二次巻線１０３ｂに接続されたダイオード１０４およびコンデンサ１０５により、整流および平滑化され、出力電圧Ｖｏによる直流電力として負荷１０９へ供給される。

コンデンサ１０５の両端には、例えばＬＥＤ１０７およびツェナーダイオード１０８で構成された出力電圧検出回路１０６が接続されており、出力電圧Ｖｏを安定化させるための帰還信号を、スイッチング電源制御用半導体装置４６の制御端子４５に接続されている一次側のフォトトランジスタ１１０へ出力している。

また、トランスの三次巻線１０３ｃには、バイアス巻線電圧検出用端子４４、およびダイオード１１２を介して、起動電圧検出用端子４３に接続されている。また、コンデンサ１１１は、端子４３が急激に低下しないようにするもの、つまり、安定化させるものであり、端子４４に接続された抵抗器１１６およびコンデンサ１１７は、遅延時間を生成するためであり、これらにより端子４４で検出されるトランスリセット検出のタイミングを調整している。スイッチング素子１の入出力間に接続されたコンデンサ１１８は、トランス１０３との共振によるリンギングの大きさおよび周期を決定するためのものである。

以上のように、軽負荷時に間欠制御を行うことにより、スイッチング素子１によるスイッチングロスを抑え、軽負荷時の電源効率を改善することができるが、さらに図１に示すように、遅延回路４７がスイッチングオフ時の電流検出信号を受けた後に、その電流検出信号に対して、遅延回路４７によりある一定の遅延時間を与えることにより、その遅延時間に対応するブランキング時間内には、トランス１０３の三次巻線１０３ｃからの信号に基づいてトランスリセットパルス検出回路２７で得られたトランスリセットパルス信号によるスイッチングオン制御を受け付けないようにして、スイッチング素子１へオン信号を与えないようにし、スイッチング素子１のスイッチングを停止してスイッチングオンのタイミングを遅らせるように構成されている。

このように構成されたスイッチング電源制御用半導体装置４６およびスイッチング電源装置の軽負荷時における動作を説明する。なお、このスイッチング電源装置は、部分共振動作を利用したリンギングチョークコンバータ（ＲＣＣ）であり、本実施の形態１を説明するための一構成例である。

図３は本実施の形態１のスイッチング電源制御用半導体装置およびそのスイッチング電源制御用半導体装置を備えたスイッチング電源装置の動作を説明するためのタイムチャートである。図４は本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイムチャートである。図５は本実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図である。

図１および図２において、整流器１０１に商用電源からの交流電源が入力されると、整流器１０１とコンデンサ１０２とにより、整流および平滑化されて、直流電圧ＶＩＮに変換される。この直流電圧ＶＩＮがトランス１０３の一次巻線１０３ａに印加される。そして、直流電圧ＶＩＮが一定値以上になると、スイッチング電源制御用半導体装置４６内のレギュレータ６を介して、コンデンサ１１１に充電電流が流れ、スイッチング電源制御用半導体装置４６の端子４３の電圧が起動／停止用比較器７で設定された起動電圧に達すると、スイッチング素子１によるスイッチング動作の制御が開始される。

起動／停止用比較器７の出力信号を基に起動パルス発生回路１０によりスタートパルス（起動パルス）が発生し、スイッチング素子１がターンオンする。また、二次側の出力は、起動時低いため、出力電圧検出回路１０６のツェナーダイオード１０８には電流が流れないためフォトトランジスタ１１０には電流が流れない。したがって、Ｉ−Ｖ変換器２１の出力電圧ＶＥＡＯはクランプ回路３１よりも高いレベルとなり、ドレイン電流検出用比較器３６のマイナス側は、クランプ回路３１で決まる電圧に設定されている。起動パルス発生回路１０によりスタートパルスが発生し、スイッチング素子１がターンオンすると、スイッチング素子１に電流が流れ、オン抵抗との積で決まるオン電圧がドレイン電流検出用比較器３６のプラス側に入力されるが、マイナス側で決まる電圧以上上昇すると、ＲＳフリップフロップ３０のリセット端子信号にＨが入力され、スイッチング素子１はターンオフする。

この後、トランス１０３のインダクタンスとコンデンサ１１８およびスイッチング素子１の入出力間容量で決定される共振動作により、トランス１０３の三次巻線（バイアス巻線）１０３ｃの電圧が正から負、つまり、スイッチング素子１の入力端子４１の電圧が低下したときに、トランスリセット検出回路１３により、トランスリセットパルス発生回路２７からのワンショットパルス信号がＯＲ回路２９を介して、ＲＳフリップフロップ３０のセット端子にＨが入力され、スイッチング素子１はターンオンする。

なお、トランス１０３の三次巻線（バイアス巻線）１０３ｃと端子４４との間に接続された抵抗器１１６およびコンデンサ１１７により、トランスリセット検出回路１３の検出時間を調整し、スイッチング素子１の入力端子４１の電圧が略零ボルトになったポイントでスイッチング素子１をターンオンするようにしている。

以上のようなスイッチング動作が繰り返されて、出力電圧Ｖｏが上昇していくが、出力電圧検出回路１０６で設定された電圧以上になると、ＬＥＤ１０７が導通し、フォトトランジスタ１１０に電流が流れ、スイッチング電源制御用半導体装置４６の制御端子４５からの電流が流出する。この流出電流の大きさで、Ｉ−Ｖ変換器２１の出力電圧ＶＥＡＯが低下するため、ドレイン電流検出用比較器３６のマイナス側が低下するため、スイッチング素子１のドレイン電流は減少する。このように、スイッチング素子１のオンデューティは適切な状態に変化していく。つまり、スイッチングは、トランスリセット検出回路１３からの出力信号により、トランスリセットパルス発生回路２７から出力されたワンショットパルスによりターンオンし、スイッチング素子１のオンデューティは制御端子４５から流出する電流により決定される。

すなわち、図６に示すように、負荷１０９への電流供給が小さい軽負荷時には、スイッチング素子１に電流ＩＤＳが流れる期間が短くなり、通常動作中のように重負荷時には、スイッチング素子１に電流ＩＤＳが流れる期間が長くなる。

このように、スイッチング電源制御用半導体装置４６は、スイッチング電源の負荷１０９に供給される電力に応じて、スイッチング素子１のドレイン電流ＩＤＳを制御し、オンデューティを変化させるといった制御を行う。また、スイッチング素子１のターンオンするタイミングは、共振動作中にスイッチング素子１の入力電圧が最も低下したときに出力するように設定されているため、オン時のスイッチングロスがほとんどない。つまり、オン時のスイッチングロスを無視できるような部分共振動作を行う。このような動作を行うことで、通常動作時の高効率化および低ノイズ化を実現することができる。

次に、軽負荷時検出用比較器２２は、制御端子４５から流出する電流をＩ−Ｖ変換器２１により電圧変換した出力電圧ＶＥＡＯと基準電圧源２３の出力電圧ＶＲとを比較する。基準電圧源２３の出力電圧ＶＲは、当初（図３の通常時）、軽負荷時検出下限電圧ＶＲ１となっている。スイッチング電源の出力に接続された負荷１０９への電流供給が小さくなる待機時の場合（図３の負荷変動状態）等においては、負荷への供給電流が低下すると、出力電圧Ｖｏが上昇し、ＬＥＤ１０７によるフォトトランジスタ１１０の電流が増加する。この電流により制御端子４５から流出する電流が増加するため、式（１）に従って、Ｉ−Ｖ変換器２１の変換電圧ＶＥＡＯが下降する。

ＶＥＡＯ＝Ｖ０−Ｒ×Ｉ ・・・・（１）

ここで、Ｖ０は予め設定された基準電圧源２０による基準電圧、Ｒは抵抗器１９の抵抗値、Ｉは制御端子４５から流出する電流を内部のミラー回路１５〜１８により変換された抵抗器１９を流れる電流値である。

したがって、上記の式（１）から、制御端子４５からの流出電流が増加するほどＩ−Ｖ変換器２１の出力電圧ＶＥＡＯは低下する。これに伴い、ドレイン電流検出用比較器３６の基準電源（マイナス側）が低下し、スイッチング素子１のドレイン電流は徐々に低下して負荷１０９への電力供給は低下していく。そして、このＩ−Ｖ変換器２１の変換電圧ＶＥＡＯが軽負荷時検出下限電圧ＶＲ１よりも小さくなると、軽負荷時検出状態となり、図４に示すように、軽負荷時検出用比較器２２の出力信号ＶＯ１は、ローレベルからハイレベルに変化する。

これにより、インバータ２５を通ったＡＮＤ回路２６の出力はローレベルになり、トランスリセットパルス発生回路２７のワンショットパルス信号が出力されないため、スイッチング素子１のスイッチング動作が停止する。このとき（図３の無負荷時）同時に、軽負荷時検出用比較器２２の出力信号ＶＯ１を受けて、基準電圧源２３の出力電圧ＶＲは、軽負荷時検出下限電圧ＶＲ１から軽負荷時検出上限電圧ＶＲ２へ変更される。

スイッチング素子１によるスイッチング動作が停止して、スイッチング素子１がオフ状態になると、スイッチング素子１には電流が流れない状態になる。これにより、負荷１０９への電力供給がなくなるため、負荷１０９への出力電圧Ｖｏは徐々に低下する。これにより、Ｉ−Ｖ変換器２１の出力電圧ＶＥＡＯが徐々に上昇するが、基準電圧源２３の出力電圧は、軽負荷時検出下限電圧ＶＲ１よりも高い軽負荷時検出上限電圧ＶＲ２になっているため、図４に示すように、スイッチング素子１によるスイッチング動作が直ちに再開されることはない。

そして、図３に示すように、さらに負荷１０９への出力電圧Ｖｏが低下して、図４に示すように、Ｉ−Ｖ変換器２１の出力電圧ＶＥＡＯが軽負荷時検出上限電圧ＶＲ２より上昇した時には、軽負荷時検出用比較器２２の出力信号ＶＯ１はローレベルとなり、その信号を受け、インバータ２５を通った間欠終了パルス発生回路２８の信号が出力される。そしてこの出力信号により、スイッチング素子１のスイッチング動作が再開する。同時に、ＡＮＤ回路２６により動作を停止させていたトランスリセット検出回路１３が有効となりトランスリセットパルス発生回路２７のワンショットパルス出力信号により、スイッチング素子１は通常の部分共振型のオンオフ動作が再開（図３の通常時と同一状態）される。

またこのとき同時に、図４に示すように、基準電圧源２３の出力電圧ＶＲは、待機時（軽負荷時）検出上限電圧ＶＲ２から待機時（軽負荷時）検出下限電圧ＶＲ１へ変更される。スイッチング素子１によるスイッチング動作が再開されると、スイッチング素子１のオンデューティは、軽負荷時検出時のオンデューティよりも広くなっているため、負荷１０９への電力供給は過剰となり、再び負荷への出力電圧Ｖｏが上昇し、Ｉ−Ｖ変換器２１の出力電圧ＶＥＡＯが低下する。そして再び軽負荷時検出されると、スイッチング素子１のオンオフの繰り返しによるスイッチング動作が停止する。

このように、基準電圧源２３からの出力電圧ＶＲが、軽負荷時検出することによって、軽負荷時検出下限値ＶＲ１から軽負荷時検出上限値ＶＲ２へと変化するため、待機時を検出している間は、スイッチング素子１のオンオフ動作を繰り返すスイッチング制御は、停止と再開とが繰り返されるといった間欠発振状態（間欠スイッチング動作）となる。

負荷１０９への出力電圧Ｖｏは、この間欠発振の停止期間中に低下するが、この低下の度合いは負荷１０９への供給電流に依存する。つまり、負荷１０９で消費される電流が小さくなるほど負荷１０９の出力電圧Ｖｏの低下が緩やかになり、間欠発振の停止期間は負荷１０９で消費される電流が小さいほど長くなるため、負荷が軽くなればなるほど、スイッチング素子１のスイッチング動作が減少することになる。

図５に示す基準電圧源２３は、基準電圧源２３の出力電圧ＶＲを決定するための定電流源３００と定電流源３０１および抵抗３０３と、Ｐ型ＭＯＳＦＥＴなどのスイッチング素子３０２およびインバータ回路３０４とで構成されている。

定電流源３００は、定電流Ｉ１を供給し、抵抗器３０３に接続されている。また、定電流源３０１は定電流Ｉ２を供給し、スイッチ素子（Ｐ型ＭＯＳＦＥＴ）３０２を介して抵抗器３０３に接続されている。スイッチング素子３０２のゲートなどの入力端子には、軽負荷時検出用比較器２２の出力信号ＶＯ１がインバータ回路３０４を介して入力される。また、定電流源３００および定電流源３０１と抵抗３０３で作られる電圧が、基準電圧源２３の出力電圧ＶＲとして出力され、軽負荷時検出用比較器２２のプラス側端子へ入力されるようになっている。

このように構成された軽負荷時検出回路２４の動作を以下に説明する。
図４に示すように、軽負荷時検出前状態においては、軽負荷時検出用比較器２２の出力信号ＶＯ１はローレベル（ＬＯＷ）となっているため、スイッチ素子３０２はオフとなる。従って、この時の基準電圧源２３の出力信号ＶＲ、すなわち軽負荷時検出下限電圧ＶＲ１は式（２）で表される。

ＶＲ１＝Ｒ１×（Ｉ１） ・・・・（２）

一方、軽負荷時検出状態になると、軽負荷時検出用比較器２２の出力信号ＶＯ１はハイレベル（ＨＩＧＨ）となるため、スイッチ素子３０２がオンとなり、定電流源３０１から供給される電流Ｉ２も抵抗３０３へ流れることになる。従って、この時の基準電圧源２３の出力信号ＶＲ、すなわち軽負荷時検出上限電圧ＶＲ２は式（３）で表される。

ＶＲ２＝Ｒ１×（Ｉ１＋Ｉ２） ・・・・（３）

以上により、図４に示すように、軽負荷時荷検出用比較器２２の出力信号ＶＯ１に応じて、基準電圧源２３の出力電圧ＶＲが軽負荷時検出下限電圧ＶＲ１となったり、軽負荷時検出上限電圧ＶＲ２となったりすることで、待機時の間欠発振状態を作り出すことができる。

なお、本実施の形態１では、軽負荷時検出用比較器２２の出力信号ＶＯ１に応じて、基準電圧源２３の出力電圧設定用の定電流値を変化させるようになっているが、軽負荷時検出用比較器２２の出力信号ＶＯ１に応じて、基準電圧源２３の出力電圧設定用の抵抗値を変化させるようにしても良い。

次に、図６および図７を用いて、遅延回路４７の構成例およびその動作を説明する。
図６は本実施の形態１のスイッチング電源制御用半導体装置におけるスイッチング動作を示す波形図である。図７は本実施の形態１のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図である。図８は本実施の形態１のスイッチング電源制御用半導体装置の他の構成例を示す回路図である。

図１および図２では、図１６に示す従来例の構成に遅延回路４７を追加しであり、このように遅延回路４７を設けている意味合いを、以下に説明する。
まず、最高周波数の制限について説明する。

擬似共振はＲＣＣ（リンギングチョークコンバータ）であり、基本は自励であるので、負荷が軽くなればなるほど発振周波数は高くなる。
電源では、ノイズ規制が厳しく、発振周波数が１５０ｋＨｚ以上になると高周波ノイズが発生する。この高周波ノイズとは、一般的に電磁波障害をもたらす周波数帯域（１５０ｋＨｚ〜１ＧＨｚ）で問題になるラジオノイズのことをいうが、このノイズは、電源ラインなどを伝わってくる伝導性のノイズと空間に向けて放射される放射性ノイズに大別される。

そういったことから、軽負荷時に発振周波数が高くなり、高周波ノイズとなる周波数帯域に入らないように、最高周波数を制限している。
次に、スイッチングロス低減による軽負荷時の電源効率の改善について説明する。

軽負荷時に発振周波数が高くなると、単位時間当たりのスイッチング回数が増加することになる。したがって、スイッチングに伴うスイッチングロスが増加することになり、このロスを低減するために、周波数が一定以上高くならないように制限するようにしている。

上記の遅延方法では、スイッチング素子（パワーＭＯＳＦＥＴ）１へのオフ信号出力時、つまり、負荷に応じたスイッチング素子（パワーＭＯＳＦＥＴ）１のオン抵抗によるドレイン電流検出を行った後から、その信号と片方の入力がトランスリセットパルス信号であるＡＮＤ回路４８の間に遅延回路４７を挿入する。トランスリセットパルス発生回路２７からのオン信号は、ドレイン電流検出によるオフ信号とのＡＮＤ、つまり、ドレイン電流検出状態に基づくオフ時にトランスリセットパルス信号（オン信号）が入力されれば出力されるため、ＡＮＤ回路４８にドレイン電流検出によるオフ信号が入力されなければ、トランスリセットパルス信号が入力されてもスイッチング素子（パワーＭＯＳＦＥＴ）１はオンしない。

以上のことから、ドレイン電流検出によるオフ信号に対して遅延回路４７によりある一定時間の遅延を与えれば、その遅延期間は、リンギングによるトランスリセットパルス信号（オン信号）がＡＮＤ回路４８に出力されたとしても、スイッチング素子（パワーＭＯＳＦＥＴ）１はオンしないため、その遅延時間（つまり、トランスリセットパルス信号によるオン状態のマスク時間）を決めれば、その時間より短い時間でトランスリセット検出信号が入力されたとしても、スイッチング素子（パワーＭＯＳＦＥＴ）１はオンしないことになる。

実動作では、軽負荷時に発振周波数が高く、トランスリセット検出信号よりも、マスク時間の方が後から入力されれば、リンギングを１つスキップし、次のトランスリセット検出信号でオンすることになる。このようにして、上記のような効果が得られる。

次に、図１および図２に示すように、遅延回路４７を有するスイッチング電源制御用半導体装置４６について、負荷状態の通常時、軽負荷時、無負荷時とを場合分けして、図６を用いて説明する。

図６に示すように、負荷状態が通常時（図６（ａ）の場合）から軽負荷時（図６（ｂ）の場合）へ、さらに無負荷時（図６（ｃ）の場合）へと軽くなるにつれて、発振周波数が高くなるはずであるが、スイッチング素子（パワーＭＯＳＦＥＴ）１のドレイン電圧ＶＤＳの波形に対応する波形タイミングを有するトランスリセットパルス信号に対して、遅延回路４７による遅延時間だけマスクするブランキング時間以内では、スイッチング素子（パワーＭＯＳＦＥＴ）１がオンしないためドレイン電流ＩＤＳは流れず、そのスイッチング周波数はある一定以上の周波数より高くなることはない。

すなわち、負荷状態が軽負荷となって、スイッチング素子（パワーＭＯＳＦＥＴ）１をオンさせるためのトランスリセットパルス信号の周期が短くなれば短くなるほど、図６（ｂ）、（ｃ）に示すように、スイッチング素子（パワーＭＯＳＦＥＴ）１のドレイン電圧ＶＤＳに対応するトランスリセットパルス信号の波形において、スイッチング素子（パワーＭＯＳＦＥＴ）１へのオンタイミングに対して、ブランキング時間によりスキップする数が増えてくるため、その期間は、ドレイン電圧ＶＤＳが０Ｖになっていてもドレイン電流ＩＤＳは流れず、スイッチングにおける発振周波数はある一定以上に高くなることはない。

次に、遅延回路４７の一構成例を図７を用いて説明する。
図７に示す遅延回路４７では、スイッチング素子（パワーＭＯＳＦＥＴ）１へのオフ信号を受け、ドレイン電流検出信号としてＨレベルが入力されると、ＮｃｈＭＯＳＦＥＴ９０１がオンするため、初期状態でＶＤＤのレベルまで充電されていた容量Ｃから定電流Ｉで電荷を抜く。つまり、容量Ｃから一定電流Ｉで放電していくことであるが、その容量Ｃの電位がインバータ９０２の閾値を下回りＬレベルになると、出力をマスクするブランキング時間を解除する出力ブランキング解除信号がＨレベルとなる。

このマスク時間ｔは、ｔ＝ＣＶ／Ｉで決まり、ＶはＶＤＤ電圧−インバータ９０２の閾値電圧で決まる。例えば、Ｉ＝１μＡ、Ｃ＝３ｐＦ、Ｖ＝２．８Ｖとすると、ｔ＝８．４μｓの遅延時間となる。

以上により、軽負荷時の高周波数動作化を抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減することができるとともに、擬似共振動作であるため、通常動作時にも軽負荷時から重負荷時までの全負荷領域で高効率化および低ノイズ化を容易に実現することができる。

なお、上記では、図１に示すように、軽負荷時検出回路２４を用いることにより、軽負荷時には、スイッチング素子によるスイッチング動作が間欠スイッチング動作となるようにした構成において、遅延回路４７を用いた場合を説明したが、図８に示すように、軽負荷時検出回路２４を用いない構成とし、スイッチング素子による間欠スイッチング動作が行われない場合にも、同様に実施でき同様の効果が得られる。
（実施の形態２）
本発明の実施の形態２のスイッチング電源制御用半導体装置を説明する。

図９は本実施の形態２のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図１０は本実施の形態２のスイッチング電源制御用半導体装置の他の構成例を示す回路図である。

このスイッチング電源制御用半導体装置４６では、図９に示すように、遅延回路４７に接続された端子５０を設け、この端子５０と端子（グランド：ＧＮＤ）４２との間にコンデンサ５１を外部接続した構成としている。

この構成においては、端子５０と端子４２との間に外部接続したコンデンサ５１を、図７に示す遅延回路４７の充電用コンデンサＣとして用いている。
この場合も、実施の形態１のスイッチング電源制御用半導体装置と同じ効果が得られるうえに、充電用コンデンサＣとしてコンデンサ５１をスイッチング電源制御用半導体装置４６の外部に接続できるように構成しているため、遅延回路４７によるブランキング時間を、随時変更して調節できる。

なお、上記では、図９に示すように、軽負荷時検出回路２４を用いることにより、軽負荷時には、スイッチング素子によるスイッチング動作が間欠スイッチング動作となるようにした構成において、図７に示す遅延回路４７の充電用コンデンサＣをコンデンサ５１としてスイッチング電源制御用半導体装置４６の外部に接続する場合を説明したが、図１０に示すように、軽負荷時検出回路２４を用いない構成とし、スイッチング素子による間欠スイッチング動作が行われない場合にも、同様に実施でき同様の効果が得られる。
（実施の形態３）
本発明の実施の形態３のスイッチング電源制御用半導体装置を説明する。

図１１は本実施の形態３のスイッチング電源制御用半導体装置の一構成例を示す回路図である。図１２は本実施の形態３のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図である。図１３は本実施の形態３のスイッチング電源制御用半導体装置における遅延回路の動作を示す波形図である。図１４は本実施の形態３のスイッチング電源制御用半導体装置の他の構成例を示す回路図である。

図１１は、図１に示す実施の形態１のスイッチング電源制御用半導体装置における遅延回路４７に対して、制御端子４５で検出している負荷状態に応じて、Ｉ−Ｖ変換器２１からノード４９を通じて自動的に遅延時間を変更するための構成例を示しており、負荷状態により変化する制御端子４５から流出する電流に応じて、Ｐ型ＭＯＳＦＥＴ１５、１６およびＮ型ＭＯＳＦＥＴ１７、図１２に示すＮ型ＭＯＳＦＥＴ１１０１で構成されたミラー回路によって電流を引っ張り、負荷が軽くなって電流を引っ張れば引っ張るほど、ノード４９を通じて遅延回路４７による遅延時間が長くなるように構成されている。

また、図１２は、図１１における遅延回路４７に対して負荷の変化に応じてリニアに遅延時間を変化させる場合の遅延回路４７の一構成例であり、図１１のノード４９がＮ型ＭＯＳＦＥＴ１１０１のゲートに接続されている。この構成において、定電流原１１００による一定電流ＩｔとＮ型ＭＯＳＦＥＴ１１０１における電流Ｉ１とＮ型ＭＯＳＦＥＴ１１０２における電流Ｉ２と容量Ｃからの放電電流Ｉｃとの間には、

Ｉｔ（一定）＝Ｉ１＋Ｉ２

Ｉ２＝Ｉｔ（一定）−Ｉ１＝Ｉｃ

の関係があり、一定電流ＩｔからＮ型ＭＯＳＦＥＴ１１０１における電流Ｉ１を引いた残りがＮ型ＭＯＳＦＥＴ１１０２における電流Ｉ２となり、そのミラーとして得られる電流Ｉｃが容量Ｃからの放電電流となって、この放電時間により遅延回路４７の遅延時間が決まる。この場合、制御端子４５からのフィードバック電流ＩＦＢの増加に従って電流Ｉ１が大きくなると電流Ｉ２が小さくなって同じ値の電流Ｉｃも小さくなり、容量Ｃからの放電時間が長くなって遅延時間も長くなる。

したがって、図１３に示すように、時間ｔ１において負荷が軽くなり出力電圧Ｖｏｕｔが上昇するとフィードバック電流ＩＦＢが増え、このフィードバック電流ＩＦＢの増加に従って電流Ｉ１が大きくなると電流Ｉ２が小さくなって電流Ｉｃも小さくなり、容量Ｃからの放電時間が長くなって遅延時間が長くなり、ブランキング時間ｔも長くなる。

以上により、トランスリセット検出信号によるスイッチング素子（パワーＭＯＳＦＥＴ）１のオン開始を遅延させるためのブランキング時間を、負荷状態に応じて自動的に変化させることができ、負荷が軽くなれば軽くなるほど最高周波数が低くなるため、スイッチング素子（パワーＭＯＳＦＥＴ）１におけるスイッチングロスを抑制することができ、特に軽負荷時におけるスイッチングロスの抑制効果として大きなものがある。

なお、上記では、図１１に示すように、軽負荷時検出回路２４を用いることにより、軽負荷時には、スイッチング素子１によるスイッチング動作が間欠スイッチング動作となるようにした構成において、遅延回路４７を設け、この遅延回路４７に対して、制御端子４５で検出している負荷状態に応じて、Ｉ−Ｖ変換器２１からノード４９を通じて自動的に遅延時間を変更する場合を説明したが、図１４に示すように、軽負荷時検出回路２４を用いない構成とし、スイッチング素子１による間欠スイッチング動作が行われない場合にも、同様に実施でき同様の効果が得られる。
（実施の形態４）
本発明の実施の形態４のスイッチング電源制御用半導体装置を説明する。

図１５は本実施の形態４のスイッチング電源制御用半導体装置の一構成例を示す回路図である。このスイッチング電源制御用半導体装置４６は、図１５に示すように、図１に示す実施の形態１のスイッチング電源制御用半導体装置における軽負荷時検出回路２４に対して、その軽負荷時検出用比較器２２の出力に接続した端子５３と端子（ＧＮＤ）４２との間に抵抗５４を外部接続した場合に、遅延回路４７を図１と同様に設けた構成としている。

つまり、このスイッチング電源制御用半導体装置４６では、待機時検出電圧を任意に設定するための端子５３が設けられており、検出電圧変更手段である外付けの軽負荷時検出電圧調整用抵抗５４を接続できるようになっている。その他の構成は、図１に示すスイッチング電源制御用半導体装置４６の構成と同様になっている。

以上のように構成されたスイッチング電源制御用半導体装置において、スイッチング素子１のオンタイミングに対する遅延回路４７による遅延動作は、図１に示すスイッチング電源制御用半導体装置と同様であるので、ここでは、おもに軽負荷時検出回路２４における動作を以下に説明する。

軽負荷時検出電圧調整用抵抗５４は、基準電圧源２３から出力される基準電圧を調整するために、軽負荷時検出用比較器２２のマイナス端子の電位と基準電位との間に設けられており、この軽負荷時検出電圧調整用抵抗５４の値を変化させることによって、軽負荷時検出用比較器２２のプラス側端子に入力される軽負荷時検出電圧ＶＲが調整される。

このように、軽負荷時検出電圧調整用抵抗５４を設けて、軽負荷時検出電圧を任意に調整することにより、待機中の軽負荷時における必要とされる負荷にあわせて、スイッチング素子１のスイッチング動作が停止および再開する際の負荷電流を、最適に調整することができる。

なお、上記のスイッチング電源制御用半導体装置における軽負荷時検出回路２４に対して、その軽負荷時検出用比較器２２の出力に接続した端子５３と端子４２との間に抵抗５４を外部接続した構成は、前述の各実施の形態のスイッチング電源制御用半導体装置でも、軽負荷時検出回路２４を設けた構成とした場合に、適用することができ同様の効果が得られる。

以上の各実施の形態のスイッチング電源制御用半導体装置のように、スイッチング素子の間欠スイッチング動作のための構成に、スイッチング素子のオンタイミングに対する遅延動作のための構成を新たに設けることで、更なる電源効率の改善が実現できる。製品としては、省エネに重点をおき、現在世の中で言われているＷ．Ｗ入力で待機電力０．１Ｗをクリアできるものである。

本発明のスイッチング電源制御用半導体装置は、軽負荷時の高周波数動作化を抑制してスイッチングロスを低減し、軽負荷時の電源効率を改善することができ、軽負荷時の消費電力を削減することができるとともに、擬似共振動作であるため、通常動作時にも軽負荷時から重負荷時までの全負荷領域で高効率化および低ノイズ化を容易に実現することができるものであり、商用電源からの交流電源を機器に必要とされる直流電源へ変換するＡＣ−ＤＣスイッチング電源等に有効に適応させることができる。

本発明の実施の形態１のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置を備えたスイッチング電源装置の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置およびそのスイッチング電源制御用半導体装置を備えたスイッチング電源装置の動作を説明するためのタイムチャート 同実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の動作を説明するためのタイムチャート 同実施の形態１のスイッチング電源制御用半導体装置における基準電圧源の内部回路の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置におけるスイッチング動作を示す波形図 同実施の形態１のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図 同実施の形態１のスイッチング電源制御用半導体装置の他の構成例を示す回路図 本発明の実施の形態２のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態２のスイッチング電源制御用半導体装置の他の構成例を示す回路図 本発明の実施の形態３のスイッチング電源制御用半導体装置の一構成例を示す回路図 同実施の形態３のスイッチング電源制御用半導体装置における遅延回路の一構成例を示す回路図 同実施の形態３のスイッチング電源制御用半導体装置における遅延回路の動作を示す波形図 同実施の形態３のスイッチング電源制御用半導体装置の他の構成例を示す回路図 本発明の実施の形態４のスイッチング電源制御用半導体装置の一構成例を示す回路図 従来のスイッチング電源制御用半導体装置の一構成例を示す回路図

符号の説明

１ スイッチング素子（パワーＭＯＳＦＥＴ）
２、４、３２、３４ 定電流源
３、５ 切り換えスイッチ
６ レギュレータ
７ 起動／停止用比較器
８ ゲートドライバ用基準電源（内部回路基準電源）
９ ゲートドライバレギュレータ用（内部回路基準電源用）比較器
１０ 起動パルス発生回路
１１ ローサイドクランプ
１２ ハイサイドクランプ
１３ トランスリセット検出回路
１４ クランプ回路
１５、１６ Ｐ型ＭＯＳＦＥＴ
１７、１８ Ｎ型ＭＯＳＦＥＴ
１９、５４ 抵抗器
２１ Ｉ−Ｖ変換器
２２ 軽負荷時検出用比較器
２３ 基準電圧源
２４ 軽負荷時検出回路
２５ インバータ
２６、３８、４８ ＡＮＤ回路
２７ トランスリセットパルス発生回路
２８ 間欠終了パルス発生回路
２９ ＯＲ回路
３０ ＲＳフリップフロップ
３１ クランプ回路
３３、３５ Ｐ型ＭＯＳＦＥＴ
３６ ドレイン電流検出用比較器
３７ オン時ブランキングパルス発生回路
４０ ゲートドライバ
４１ スイッチング素子入力端子
４２ スイッチング素子出力端子（グランド端子）
４３ 起動電圧検出用端子
４４ トランスリセット検出端子
４５ 制御端子
４６ スイッチング電源制御用半導体装置
４７ 遅延回路
４９ ノード
５１、１０２、１０５、１１１、１１７、１１８ コンデンサ
１０１、１０４、１１２ 整流器
１０３ トランス
１０３ａ 一次巻線
１０３ｂ 二次巻線
１０３ｃ 三次巻線（バイアス巻線）
１０６ 出力電圧検出回路
１０７ ＬＥＤ
１０８ ツェナーダイオード
１０９ 負荷
１１０ フォトトランジスタ
１１６ 抵抗
３００、３０１ 定電流源
３０２ Ｐ型ＭＯＳＦＥＴ
３０３ 抵抗器
３０４ インバータ

Claims (5)

1. 直流の入力電圧をトランスの一次巻線を介してスイッチング素子に印加し、前記スイッチング素子のスイッチング動作により、前記トランスの二次巻線に発生した交流電流を整流平滑して得られた直流電圧を制御して、負荷に電力供給するスイッチング電源において、前記トランスの三次巻線に発生した交流電圧から、前記スイッチング素子のスイッチング動作により発生する前記トランスのリセット状態を検出して、そのリセット状態を示すトランスリセット検出信号を出力するトランスリセット検出回路と、前記トランスの二次巻線に発生した交流電流に基づく前記直流電圧の変化を示す制御電流の電流値を電圧に変換するＩ−Ｖ変換器と、前記Ｉ−Ｖ変換器からの出力電圧を基にして前記スイッチング素子に流れる電流を検出し、その検出値に応じて前記スイッチング素子のスイッチングオンを制御するための電流検出信号を出力する電流検出信号出力手段とを有する制御回路を具備し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記電流検出信号出力手段からの電流検出信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記スイッチング素子のスイッチング動作を制御するスイッチング電源制御用半導体装置であって、前記電流検出信号出力手段からの電流検出信号に対して所定の遅延時間を与える遅延回路を設け、前記遅延回路から所定の時間遅延した前記電流検出信号を出力するまで、前記トランスリセット検出回路からのトランスリセット検出信号をマスクして、前記スイッチング素子のスイッチング動作を停止するよう構成したことを特徴とするスイッチング電源制御用半導体装置。
2. 前記遅延回路による前記遅延時間を決定するための部品を外部接続とし、前記遅延回路を、外部接続した部品の定数に応じて前記遅延時間を決定するよう構成したことを特徴とする請求項１に記載のスイッチング電源制御用半導体装置。
3. 前記遅延回路を、前記負荷状態の変動に従って変化する前記制御電流の電流値に応じて前記遅延時間を自動的に決定するよう構成したことを特徴とする請求項１に記載のスイッチング電源制御用半導体装置。
4. 前記Ｉ−Ｖ変換器からの出力電圧の変化に基づいて、前記負荷への電力供給の大きさを示す負荷状態として軽負荷時を検出した場合に、前記スイッチング素子によるスイッチングの間欠動作を制御するための制御信号を出力する軽負荷時検出回路を設け、前記軽負荷時検出回路を、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出下限電圧よりも小さくなったときに、前記スイッチング素子のスイッチング動作を停止し、前記Ｉ−Ｖ変換器からの出力電圧が前記軽負荷時を検出するための軽負荷時検出上限電圧よりも大きくなったときに、前記スイッチング素子のスイッチング動作を再開するように、前記間欠動作を制御するための制御信号を出力するよう構成し、前記制御回路により、前記トランスリセット検出回路からのトランスリセット検出信号、および前記軽負荷時検出回路からの制御信号に基づいて、前記スイッチング素子の制御電極を駆動し、前記間欠動作を制御するよう構成したことを特徴とする請求項１から請求項３のいずれかに記載のスイッチング電源制御用半導体装置。
5. 前記スイッチング素子と前記制御回路とを同一の半導体基板上に集積化し、前記半導体基板上に、少なくとも、前記入力電圧を前記トランスの一次巻線を介して前記スイッチング素子へ入力するためのスイッチング素子入力端子と、前記スイッチング素子のスイッチング動作により得られたスイッチング電流を出力するためのスイッチング素子出力端子と、前記制御回路に前記スイッチング素子のスイッチング動作により前記トランスの三次巻線に発生した電流に基づく直流電圧を供給するための電源端子と、前記負荷状態に応じて変化する前記トランスの二次巻線側の直流電圧に基づいて、前記スイッチング素子によるスイッチング動作を制御する制御信号を入力するための制御端子と、前記トランスリセット検出回路に前記トランスリセット検出信号を供給するためのトランスリセット検出用端子とを、外部接続端子として設けたことを特徴とする請求項１から請求項４のいずれかに記載のスイッチング電源制御用半導体装置。

Images