JP2005142493A5 - - Google Patents

Claims (10)

1. 互いに平行に形成された複数のデータ選択線，前記複数のデータ選択線と交差し、互いに平行に配列された複数のデータ転送線，および前記複数のデータ転送線と前記複数のデータ選択線の交差部に配置され、電気的に書き換え可能なメモリセルを備える複数のメモリセルユニットと、
   前記メモリセルユニットが複数個前記データ選択線方向に配置されたメモリセルアレイブロックと、
   前記複数のメモリセルユニットの一端に共通に接続され、前記複数のデータ選択線方向に配列された複数の第一のソース線と、
   前記複数の第一のソース線と電気的に接続され、前記複数のデータ選択線方向に配置された複数の第ニのソース線
   とを備えることを特徴とする不揮発性半導体記憶装置。
2. 前記複数の第一のソース線と前記複数のデータ選択線方向に配置された複数の第ニのソース線は、前記第一のソース線上方において接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記複数の第一のソース線と前記複数のデータ選択線方向に配置された複数の第ニのソース線は、前記メモリセル上方において接続されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 電源配線と、
   前記電源配線と前記第二のソース線との間に配置された第一のトランジスタ
   とを更に備えることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の不揮発性半導体記憶装置。
5. 前記電源配線は、チップ片側にのみ形成された電源配線パッドに接続されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 前記メモリセルアレイブロックが複数個のデータ転送線方向に形成されたメモリセルアレイと、
   前記メモリセルアレイのデータ選択線方向に配置されたデータ選択線制御回路と、
   前記メモリセルアレイのデータ転送線方向に配置されたセンスアンプ回路
   とを備え、前記第一のトランジスタは、前記データ選択線制御回路のデータ転送線方向で、且つ前記センスアンプ回路のデータ制御線方向において、メモリセルアレイの角方向に選択的に配置されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
7. 前記第二のソース線は、前記メモリセルユニットの周期の整数倍で形成されていることを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の不揮発性半導体記憶装置。
8. 前記第二のソース線の幅をｚとし、前記半導体基板から前記第二のソース線までの高さをｙとすると、ｚ／２＜ｙとなるようにｚを形成することを特徴とする請求項１乃至請求項３の内、いずれか１項に記載の不揮発性半導体記憶装置。
9. 前記第二のソース線は、前記データ転送線方向および前記データ選択線方向に対して、斜め方向に延伸し配置されることを特徴とする請求項２又は請求項３に記載の不揮発性半導体記憶装置。
10. 前記第二のソース線は、前記メモリセルアレイブロック内の複数のメモリセルについて、二つ以上のメモリセルを被覆し、実質的に一定の被覆率となるように形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。