JP2004200941A - 分波器、および通信機 - Google Patents
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Abstract
【解決手段】アンテナ端子3に並列に接続された送信側フィルタ1および受信側フィルタ2と、アンテナ端子3並びに送信側フィルタ1および受信側フィルタ2の少なくとも一方の間に位置する整合回路15とを有する。整合回路15の一部は、高調波抑圧用のトラップ回路9、10を兼ねている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、弾性表面波フィルタを用いた分波器(デュプレクサ)、特に、部品点数の増加や、製品サイズの増加を抑制しながら、高調波の抑圧と耐サージ性との向上を実現できる分波器、およびそれを用いた通信機に関するものである。
【0002】
【従来の技術】
近年、移動体通信機の一つである携帯電話は、汎用されるにつれ、さらなる薄型化や小型化と共に動作の安定化(例えば、経時的な故障率の低減)が求められてきている。
【0003】
このような携帯電話では、アンテナを送信側と受信側とで共用して小型化を図るために、送信用高周波信号と、上記送信用高周波数信号と中心周波数が相違する受信用高周波信号とを分けるための分波器(デュプレクサ、以下、DPXと記す)が設けられている。よって、上記DPXは、アンテナに接続された送信フィルタと受信フィルタとをそれぞれ有している。
【0004】
上記DPXにおいては、図11に示すように、送信側(Tx)と受信側(Rx)との間の相互干渉を抑制するため、例えば、アンテナ(ANT.)とRxフィルタ52との間に整合回路として、並列容量59−直列インダクタ58−並列容量57の3セクションで構成されるローパスフィルタが設けられている(特許文献1参照)。
【0005】
上記DPXでは、上記整合回路により、アンテナ側からみたRxフィルタ52側の相手周波数(つまりTxフィルタ51の通過帯域周波数)におけるインピーダンスを無限大にし、かつ、合成時の相手側通過帯域インピーダンスの変化を最小限にできて、相互干渉を抑制できる。
【0006】
一方、DPXに対しては、高調波(特に2倍波と3倍波)抑圧に関する要求がある。すなわち、携帯電話の一回路ブロック図である図12に示すように、携帯電話では、通常、DPX50のTxフィルタ51の入力側にはパワーアンプ(PA)61が配置されており、PA61の特性上、通信信号の高調波が発生するので、アンテナから高調波も発信されて、上記高調波がノイズになるという不都合を生じている。そこで、従来は、上記不都合を回避するために、Txフィルタ51の入力端子とPA61との間の位置63にアイソレーターを配置していた。
【0007】
さらに、上記携帯電話のフィルタとして、通過帯域が高くなるに伴い、小型化が可能な弾性表面波フィルタ(以下、SAWフィルタと記す)の使用が検討されてきた。上記SAWフィルタは、圧電基板上に、複数の電極指を交叉させて有するくし型電極部(すだれ状電極、又はインターディジタルトランスデューサといい、以下、IDTと記す)を、複数、弾性表面波の伝搬方向に沿って有し、さらに好ましくは上記各IDTにおける上記伝搬方向に沿った両側(左右)にそれぞれ反射器(リフレクタ)を備えているものである。
【0008】
しかしながら、SAWフィルタを用いたDPXにおいても、SAWフィルタの構造上から、通過帯域の周波数に対する高調波(2倍波、3倍波、・・・、n倍波)が通過させるため、PA61から入力された高調波も通過させてしまい、ノイズ発生につながる恐れがある。
【0009】
また、SAWフィルタの電極間ピッチはサブミクロンから2μmと狭いために耐サージ性が低いという問題点がある。携帯電話使用時に静電気がアンテナから侵入すると、SAWフィルタが破壊されるという問題点があり、ESD(静電気放電)対策が求められている。
【0010】
【特許文献1】
特開平6−350307号公報(公開日:1994年12月22日)
【0011】
【特許文献2】
特開平7−226607号公報(公開日:1995年8月22日)
【0012】
【特許文献3】
特開2001−127663号公報(公開日:2001年5月11日)
【0013】
【特許文献4】
特開2001−352271号公報(公開日:2001年12月21日)
【0014】
【発明が解決しようとする課題】
しかしながら、特許文献1に記載のDPXに対して、小型化を図るため、Txフィルタ51およびRxフィルタ52にそれぞれSAWフィルタを用いた場合、PA61からSAWフィルタであるTxフィルタ51に入力される高調波を抑圧するために、Txフィルタ51とPA61との間にアイソレーターを別に設置したり、SAWフィルタからの高調波を抑圧するのに、アンテナとTxフィルタ51との間にアイソレーターを別に設置したりする必要がある。さらに、用いた各SAWフィルタの耐サージ性を向上させる保護回路を別に設けると、アイソレーターや保護回路といった部品数が多くなって、大型化を招来するという課題を生じている。
【0015】
【課題を解決するための手段】
本発明のDPXは、以上の課題を解決するために、アンテナ端子に並列に接続された送信側(Tx)フィルタおよび受信側(Rx)フィルタと、アンテナ端子、並びに、送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねていることを特徴としている。
【0016】
上記構成によれば、整合回路を有しているので、アンテナを送信側と受信側とで共有しても送信側フィルタおよび受信側フィルタの間での相互干渉を抑制できて、上記構成を有する通信機において、アンテナの共有による小型化を図りながら送受信を安定化できる。
【0017】
また、上記構成では、整合回路の一部に、高調波抑圧用のトラップ回路を兼ねさせて設けたから、高調波抑圧が可能となり、かつ、従来のように、別に設ける必要が有ったアイソレーターを省くことができる。
【0018】
上記DPXでは、前記トラップ回路は、抑圧する高調波に応じた少なくとも1つのオープンスタブを備えていることが好ましい。上記構成によれば、オープンスタブは、例えば多層基板内に形成できて、大型化を回避できる。
【0019】
上記DPXにおいては、前記整合回路は、アンテナ端子とアースとの間に接続された並列インダクタンス素子を備えていることが望ましい。上記構成によれば、並列インダクタンス素子により、整合回路の容量を調整できて、整合回路において所望する特性を発揮できる。その上、上記構成においては、静電気放電のような大電圧なサージ電流がアンテナに印加されても、上記サージ電流を並列インダクタンス素子によりアースに逃がすので、受信側フィルタを上記サージ電流から守ることができて、耐サージ性を向上できる。
【0020】
上記DPXでは、前記オープンスタブは、送信側フィルタおよび受信側フィルタの通過帯域内にて、容量性であり、かつ前記並列インダクタンス素子との合成リアクタンスが容量性であることが好ましい。上記構成によれば、容量性であることにより、整合回路の特性の調整が容易になる。
【0021】
上記DPXにおいては、前記並列インダクタンス素子が20以上のQ値を有することが望ましい。上記構成によれば、20以上のQ値によって、上記構成の特性(例えば、挿入損失)を改善できる。
【0022】
上記DPXでは、前記整合回路が、アンテナ端子に接続された第1の並列容量と、直列インダクタと、第2の並列容量とを備え、該第1の並列容量が前記トラップ回路を含むことが好ましい。
【0023】
上記DPXにおいては、前記送信側フィルタおよび受信側フィルタの双方、もしくはそれぞれを搭載するパッケージが設けられ、該パッケージ及び整合回路の一部を実装する多層基板が設けられていてもよい。上記構成によれば、整合回路の一部を実装したので、整合回路の調整が容易であり、高Q値のインダクタンスを整合回路に用いることができて、特性上有利にできる。
【0024】
上記DPXでは、前記トラップ回路が多層基板に内蔵されていてもよい。上記構成によれば、トラップ回路を多層基板に内蔵したから、大型化を回避できる。
【0025】
上記DPXにおいては、前記整合回路の並列インダクタンス素子がチップコイルであってもよい。上記構成によれば、整合回路の並列インダクタンス素子をチップコイルとしたので、高Q値のインダクタンスを整合回路に用いることができて、特性上有利にできる。
【0026】
上記DPXでは、前記整合回路の並列インダクタンス素子がショートスタブであり、多層基板に内蔵されていてもよい。上記構成によれば、ショートスタブを多層基板に内蔵したから、大型化を回避できる。
【0027】
上記DPXにおいては、前記送信側フィルタおよび受信側フィルタの双方を搭載するパッケージが設けられ、該パッケージに整合回路が内蔵されていてもよい。上記構成によれば、パッケージに整合回路を内蔵したから、大型化を回避できる。
【0028】
上記DPXでは、前記整合回路の並列インダクタンス素子が、らせん状パターンのマイクロストリップ線路で形成されていてもよい。上記DPXにおいては、前記送信側フィルタが、前記送信側フィルタおよび受信側フィルタは、それぞれ、弾性表面波フィルタであってもよい。上記DPXでは、アンテナ側に直列共振子が配置されているラダー型フィルタであってもよい。上記構成によれば、送信側フィルタおよび受信側フィルタをそれぞれ弾性表面波フィルタとしたから、耐サージ性の改善効果をより一層発揮できる。
【0029】
本発明の通信機は、上記の何れかに記載のDPXを有していることを特徴としている。
【0030】
【発明の実施の形態】
本発明の実施の各形態について図1ないし図10に基づいて説明すれば、以下の通りである。
【0031】
(実施の第一形態)
図1(a)は本発明に係る実施の第一形態に関するDPXの回路構成を示し、図1(b)は上記DPXに用いたオープンスタブの平面図を示している。また、図2は本実施の第一形態に係るDPXの組み立て図および外観の斜視図を示している。
【0032】
図1(a)に示すように、上記DPXでは、Txでも示されている送信信号が入力される入力端子4と、Rxでも示されている受信信号が出力される出力端子5と、ANTで示されている送信信号と受信信号が入出力される入出力共用端子であるアンテナ端子3が設けられている。
【0033】
送信信号、受信信号用の各バンドパスフィルタ(BPF)として、入力側と出力側とに直列共振子がそれぞれ配置されているT型ラダー型のSAWフィルタが、TxSAW1、およびRxSAW2としてそれぞれ使用されている。
【0034】
TxSAW1は、アンテナ端子3と入力端子4との間に接続されている。RxSAW2は、アンテナ端子3と出力端子5との間に接続されている。これらTxSAW1、およびRxSAW2は、図2(a)および図2(b)に示すように、1つのパッケージ18に搭載されて納められている。
【0035】
さらに、上記DPXには、図1(a)に示すように、アンテナ端子3とTxSAW1との間に接続されたコンデンサ6と、アンテナ端子3とRxSAW2との間に接続された並列の第一容量14と、直列のインダクタ8と、並列の第二容量7とからなる整合回路15が接続されている。
【0036】
第一容量14は、アンテナ端子3とアースとの間に接続されている。インダクタ8は、アンテナ端子3とRxSAW2との間に接続されている。第二容量7は、RxSAW2とアースとの間に接続されている。
【0037】
上記コンデンサ6と、第一容量14と、インダクタ8と、第二容量7とにより、インピーダンス整合用の整合回路15が形成されている。整合回路15は、ANTの終端条件にインピーダンスを整合させる回路である。すなわち、このインピーダンスの整合回路15は、RxSAW2の通過帯域周波数にて、TxSAW1のインピーダンスができるだけオープン特性になるように、かつ、RxSAW2のインピーダンスがANT終端条件とできるだけ同じになるように整合するためのものである。
【0038】
同時に、整合回路15は、TxSAW1の通過帯域周波数にて、RxSAW2のインピーダンスができるだけオープン特性になるように、かつ、TxSAW1のインピーダンスがANT終端条件とできるだけ同じになるように整合するためのものである。
【0039】
上記DPXのTxフィルタであるTxSAW1はRx通過帯域に減衰極を集めた特性にする必要がある。一方、RxフィルタとしてのRxSAW2はTx通過帯域に減衰極を集めた特性にする必要がある。そこで、高周波側にできる減衰極は全てRx通過帯域減衰のために使用するように設計されている。
【0040】
したがって、上記DPXのTxSAW1およびRxSAW2は、高調波抑圧用の減衰極について考慮できないものとなっている。高調波抑圧の方法としては、トラップ回路を付加することが一般的であるが、小型化を考えるとトラップ回路を単純に付加することはできない。
【0041】
そこで、本実施の第一形態では、上記第一容量14は、Tx帯域の2倍波と3倍波の高調波が発生する周波数で減衰極を得るための各オープンスタブ(トラップ回路)9、10をマイクロストリップ線路で形成して有している。上記オープンスタブ9、10により、それぞれTx帯域の2倍波と3倍波の高調波を抑圧できる。
【0042】
なお、2つのオープンスタブ9、10は、それぞれ2倍波を抑圧するためのものと、3倍波を抑圧するためのものであるため、長さが互いに異ならされており、それぞれ、2倍波、3倍波でのおよそ1/4λとされている。
【0043】
オープンスタブは共振点よりも低周波数領域では容量性を、高周波数領域では誘導性を持つという特徴がある。上記の様に、高調波を抑圧するためのオープンスタブは通過帯域周波数では容量性であることになる。
【0044】
スタブとは、スタブ共振器とも呼ばれ、分布定数線路を、λ/4の偶数倍の長さで短絡(ショートスタブ)、もしくはλ/4の奇数倍の長さで開放(オープンスタブ)としたインピーダンス零の直列共振器、またはλ/4の奇数倍の長さで短絡もしくはλ/4の偶数倍の長さで開放としたインピーダンス∞の並列共振器である。上記λは、所望する減衰極の周波数の波長である。
【0045】
これらオープンスタブ9、10を、図1(b)に示すように内蔵する、多層基板12が設けられている。また、オープンスタブ9、10は、それらを形成する各マイクロストリップ線路を多層基板12内の層に内蔵して形成されているから、上記オープンスタブ9、10を設けても、多層基板12の厚さが50μm程度厚くなるだけで、上記多層基板12の面方向の断面積(つまり占有面積)を、設ける前と同様に維持して、大型化を回避できる。
【0046】
上記DPXにおいては、各オープンスタブ9、10は通過帯域内で並列キャパシタンス素子として働き、かつTx帯域の2倍波および3倍波の高調波をそれぞれ抑圧する長さに調節されるので容量値が固定されている。
【0047】
そこで、上記DPXでは、第一容量14において所望の容量を得るために、容量調整用として並列インダクタンス素子11が、アンテナ端子3とアースとの間に接続されて設けられている。
【0048】
また、上記多層基板12上には、2つの積層コンデンサである、コンデンサ6および第二容量7と、2つの巻線タイプチップコイルである各インダクタ8、11と、前記パッケージ18とが表面実装されている。特に、並列インダクタンス素子11はQが20以上の巻線タイプチップコイルが好ましい。各チップ部品は、多層基板12の部品実装面に予め形成した信号線路で互いに接続されている。各部品を多層基板12の表面に実装したのち、金属カバー20を実装部品が覆われるように多層基板12に対して実装して、本実施の第一形態のDPXが完成される。
【0049】
上記DPXでは、SAWフィルタである、TxSAW1およびRxSAW2を用いることにより小型化を図ることができ、また、整合回路15を、並列の第一容量14と、直列のインダクタ8と、並列の第二容量7の構成とし、並列の第一容量14を、各オープンスタブ(トラップ回路)9、10と並列インダクタンス素子11とで形成することで、高調波の抑圧と静電気放電(ESD)対策をも同時に実現できる。
【0050】
(実施の第二形態)
本発明に係る実施の第二形態のDPXを図3および図4に基づいて説明すれば以下の通りである。なお、本実施の第二形態では、上記実施の第一形態と同様な機能を有する部材については同一の部材番号を付与してそれらの説明を省いた。
【0051】
上記DPXでは、並列インダクタンス素子11を、実施の第一形態にて用いた巻線タイプチップコイルに代えて、図3(a)に示すように、マイクロストリップ線路による並列インダクタンス素子16が設けられている。
【0052】
アースと短絡しているマイクロストリップ線路である並列インダクタンス素子16は、ショートスタブとか、1/2波長線路、短絡スタブとも呼ばれ、本来はある特性の周波数を減衰させる働きを備えているが、本実施の第二形態ではインダクタンス素子としてのみ使用されている。
【0053】
一般に、ショートスタブは、反共振点よりも小さい周波数では誘導性、反共振点から共振点の領域の周波数では容量性、共振点よりも大きい周波数では誘導性を有している。本実施の第二形態では、RxSAW2の通過帯域内で誘導性を有するようにショートスタブである並列インダクタンス素子16の長さが決定されていることが好ましい。
【0054】
この並列インダクタンス素子16のマイクロストリップ線路は、図3(b)に示すように、多層基板12の積層構造内に、例えば各オープンスタブ9、10が形成されている層と同層上に内蔵されている。
【0055】
また、並列インダクタンス素子16のマイクロストリップ線路のパターンは、ミアンダ状でもよいし、らせん状でもよいが、小型化を図れることから、らせん状パターンが好ましい。上記パターンの一方は、多層基板12にその厚さ方向に設けられたスルーホール(図示せず)によって多層基板12の裏面のアースパターンに接続されている。また、並列インダクタンス素子16のマイクロストリップ線路は、その共振点が通過帯域よりも高周波側となるように設定されており、よって、通過帯域ではインダクタンス成分を有している。
【0056】
本実施の第二形態では、実装部品点数を削減しつつ、高調波抑圧と耐サージ性向上の効果が得られる。つまり、容量調整用の並列インダクタンス素子16をマイクロストリップ線路で得るため、マイクロストリップ線路は多層基板12の積層構造に内蔵することが可能であり、実施の第一形態で多層基板12の表面に実装していた並列インダクタンス素子11の効果を、代替することができると共に、並列インダクタンス素子16のマイクロストリップ線路に要するパターン面積を小さくすることができるため、小型化できる。
【0057】
このような実施の第二形態のDPXでは、図4に示すように、多層基板12上に、コンデンサ6および第二容量7と、インダクタ8と、前記各TxSAW1、RxSAW2とが表面実装されている。各チップ部品は、多層基板12の部品実装面に予め形成した信号線路で互いに接続されている。各部品を多層基板12の表面に実装したのち、金属カバー22を実装部品が覆われるように多層基板12に対して実装して、本実施の第二形態のDPXが完成される。
【0058】
なお、本実施の形態では、各TxSAW1、RxSAW2をそれぞれ別々のパッケージに搭載したが、上記双方を1つのパッケージに搭載してもよい。また、上記の実施の各形態においては、BPFである各TxSAW1、RxSAW2は入力側と出力側に直列共振子が配置されるT型ラダー型のSAWフィルタとしたが、これらは、並列共振子から始まるπ型ラダー型のフィルタであってもよい。
【0059】
上記のようなDPXを用いた携帯電話等の通信機では、TxSAW1からの高調波を、各オープンスタブ9、10によって抑圧することができ、携帯電話などのセット商品のノイズ特性を向上させることができる。
【0060】
各オープンスタブ9、10を使用して高調波を抑圧できることを調べるために、第一容量14に通常の積層コンデンサを用いた従来例と、本実施の第一形態とを、それぞれ各周波数での挿入損失をそれぞれ測定した。それらの結果を図5(図中、本実施の第一形態を実線にて、従来例を破線にて示した)および表1に示した。
【0061】
【表1】
【0062】
図5および表1から明らかなように、各オープンスタブ9、10の各共振点を、それぞれ、ほぼ2倍波、3倍波の各高調波の波長に合わせることで、PAから発生したり、SAWフィルタから発生したりする高調波やスプリアスを抑圧できることが分かる。
【0063】
次に、本発明に係る実施の第一および第二形態のDPXと、従来例のDPXとを、耐サージ性について調べた。その結果を図6に示した。図6の、各印加電圧に対する静電破壊率を示す、各検量線は以下の通りであった。ここで、mは直線の傾きを、μは63%確率での印加電圧を示す。m、μ共に大きい方が耐サージ性は高い。
【0064】
従来例:×−×、Fail/Data::30/30、γ=0.0
m(1)=4.56、μ(1)=2.33e+002
実施の第二形態:+−+、Fail/Data::30/30、γ=0.0
m(1)=3.36、μ(1)=3.79e+003
実施の第一形態:*−*、Fail/Data::30/30、γ=0.0
m(1)=3.28、μ(1)=3.95e+003
図6から明らかなように、本発明は従来例と比べて、耐サージ性をより向上でき、携帯電話などのセット商品の電気的耐久性を向上させることができることが分かる。すなわち、本発明においては、並列インダクタンス素子11、16をANT−Tx(Rx)間に接続しているため、ANTから静電気によるサージ電流が飛び込んでも、並列インダクタンス素子11、16を通してアース側に上記サージ電流を逃がすことができ、SAWフィルタにサージ電流が達することを阻止できるため、耐サージ性が向上する。
【0065】
また、本実施の第一および第二形態では、T型のラダー型SAWフィルタを使用している設計であるから、一つの共振子に印加される電圧を分散させることができるため、耐サージ性を向上できる。
【0066】
さらに、DPXサイズを大きくすること無く、上記2つの効果(高調波抑圧、耐サージ性向上)が得られるのは、各オープンスタブ9、10を多層基板12の積層構造に内蔵したマイクロストリップ線路で形成して、マイクロストリップ線路の形成に必要な面積を多層基板12内に内挿できるため、DPXの表面積を大きくする必要がないからである。
【0067】
また、部品点数の増加を回避できるのは(整合回路15のCとLを全てチップで構成した場合と比べて)、通過帯域内ではオープンスタブが並列キャパシタンス素子として機能するから、従来の積層コンデンサなどのチップ部品で設けられていた並列キャパシタンス素子を削除することができる。また、オープンスタブで発生する容量は並列インダクタンス素子を実装することで調整できるため、結果的に部品点数の増加を招かない。
【0068】
また、上記DPXにおいて、用いた並列インダクタンス素子のQ値を1〜100の範囲内で種々変化させて、その挿入損失を測定した。それらの結果を図7および図8に示した。その結果から、用いた並列インダクタンス素子のQ値は20以上が好ましいことが分かる。さらに、一般にマイクロストリップ線路で形成するインダクタよりも巻線タイプのチップコイル部品のQは高いので、並列インダクタンス素子に巻線タイプのチップコイル部品を使用した方がDPXの挿入損失を劣化させることが少ない点で有利である。
【0069】
次に、図9および図10に示すように、らせん状パターン34でマイクロストリップ線路を形成すると、ミアンダ状パターン32のマイクロストリップ線路と比較してパターン長を短くできるため、パターン配置に必要な面積を小さくすることができる。
【0070】
そのメカニズムは以下の通りである。らせん状パターンにすると、隣接する配線に流れる信号の方向が同じになるため、電流によって発生する磁界が打ち消されにくくなる。これに対しミアンダ状パターンでは、隣接する配線に流れる信号の方向が逆になるため、電流によって発生する磁界が打ち消されやすくなる。したがって、磁界結合が、らせん状パターンの方が小さくなるため、磁界結合によるインダクタンス成分のロスも小さくなり、その結果、パターン長を短くすることができる。
【0071】
以下に、本願発明と、各先行技術との対比についてそれぞれ述べる。まず、特開平7−226607号公報には、誘電体多層基板の内層に配置したストリップ線路(整合回路)と基板主面に設けたSAWフィルタとをビアホールによって接続する、SAWフィルタを用いたデュプレクサが開示されている。上記公報の実施例中にオープンスタブを形成して減衰極を得るという記載がある。しかしながら、上記公報の構成では、整合回路の構成が本願発明と異なると共に、ESD対策の効果はない。
【0072】
次に、特開平13−352271号公報においては、移動体通信機のアンテナに接続する静電気保護回路が開示されている。上記公報の構造では、並列接続した伝送線路を設けることにより、ANT.から飛び込んだ静電気をアースに逃がし、静電気放電による破壊を防止できる。この構造では、高調波を抑制する機能はないので、別途、高調波を抑制するトラップ回路を設ける必要がある。
【0073】
最後に、特開平13−127663号公報では、高周波スイッチモジュールで、ANT.−フィルタ間に並列インダクタンス素子と直列キャパシタンス素子から構成される回路を静電気保護用に付加した構成が開示されている。上記構成においては、付加回路面積が必要になることによる回路の大型化を抑制するために、多層基板の積層構造が使用されている。この構成では、高調波を抑制するトラップ回路とは別に静電気保護用の回路を設けるので、部品点数が増加する。
【0074】
【発明の効果】
本発明のDPXは、以上のように、アンテナ端子に並列に接続された送信側フィルタおよび受信側フィルタと、アンテナ端子、並びに送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねている構成である。
【0075】
それゆえ、上記構成は、整合回路の一部が高調波抑圧用のトラップ回路を兼ねているので、高調波抑圧を図ることができると共に、大型化を回避できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明に係るDPXの実施の第一形態を示し、(a)は回路ブロック図であり、(b)は上記DPXの各オープンスタブの平面図である。
【図2】(a)〜(c)は上記DPXの各組み立て図である。
【図3】本発明に係るDPXの実施の第二形態を示し、(a)は回路ブロック図であり、(b)は上記DPXの各オープンスタブおよび並列インダクタンス素子の平面図である。
【図4】(a)〜(c)は上記DPXの各組み立て図である。
【図5】上記DPXにおいて、2倍波および3倍波の高調波が従来例のDPXと比べて低減されていることを示すグラフである。
【図6】上記実施の第一および第二形態のDPXと、従来例のDPXとの各耐サージ性を示すグラフである。
【図7】上記実施の第一形態のDPXにおける、用いた並列インダクタンス素子のQ値の違いによる挿入損失の変化を示すグラフである。
【図8】上記実施の第一形態のDPXにおける、用いた並列インダクタンス素子のQ値の違いによる挿入損失の変化を示す、他のグラフである。
【図9】上記DPXに用いたマイクロストリップ線路長とインダクタンスとの関係を、らせん状パターンとミアンダ状パターンとで示したグラフである。
【図10】上記マイクロストリップ線路の平面図であり、(a)はミアンダ状パターンを示し、(b)はらせん状パターンを示す。
【図11】従来のDPXの回路ブロック図である。
【図12】従来の携帯電話の回路ブロック図である。
【符号の説明】
1 TxSAW(送信側フィルタ)
2 RxSAW(受信側フィルタ)
3 アンテナ端子
9 オープンスタブ(トラップ回路)
10 オープンスタブ(トラップ回路)
15 整合回路
Claims (15)
- アンテナ端子に並列に接続された送信側フィルタおよび受信側フィルタと、
アンテナ端子、並びに、送信側フィルタおよび受信側フィルタの少なくとも一方の間に位置する整合回路とを有し、
前記整合回路の一部は、高調波抑圧用のトラップ回路を兼ねていることを特徴とする、分波器。 - 前記トラップ回路は、抑圧する高調波に応じた少なくとも1つのオープンスタブを備えていることを特徴とする、請求項1に記載の分波器。
- 前記整合回路は、上記アンテナ端子とアースとの間に接続された並列インダクタンス素子を備えていることを特徴とする、請求項2に記載の分波器。
- 前記オープンスタブは、送信側フィルタおよび受信側フィルタの通過帯域内にて、容量性であり、かつ前記並列インダクタンス素子との合成リアクタンスが容量性であることを特徴とする、請求項3に記載の分波器。
- 前記並列インダクタンス素子が20以上のQ値を有することを特徴とする、請求項3または4に記載の分波器。
- 前記整合回路が、アンテナ端子に接続された第1の並列容量と、直列インダクタと、第2の並列容量とを備え、
該第1の並列容量が前記トラップ回路を含むことを特徴とする、請求項1ないし4の何れか1項に記載の分波器。 - 前記送信側フィルタおよび受信側フィルタの双方、もしくはそれぞれを搭載するパッケージが設けられ、
該パッケージ及び整合回路の一部を実装する多層基板が設けられていることを特徴とする、請求項1ないし6の何れか1項に記載の分波器。 - 前記トラップ回路が多層基板に内蔵されていることを特徴とする、請求項7に記載の分波器。
- 前記整合回路の並列インダクタンス素子がチップコイルであることを特徴とする、請求項7または8に記載の分波器。
- 前記整合回路の並列インダクタンス素子がショートスタブであり、多層基板に内蔵されていることを特徴とする、請求項7または8に記載の分波器。
- 前記送信側フィルタおよび受信側フィルタの双方を搭載するパッケージが設けられ、
該パッケージに整合回路が内蔵されていることを特徴とする、請求項1ないし6の何れか1項に記載の分波器。 - 前記整合回路の並列インダクタンス素子が、らせん状パターンのマイクロストリップ線路で形成されていることを特徴とする、請求項10または11に記載の分波器。
- 前記送信側フィルタおよび受信側フィルタは、それぞれ、弾性表面波フィルタであることを特徴とする、請求項1ないし12の何れか1項に記載の分波器。
- 前記送信側フィルタが、アンテナ側に直列共振子が配置されているラダー型フィルタであることを特徴とする、請求項1ないし13の何れか1項に記載の分波器。
- 請求項1ないし14の何れか1項に記載の分波器を有していることを特徴とする、通信機。
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