JP2003255194A - 光学素子搭載基板及びその製造方法 - Google Patents
光学素子搭載基板及びその製造方法Info
- Publication number
- JP2003255194A JP2003255194A JP2002073481A JP2002073481A JP2003255194A JP 2003255194 A JP2003255194 A JP 2003255194A JP 2002073481 A JP2002073481 A JP 2002073481A JP 2002073481 A JP2002073481 A JP 2002073481A JP 2003255194 A JP2003255194 A JP 2003255194A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- electrode
- substrate
- optical
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
- G02B6/4236—Fixing or mounting methods of the aligned elements
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
- G02B6/4236—Fixing or mounting methods of the aligned elements
- G02B6/424—Mounting of the optical light guide
- G02B6/4243—Mounting of the optical light guide into a groove
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
- G02B6/4236—Fixing or mounting methods of the aligned elements
- G02B6/4244—Mounting of the optical elements
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4256—Details of housings
- G02B6/426—Details of housings mounting, engaging or coupling of the package to a board, a frame or a panel
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4266—Thermal aspects, temperature control or temperature monitoring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/023—Mount members, e.g. sub-mount members
- H01S5/02325—Mechanically integrated components on mount members or optical micro-benches
- H01S5/02326—Arrangements for relative positioning of laser diodes and optical components, e.g. grooves in the mount to fix optical fibres or lenses
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
- G02B6/422—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements
- G02B6/4221—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements involving a visual detection of the position of the elements, e.g. by using a microscope or a camera
- G02B6/4224—Active alignment, i.e. moving the elements in response to the detected degree of coupling or position of the elements involving a visual detection of the position of the elements, e.g. by using a microscope or a camera using visual alignment markings, e.g. index methods
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4256—Details of housings
- G02B6/4262—Details of housings characterised by the shape of the housing
- G02B6/4265—Details of housings characterised by the shape of the housing of the Butterfly or dual inline package [DIP] type
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
- G02B6/24—Coupling light guides
- G02B6/42—Coupling light guides with opto-electronic elements
- G02B6/4201—Packages, e.g. shape, construction, internal or external details
- G02B6/4286—Optical modules with optical power monitoring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/02208—Mountings; Housings characterised by the shape of the housings
- H01S5/02216—Butterfly-type, i.e. with electrode pins extending horizontally from the housings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/022—Mountings; Housings
- H01S5/0225—Out-coupling of light
- H01S5/02251—Out-coupling of light using optical fibres
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
- H01S5/068—Stabilisation of laser output parameters
- H01S5/0683—Stabilisation of laser output parameters by monitoring the optical output parameters
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Optical Couplings Of Light Guides (AREA)
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【課題】光半導体素子と光ファイバや、レンズの光結合
が容易にでき、高周波信号の劣化を抑えて、高集積化で
きる光学素子搭載基板を提供する。 【解決手段】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記光学
素子搭載基板の表面に形成された絶縁膜と、前記ファイ
バと前記レンズが設置されるために前記基板に形成され
た溝部と、前記絶縁膜上に形成される薄膜電極、及び前
記薄膜電極と間隔を介して配置される前記薄膜コンデン
サと薄膜温度センサと、前記絶縁膜上に形成され、前記
薄膜電極に電気的に連絡するように前記光半導体素子を
搭載する領域に形成されたはんだ膜とを有する。
が容易にでき、高周波信号の劣化を抑えて、高集積化で
きる光学素子搭載基板を提供する。 【解決手段】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記光学
素子搭載基板の表面に形成された絶縁膜と、前記ファイ
バと前記レンズが設置されるために前記基板に形成され
た溝部と、前記絶縁膜上に形成される薄膜電極、及び前
記薄膜電極と間隔を介して配置される前記薄膜コンデン
サと薄膜温度センサと、前記絶縁膜上に形成され、前記
薄膜電極に電気的に連絡するように前記光半導体素子を
搭載する領域に形成されたはんだ膜とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、光学素子搭載基板
に係り、光半導体素子と光ファイバまたはレンズとを光
結合させ光学素子搭載基板に関する。
に係り、光半導体素子と光ファイバまたはレンズとを光
結合させ光学素子搭載基板に関する。
【０００２】
【従来の技術】従来、光半導体素子と光ファイバまたは
レンズとを光結合させる搭載基板であるシリコンオプテ
ィカルベンチとして、特開平8-201660号公報に開示され
た構造があった。このシリコンオプティカルベンチに
は、光ファイバや球状レンズを搭載固定するためのシリ
コン異方性エッチングによるＶ溝が形成されていた。
レンズとを光結合させる搭載基板であるシリコンオプテ
ィカルベンチとして、特開平8-201660号公報に開示され
た構造があった。このシリコンオプティカルベンチに
は、光ファイバや球状レンズを搭載固定するためのシリ
コン異方性エッチングによるＶ溝が形成されていた。
【０００３】また、高速伝送可能な小型光モジュール用
のシリコンオプティカルベンチとして、特開2001-36182
号公報に開示された構造があった。これには、誘電体膜
上に光半導体素子用の引き出し配線となる薄膜電極が形
成されていた。また、その薄膜電極のボンディングパッ
ド部はシリコン基板上の誘電体膜が除かれた領域に形成
されていた。
のシリコンオプティカルベンチとして、特開2001-36182
号公報に開示された構造があった。これには、誘電体膜
上に光半導体素子用の引き出し配線となる薄膜電極が形
成されていた。また、その薄膜電極のボンディングパッ
ド部はシリコン基板上の誘電体膜が除かれた領域に形成
されていた。
【０００４】また、特開平5-315707号公報には、Ｖ50Ｒ
ｕ50合金からなる薄膜温度センサを備える構造が開示さ
れている。
ｕ50合金からなる薄膜温度センサを備える構造が開示さ
れている。
【０００５】
【発明が解決しようとする課題】しかし、上記公知例に
記載された形態では、光半導体素子と光ファイバや、レ
ンズの光結合が容易にでき、高周波信号の劣化を抑え
て、高集積化できる光学素子搭載基板を提供するには、
前記公知例では十分でないことを見出した。特開平8-20
1660号公報では、シリコンの異方性エッチングによるＶ
溝がある凹凸基板に、光半導体素子を実際に駆動させる
ために必要な光半導体素子に通電するための部材等につ
いて記載されていない。
記載された形態では、光半導体素子と光ファイバや、レ
ンズの光結合が容易にでき、高周波信号の劣化を抑え
て、高集積化できる光学素子搭載基板を提供するには、
前記公知例では十分でないことを見出した。特開平8-20
1660号公報では、シリコンの異方性エッチングによるＶ
溝がある凹凸基板に、光半導体素子を実際に駆動させる
ために必要な光半導体素子に通電するための部材等につ
いて記載されていない。
【０００６】一方、データの伝送速度が高速化するにつ
れて薄膜電極やボンディングワイヤで伝送信号が劣化す
る問題がある。この劣化を低減させるためには、光半導
体素子と薄膜電極とのインピーダンス整合を取ること
と、ボンディングワイヤの長さをできるだけ短くして寄
生インダクタンス成分を抑えることとが重要である。イ
ンピーダンス整合をとるためには、Ｖ溝が形成された凹
凸基板に配線パターンとなる薄膜電極を高精度に形成す
る必要があり、ボンディングワイヤの長さを短くするた
めには、薄膜電極の配置を工夫する必要がある。また、
高周波の信号を取り扱うためパルス信号成分にオーバシ
ュート等のノイズが発生する。そのためノイズカット用
のフィルタ回路（ＲＣ回路等）が必要となる。さらに、
特開2001-36182号公報では、光半導体素子を実際に駆動
させるために必要な光半導体素子に通電するための部材
等を他の基板上に形成して、多くの基板間をワイヤで各
々を結合する複雑な構造になる。また、光ファイバまた
はレンズを搭載するための溝がなく、凹凸の無いシリコ
ン基板に薄膜電極が形成された構造である。そのため、
シリコンオプティカルベンチの他に光ファイバやレンズ
を搭載するために光フェルール等の別部品が必要とな
る。このため、光モジュールの部品点数が増え、各光部
品間で光結合をさせるための組み立て工程に時間を要
し、生産性を低下させる。また、各部品同士の結合損失
も累積しやすい。
れて薄膜電極やボンディングワイヤで伝送信号が劣化す
る問題がある。この劣化を低減させるためには、光半導
体素子と薄膜電極とのインピーダンス整合を取ること
と、ボンディングワイヤの長さをできるだけ短くして寄
生インダクタンス成分を抑えることとが重要である。イ
ンピーダンス整合をとるためには、Ｖ溝が形成された凹
凸基板に配線パターンとなる薄膜電極を高精度に形成す
る必要があり、ボンディングワイヤの長さを短くするた
めには、薄膜電極の配置を工夫する必要がある。また、
高周波の信号を取り扱うためパルス信号成分にオーバシ
ュート等のノイズが発生する。そのためノイズカット用
のフィルタ回路（ＲＣ回路等）が必要となる。さらに、
特開2001-36182号公報では、光半導体素子を実際に駆動
させるために必要な光半導体素子に通電するための部材
等を他の基板上に形成して、多くの基板間をワイヤで各
々を結合する複雑な構造になる。また、光ファイバまた
はレンズを搭載するための溝がなく、凹凸の無いシリコ
ン基板に薄膜電極が形成された構造である。そのため、
シリコンオプティカルベンチの他に光ファイバやレンズ
を搭載するために光フェルール等の別部品が必要とな
る。このため、光モジュールの部品点数が増え、各光部
品間で光結合をさせるための組み立て工程に時間を要
し、生産性を低下させる。また、各部品同士の結合損失
も累積しやすい。
【０００７】そこで、本発明の目的は、光半導体素子と
光ファイバや、レンズの光結合が容易にでき、高周波信
号の劣化を抑えて、高集積化できる光学素子搭載基板を
提供することにある。
光ファイバや、レンズの光結合が容易にでき、高周波信
号の劣化を抑えて、高集積化できる光学素子搭載基板を
提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、以下に示す構造をとることができる。
に、以下に示す構造をとることができる。
【０００９】例えば、光半導体素子と光ファイバ或いは
更にレンズとの光結合が容易に可能となる光ファイバや
レンズ搭載部を備える前記光学素子搭載基板上に、高周
波伝送信号の劣化を抑える薄膜電極やノイズ除去用のＲ
Ｃフィルタ回路（あるいは薄膜抵抗と薄膜コンデンサ）
或いは更に薄膜温度センサを併せて備える構造にした光
学素子搭載基板である。
更にレンズとの光結合が容易に可能となる光ファイバや
レンズ搭載部を備える前記光学素子搭載基板上に、高周
波伝送信号の劣化を抑える薄膜電極やノイズ除去用のＲ
Ｃフィルタ回路（あるいは薄膜抵抗と薄膜コンデンサ）
或いは更に薄膜温度センサを併せて備える構造にした光
学素子搭載基板である。
【００１０】具体的には、一例として以下の形態をとる
ことができる。 （１）光半導体素子と光ファイバとを光結合させる光学
素子搭載用基板であって、前記基板上に形成される絶縁
膜と、前記光ファイバが設置されるために前記基板に形
成された保持部と、前記保持部の周囲に位置する前記絶
縁上に形成される薄膜電極と前記薄膜コンデンサと、を
有する。前記絶縁膜は例えば、当該基板内部より抵抗が
高い膜である。また、更に温度センサを前記絶縁膜上に
搭載することが好ましい。 （２）または、光学素子搭載用基板であって、前記光フ
ァイバと前記レンズが設置されるために前記基板に形成
された溝部と、前記基板上に形成される、薄膜電極、フ
ィルタ回路を構成する抵抗とコンデンサ、及び前記コン
デンサと間隔を介して配置される薄膜温度センサと、前
記薄膜電極に電気的に連絡するように前記光半導体素子
を搭載する領域に形成されたはんだ膜と、前記フィルタ
回路は、少なくとも薄膜抵抗或いは薄膜コンデンサの一
方を有する。なお、前記はんだ膜は、前記薄膜電極の上
に配置される領域を有する。
ことができる。 （１）光半導体素子と光ファイバとを光結合させる光学
素子搭載用基板であって、前記基板上に形成される絶縁
膜と、前記光ファイバが設置されるために前記基板に形
成された保持部と、前記保持部の周囲に位置する前記絶
縁上に形成される薄膜電極と前記薄膜コンデンサと、を
有する。前記絶縁膜は例えば、当該基板内部より抵抗が
高い膜である。また、更に温度センサを前記絶縁膜上に
搭載することが好ましい。 （２）または、光学素子搭載用基板であって、前記光フ
ァイバと前記レンズが設置されるために前記基板に形成
された溝部と、前記基板上に形成される、薄膜電極、フ
ィルタ回路を構成する抵抗とコンデンサ、及び前記コン
デンサと間隔を介して配置される薄膜温度センサと、前
記薄膜電極に電気的に連絡するように前記光半導体素子
を搭載する領域に形成されたはんだ膜と、前記フィルタ
回路は、少なくとも薄膜抵抗或いは薄膜コンデンサの一
方を有する。なお、前記はんだ膜は、前記薄膜電極の上
に配置される領域を有する。
【００１１】具体的構造としては、例えば、光半導体素
子と光ファイバまたはレンズとを固定させて光結合をさ
せる光学素子搭載用基板であって、基板が表面に酸化膜
を形成したシリコン基板であり、前記シリコン基板の一
方の面に深さの異なる溝があり、前記一方の面の前記酸
化膜上に薄膜電極と薄膜抵抗と薄膜コンデンサとがあ
り、前記溝に前記光ファイバまたは前記レンズを固定し
前記光半導体素子と光結合させ、前記光半導体素子、前
記薄膜電極、前記薄膜抵抗、前記薄膜コンデンサを前記
シリコン基板上で電気的に接続させて、光電変換を前記
シリコン基板上で行うようにすることもできる。
子と光ファイバまたはレンズとを固定させて光結合をさ
せる光学素子搭載用基板であって、基板が表面に酸化膜
を形成したシリコン基板であり、前記シリコン基板の一
方の面に深さの異なる溝があり、前記一方の面の前記酸
化膜上に薄膜電極と薄膜抵抗と薄膜コンデンサとがあ
り、前記溝に前記光ファイバまたは前記レンズを固定し
前記光半導体素子と光結合させ、前記光半導体素子、前
記薄膜電極、前記薄膜抵抗、前記薄膜コンデンサを前記
シリコン基板上で電気的に接続させて、光電変換を前記
シリコン基板上で行うようにすることもできる。
【００１２】または、例えば、前記シリコン基板上に、
異方性エッチングによって複数の深さ又は大きさの異な
る溝が形成され、これらの溝の周囲に薄膜電極や薄膜抵
抗や薄膜コンデンサのパターンとが形成される。 （３）光学素子搭載用基板であって、前記光ファイバ或
いは前記レンズが設置されるために形成された保持部
と、前記光半導体素子を搭載する主表面に形成された絶
縁膜と、前記絶縁膜上に形成される薄膜電極層、薄膜コ
ンデンサ層隔、及び薄膜抵抗層とを備え、前記薄膜電極
層は第一の層を有し、前記薄膜コンデンサ層或いは前記
薄膜抵抗層を構成する複数の層の少なくとも一部の層は
前記第一の層を有する。これは、例えば、共通する層で
堆積された後に不要部が除去されて残った層であること
ができる。また、薄膜コンデンサ或いは薄膜抵抗を構成
する複数の層の少なくとも一層を前記薄膜電極と同じ位
置の層を有する。例えば薄膜電極層に対して薄膜コンデ
ンサ層或いは薄膜抵抗層は間隔を介して配置される。 （４）ボンディングパッドが形成される第一の領域或い
は薄膜抵抗や薄膜コンデンサ等と温度センサの位置関係
を以下のようにすることにより、例えば、光半導体素子
に高周波信号が出入りし、温度センサには検知のための
信号が頻繁に出入りする場合であっても高周波信号ライ
ンへの信号の干渉を抑制して安定な光信号を出すことが
できる。
異方性エッチングによって複数の深さ又は大きさの異な
る溝が形成され、これらの溝の周囲に薄膜電極や薄膜抵
抗や薄膜コンデンサのパターンとが形成される。 （３）光学素子搭載用基板であって、前記光ファイバ或
いは前記レンズが設置されるために形成された保持部
と、前記光半導体素子を搭載する主表面に形成された絶
縁膜と、前記絶縁膜上に形成される薄膜電極層、薄膜コ
ンデンサ層隔、及び薄膜抵抗層とを備え、前記薄膜電極
層は第一の層を有し、前記薄膜コンデンサ層或いは前記
薄膜抵抗層を構成する複数の層の少なくとも一部の層は
前記第一の層を有する。これは、例えば、共通する層で
堆積された後に不要部が除去されて残った層であること
ができる。また、薄膜コンデンサ或いは薄膜抵抗を構成
する複数の層の少なくとも一層を前記薄膜電極と同じ位
置の層を有する。例えば薄膜電極層に対して薄膜コンデ
ンサ層或いは薄膜抵抗層は間隔を介して配置される。 （４）ボンディングパッドが形成される第一の領域或い
は薄膜抵抗や薄膜コンデンサ等と温度センサの位置関係
を以下のようにすることにより、例えば、光半導体素子
に高周波信号が出入りし、温度センサには検知のための
信号が頻繁に出入りする場合であっても高周波信号ライ
ンへの信号の干渉を抑制して安定な光信号を出すことが
できる。
【００１３】例えば、光学素子搭載用基板であって、前
記光学素子搭載基板はシリコンを主構成元素とし、前記
光ファイバが設置されるための保持部と、前記保持の周
囲の前記基板上に形成された、薄膜電極、薄膜コンデン
サ、温度センサ、外部から連結されるワイヤの端部が接
続されるための第一の領域、及び光半導体素子を搭載す
る領域と、を有し、前記薄膜電極は前記第一の領域と前
記光半導体素子を搭載する領域とを連絡し、前記光半導
体素子が搭載される領域と光ファイバが搭載される領域
とを結ぶ線の一方側に前記第一の領域と前記薄膜コンデ
ンサが形成され、他方側に前記温度センサが形成され
る。 （５）光学素子搭載用基板であって、前記基板はシリコ
ンを主構成元素とし、前記光ファイバ或いは前記レンズ
が設置されるために実質的に前記シリコンの一の結晶面
に沿って形成された領域を有する溝部と、前記溝部の周
囲の前記光学素子搭載基板上に形成される、薄膜電極、
フィルタ回路を構成する抵抗とコンデンサ、温度セン
サ、外部から連結されるワイヤの端部が接続されるため
の第一の領域、及び光半導体素子を搭載する領域と、を
有し、前記コンデンサは薄膜電極と薄膜コンデンサの少
なくとも一方を備え、前記薄膜電極は前記第一の領域と
光半導体素子を搭載する領域とを連絡し、前記光半導体
素子が搭載される領域と光ファイバ連絡される領域とを
結ぶ線の一方側に前記第一の領域及び前記抵抗と前記コ
ンデンサが形成され、他方側に前記温度センサが形成さ
れる。 （６）光学素子搭載用基板であって、前記光学素子搭載
基板はシリコン基板であり、前記光ファイバ或いは前記
レンズが設置されるために前記基板に形成された溝部
と、前記溝部の周囲の前記基板上に形成された、フィル
タ回路を形成する抵抗とコンデンサ、薄膜温度センサ、
光半導体素子及び光受光素子を設置する領域、前記光受
光素子に連絡するための第一の薄膜電極と第二の薄膜電
極、とを有し、前記フィルタ回路は少なくとも薄膜抵抗
或いは薄膜コンデンサの少なくとも一方を有し、前記光
半導体素子と光受光素子を設置する領域とを結ぶ線の一
方の側であって、前記第一の薄膜電極と前記第二の薄膜
電極とで挟まれる領域の外側であって前記第一の電極側
に前記薄膜温度センサを配置し、前記光半導体素子と光
受光素子を設置する領域とを結ぶ線の他方の側であっ
て、前記第一の薄膜電極と前記第二の薄膜電極とで挟ま
れる領域の外側であって前記第二の電極側に前記抵抗と
前記コンデンサを配置する。 （７）光学素子搭載用基板であって、前記基板表面に形
成される絶縁膜と、前記光ファイバ或いは前記レンズが
設置されるために前記基板に形成された保持部と、前記
基板上に形成される、前記絶縁膜上に形成される薄膜抵
抗、前記薄膜抵抗と間隔を介して配置される薄膜コンデ
ンサ、外部から連結されるワイヤの端部が接続されるた
めの第一の領域、前記光半導体素子を搭載する領域、前
記第一の領域と前記光半導体素子を搭載する領域とを連
絡する薄膜電極と、を有し、前記薄膜抵抗或いは前記薄
膜コンデンサの少なくとも一方は、その周囲の過半数の
領域が前記薄膜電極の一部と間隔を介して対向するよう
配置される。
記光学素子搭載基板はシリコンを主構成元素とし、前記
光ファイバが設置されるための保持部と、前記保持の周
囲の前記基板上に形成された、薄膜電極、薄膜コンデン
サ、温度センサ、外部から連結されるワイヤの端部が接
続されるための第一の領域、及び光半導体素子を搭載す
る領域と、を有し、前記薄膜電極は前記第一の領域と前
記光半導体素子を搭載する領域とを連絡し、前記光半導
体素子が搭載される領域と光ファイバが搭載される領域
とを結ぶ線の一方側に前記第一の領域と前記薄膜コンデ
ンサが形成され、他方側に前記温度センサが形成され
る。 （５）光学素子搭載用基板であって、前記基板はシリコ
ンを主構成元素とし、前記光ファイバ或いは前記レンズ
が設置されるために実質的に前記シリコンの一の結晶面
に沿って形成された領域を有する溝部と、前記溝部の周
囲の前記光学素子搭載基板上に形成される、薄膜電極、
フィルタ回路を構成する抵抗とコンデンサ、温度セン
サ、外部から連結されるワイヤの端部が接続されるため
の第一の領域、及び光半導体素子を搭載する領域と、を
有し、前記コンデンサは薄膜電極と薄膜コンデンサの少
なくとも一方を備え、前記薄膜電極は前記第一の領域と
光半導体素子を搭載する領域とを連絡し、前記光半導体
素子が搭載される領域と光ファイバ連絡される領域とを
結ぶ線の一方側に前記第一の領域及び前記抵抗と前記コ
ンデンサが形成され、他方側に前記温度センサが形成さ
れる。 （６）光学素子搭載用基板であって、前記光学素子搭載
基板はシリコン基板であり、前記光ファイバ或いは前記
レンズが設置されるために前記基板に形成された溝部
と、前記溝部の周囲の前記基板上に形成された、フィル
タ回路を形成する抵抗とコンデンサ、薄膜温度センサ、
光半導体素子及び光受光素子を設置する領域、前記光受
光素子に連絡するための第一の薄膜電極と第二の薄膜電
極、とを有し、前記フィルタ回路は少なくとも薄膜抵抗
或いは薄膜コンデンサの少なくとも一方を有し、前記光
半導体素子と光受光素子を設置する領域とを結ぶ線の一
方の側であって、前記第一の薄膜電極と前記第二の薄膜
電極とで挟まれる領域の外側であって前記第一の電極側
に前記薄膜温度センサを配置し、前記光半導体素子と光
受光素子を設置する領域とを結ぶ線の他方の側であっ
て、前記第一の薄膜電極と前記第二の薄膜電極とで挟ま
れる領域の外側であって前記第二の電極側に前記抵抗と
前記コンデンサを配置する。 （７）光学素子搭載用基板であって、前記基板表面に形
成される絶縁膜と、前記光ファイバ或いは前記レンズが
設置されるために前記基板に形成された保持部と、前記
基板上に形成される、前記絶縁膜上に形成される薄膜抵
抗、前記薄膜抵抗と間隔を介して配置される薄膜コンデ
ンサ、外部から連結されるワイヤの端部が接続されるた
めの第一の領域、前記光半導体素子を搭載する領域、前
記第一の領域と前記光半導体素子を搭載する領域とを連
絡する薄膜電極と、を有し、前記薄膜抵抗或いは前記薄
膜コンデンサの少なくとも一方は、その周囲の過半数の
領域が前記薄膜電極の一部と間隔を介して対向するよう
配置される。
【００１４】これにより、インダクタンス成分の低減、
寄生容量の低減、等を図ることができる。とくに、周囲
に形成される薄膜電極がグランド層である場合に、信号
ラインがこれに対抗するように形成されれば、相互イン
ダクタンスの影響による信号（電流）の劣化を抑制する
ことができる。
寄生容量の低減、等を図ることができる。とくに、周囲
に形成される薄膜電極がグランド層である場合に、信号
ラインがこれに対抗するように形成されれば、相互イン
ダクタンスの影響による信号（電流）の劣化を抑制する
ことができる。
【００１５】また、たとえば、前記薄膜抵抗と前記薄膜
コンデンサの間に前記薄膜電極の一部の領域が配置する
よう形成される。前記過半数は、例えば、その周囲の半
分以上の領域をいう。また、オプティカルベンチの端部
に近い側を除く過半数の領域に前記薄膜電極の一部を対
向するようにすることができる。 （８）前記光学素子搭載基板は、前記光半導体素子を搭
載する主表面に形成された絶縁膜と、前記光ファイバ或
いは前記レンズが設置されるために前記基板に形成され
た保持部と、前記保持部の周囲の前記絶縁膜上に形成さ
れる薄膜抵抗、前記薄膜コンデンサと、前記薄膜抵抗と
前記薄膜コンデンサとを電気的に連絡する薄膜電極と、
を有する。
コンデンサの間に前記薄膜電極の一部の領域が配置する
よう形成される。前記過半数は、例えば、その周囲の半
分以上の領域をいう。また、オプティカルベンチの端部
に近い側を除く過半数の領域に前記薄膜電極の一部を対
向するようにすることができる。 （８）前記光学素子搭載基板は、前記光半導体素子を搭
載する主表面に形成された絶縁膜と、前記光ファイバ或
いは前記レンズが設置されるために前記基板に形成され
た保持部と、前記保持部の周囲の前記絶縁膜上に形成さ
れる薄膜抵抗、前記薄膜コンデンサと、前記薄膜抵抗と
前記薄膜コンデンサとを電気的に連絡する薄膜電極と、
を有する。
【００１６】これにより、高周波の信号が前記光半導体
素子に流れる場合であっても、伝送信号の劣化や波形の
崩れをより防ぐことができる。また、製造上も効率敵に
製造することができる。
素子に流れる場合であっても、伝送信号の劣化や波形の
崩れをより防ぐことができる。また、製造上も効率敵に
製造することができる。
【００１７】また、光学素子搭載用基板の製造方法とし
ては、基板に溝形成する工程と、その後、レジストを溝
及びその他の領域に塗布する工程と塗布したレジストを
用いて前記基板上に薄膜電極、薄膜温度センサ等の少な
くとも一つを形成する工程を備えるものである。具体例
を以下に記載する。 （９）基板を提供する工程と、異方性エッチングによっ
て基板に溝を形成する溝形成工程と、前記溝形成工程の
後に、少なくとも前記基板の溝が形成された一主面にお
ける前記溝の外の領域にレジストを塗布する工程と、前
記レジストをマスクとして前記基板の溝が形成された前
記主面側に薄膜電極、薄膜抵抗、薄膜コンデンサの構成
部分を形成する工程と、を有する。
ては、基板に溝形成する工程と、その後、レジストを溝
及びその他の領域に塗布する工程と塗布したレジストを
用いて前記基板上に薄膜電極、薄膜温度センサ等の少な
くとも一つを形成する工程を備えるものである。具体例
を以下に記載する。 （９）基板を提供する工程と、異方性エッチングによっ
て基板に溝を形成する溝形成工程と、前記溝形成工程の
後に、少なくとも前記基板の溝が形成された一主面にお
ける前記溝の外の領域にレジストを塗布する工程と、前
記レジストをマスクとして前記基板の溝が形成された前
記主面側に薄膜電極、薄膜抵抗、薄膜コンデンサの構成
部分を形成する工程と、を有する。
【００１８】なお、例えば、前記溝形成工程後には、溝
表面及びその他のシリコン基板に酸化膜を形成する工程
を有する。また、酸化膜を形成する工程の後にレジスト
を塗布する工程を備えることができるまた、前記に加え
て薄膜温度センサの構成部分を形成するようにすること
が好ましい。 （１０）シリコンの異方性エッチングによってシリコン
基板に深さの異なる溝（光ファイバ保持用、及びレンズ
保持用）を形成する溝形成工程と、前記溝形成工程の後
に、前記シリコン基板の溝形成部及び溝が形成された前
記シリコン基板の一主面に３５ｃｐ以下の低粘性レジス
トを回転塗布する塗布工程と、前記塗布工程の後に前記
溝の外の領域に薄膜電極、薄膜抵抗及び薄膜コンデンサ
を堆積する工程と、を有する。
表面及びその他のシリコン基板に酸化膜を形成する工程
を有する。また、酸化膜を形成する工程の後にレジスト
を塗布する工程を備えることができるまた、前記に加え
て薄膜温度センサの構成部分を形成するようにすること
が好ましい。 （１０）シリコンの異方性エッチングによってシリコン
基板に深さの異なる溝（光ファイバ保持用、及びレンズ
保持用）を形成する溝形成工程と、前記溝形成工程の後
に、前記シリコン基板の溝形成部及び溝が形成された前
記シリコン基板の一主面に３５ｃｐ以下の低粘性レジス
トを回転塗布する塗布工程と、前記塗布工程の後に前記
溝の外の領域に薄膜電極、薄膜抵抗及び薄膜コンデンサ
を堆積する工程と、を有する。
【００１９】前記低粘性レジストは、例えば、３５ｃｐ
以下の粘性を有するものを低回転で塗布することが好ま
しい。粘度の下限は実用に応じて定めることができる。
現在の製品においては、例えば、１０ｃｐ以上程度のも
のを使用することができる。または、前記低粘性レジス
トに代えて、電着レジスト用いることができる。或は、
レジストを噴霧状にして前記シリコン基板に塗布するよ
うにすることもできる。
以下の粘性を有するものを低回転で塗布することが好ま
しい。粘度の下限は実用に応じて定めることができる。
現在の製品においては、例えば、１０ｃｐ以上程度のも
のを使用することができる。または、前記低粘性レジス
トに代えて、電着レジスト用いることができる。或は、
レジストを噴霧状にして前記シリコン基板に塗布するよ
うにすることもできる。
【００２０】または、レジストを用いて前記シリコン基
板の溝が形成された前記主面側に、薄膜電極層と、２つ
の温度センサ電極層の間を前記温度センサ電極層より高
抵抗の抵抗領域で連絡する薄膜温度センサと、を形成す
る工程を有し、前記薄膜電極層と前記温度センサを構成
する少なくとも何れかの層を共通する層で堆積する堆積
工程と、前記堆積工程の後に不要部分をエッチングする
工程とを有すことが好ましい。また、上記の代わりに、
温度センサを構成する一の層と前記コンデンサを構成す
る一の層を前記のように共通する層で堆積して、その後
不要部を除去するようにすることもできる。 （１１）また、本発明の光学素子搭載装置は、前記基板
の表面に形成された絶縁膜と、前記光ファイバ或いは前
記レンズが設置される前記基板に形成された保持部と、
前記絶縁膜上に形成される薄膜電極、フィルタ回路を構
成する抵抗とコンデンサ、薄膜温度センサと、を有し、
前記コンデンサは少なくとも薄膜抵抗或いは薄膜コンデ
ンサを有する。
板の溝が形成された前記主面側に、薄膜電極層と、２つ
の温度センサ電極層の間を前記温度センサ電極層より高
抵抗の抵抗領域で連絡する薄膜温度センサと、を形成す
る工程を有し、前記薄膜電極層と前記温度センサを構成
する少なくとも何れかの層を共通する層で堆積する堆積
工程と、前記堆積工程の後に不要部分をエッチングする
工程とを有すことが好ましい。また、上記の代わりに、
温度センサを構成する一の層と前記コンデンサを構成す
る一の層を前記のように共通する層で堆積して、その後
不要部を除去するようにすることもできる。 （１１）また、本発明の光学素子搭載装置は、前記基板
の表面に形成された絶縁膜と、前記光ファイバ或いは前
記レンズが設置される前記基板に形成された保持部と、
前記絶縁膜上に形成される薄膜電極、フィルタ回路を構
成する抵抗とコンデンサ、薄膜温度センサと、を有し、
前記コンデンサは少なくとも薄膜抵抗或いは薄膜コンデ
ンサを有する。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００２２】なお、本発明は以下に記載の実施例の形態
に限定されるものではなく、他の形態もとりうるもので
ある。
に限定されるものではなく、他の形態もとりうるもので
ある。
【００２３】図１は本発明における高速伝送対応のレー
ザダイオードモジュールにおけるベース基板であるシリ
コンオプティカルベンチの上面図である。シリコンオプ
ティカルベンチ１には、ボールレンズを搭載するための
ボールレンズ搭載用溝２（溝深さおよそ４５０μｍ）、
光ファイバを搭載するための光ファイバ搭載用第一Ｖ溝
（溝深さおよそ１００μｍ）３、薄膜抵抗を構成する抵
抗薄膜５および電極膜である抵抗薄膜用第一薄膜電極６
および抵抗薄膜用第二薄膜電極７、薄膜コンデンサを構
成する誘電体薄膜８および電極膜である上部薄膜電極９
および下部電極である共通薄膜電極１０、共通薄膜電極
１０上に形成されレーザダイオード（ＬＤ）を搭載する
ための接合材料であるＬＤ用AuSnはんだ薄膜１３、ＬＤ
搭載用位置合わせマーカ１６、ホトダイオード（ＰＤ）
と電気的接続をおこなうためのＰＤ用第一薄膜電極１
１、ＰＤ用第二薄膜電極１４、ＰＤ用第一薄膜電極１１
上に形成されＰＤを搭載するための接合材料であるＰＤ
用AuSnはんだ薄膜１２、ＰＤ搭載用位置合わせマーカ１
５、ＬＤからの出射光を反射させＰＤに光を入射させる
ための第二Ｖ溝４（溝深さおよそ７０μｍ）、ボールレ
ンズ用位置合わせマーカ１７、光ファイバ用位置合わせ
マーカ１８、がそれぞれ形成されている。このときのシ
リコンオプティカルベンチ１の厚さは１ｍｍである。
ザダイオードモジュールにおけるベース基板であるシリ
コンオプティカルベンチの上面図である。シリコンオプ
ティカルベンチ１には、ボールレンズを搭載するための
ボールレンズ搭載用溝２（溝深さおよそ４５０μｍ）、
光ファイバを搭載するための光ファイバ搭載用第一Ｖ溝
（溝深さおよそ１００μｍ）３、薄膜抵抗を構成する抵
抗薄膜５および電極膜である抵抗薄膜用第一薄膜電極６
および抵抗薄膜用第二薄膜電極７、薄膜コンデンサを構
成する誘電体薄膜８および電極膜である上部薄膜電極９
および下部電極である共通薄膜電極１０、共通薄膜電極
１０上に形成されレーザダイオード（ＬＤ）を搭載する
ための接合材料であるＬＤ用AuSnはんだ薄膜１３、ＬＤ
搭載用位置合わせマーカ１６、ホトダイオード（ＰＤ）
と電気的接続をおこなうためのＰＤ用第一薄膜電極１
１、ＰＤ用第二薄膜電極１４、ＰＤ用第一薄膜電極１１
上に形成されＰＤを搭載するための接合材料であるＰＤ
用AuSnはんだ薄膜１２、ＰＤ搭載用位置合わせマーカ１
５、ＬＤからの出射光を反射させＰＤに光を入射させる
ための第二Ｖ溝４（溝深さおよそ７０μｍ）、ボールレ
ンズ用位置合わせマーカ１７、光ファイバ用位置合わせ
マーカ１８、がそれぞれ形成されている。このときのシ
リコンオプティカルベンチ１の厚さは１ｍｍである。
【００２４】図２は図１におけるa-a'断面を模式的に示
す断面図である。ここでは、シリコンオプティカルベン
チ１は、結晶方位｛１００｝の単結晶シリコン基板１９
を用いて形成されている例を示す。シリコンオプティカ
ルベンチ１は，結晶面方位（１００）の単結晶シリコン
基板２を用いて形成され，これにはシリコンの異方性エ
ッチング（加工方法は後述する。）によって形成された
角度５４．７°の斜面（斜面と底面のなす角度）を備え
たボールレンズ搭載用溝４がある。ボールレンズ搭載用
溝４の斜面はシリコンの結晶面の｛１１１｝面から構成
され，底面は（１００）面である。このボールレンズ搭
載用溝４はシリコンの異方性エッチングにより形成され
るので，結晶面で決められた高い精度と再現性とを備え
た形状である。この単結晶シリコン基板１９の表面には
シリコン酸化膜２０が形成されている。また、図２に示
すようにボールレンズ搭載用溝２が最も深い溝であり、
そのボールレンズ搭載用溝２に続いて光ファイバ搭載用
第一Ｖ溝３が形成されている。一方、最も浅い溝として
第二Ｖ溝４が形成されている。シリコン酸化膜２０上
に、共通薄膜電極１０、ＰＤ用第一薄膜電極１１が形成
され、それらの上にＬＤ用AuSnはんだ薄膜１３、ＰＤ用
AuSnはんだ薄膜１２がそれぞれ形成されている。
す断面図である。ここでは、シリコンオプティカルベン
チ１は、結晶方位｛１００｝の単結晶シリコン基板１９
を用いて形成されている例を示す。シリコンオプティカ
ルベンチ１は，結晶面方位（１００）の単結晶シリコン
基板２を用いて形成され，これにはシリコンの異方性エ
ッチング（加工方法は後述する。）によって形成された
角度５４．７°の斜面（斜面と底面のなす角度）を備え
たボールレンズ搭載用溝４がある。ボールレンズ搭載用
溝４の斜面はシリコンの結晶面の｛１１１｝面から構成
され，底面は（１００）面である。このボールレンズ搭
載用溝４はシリコンの異方性エッチングにより形成され
るので，結晶面で決められた高い精度と再現性とを備え
た形状である。この単結晶シリコン基板１９の表面には
シリコン酸化膜２０が形成されている。また、図２に示
すようにボールレンズ搭載用溝２が最も深い溝であり、
そのボールレンズ搭載用溝２に続いて光ファイバ搭載用
第一Ｖ溝３が形成されている。一方、最も浅い溝として
第二Ｖ溝４が形成されている。シリコン酸化膜２０上
に、共通薄膜電極１０、ＰＤ用第一薄膜電極１１が形成
され、それらの上にＬＤ用AuSnはんだ薄膜１３、ＰＤ用
AuSnはんだ薄膜１２がそれぞれ形成されている。
【００２５】次に、図３は図１におけるb-b'断面を模式
的に示す断面図である。図２の場合と同様に、シリコン
酸化膜２０上に共通薄膜電極１０、抵抗薄膜５、ＰＤ用
第一薄膜電極１１がそれぞれ分割されて形成されてい
る。また、共通薄膜電極１０の一部に誘電体薄膜８およ
び上部薄膜電極９が積層して形成されており、これらの
積層薄膜により薄膜コンデンサが構成される。
的に示す断面図である。図２の場合と同様に、シリコン
酸化膜２０上に共通薄膜電極１０、抵抗薄膜５、ＰＤ用
第一薄膜電極１１がそれぞれ分割されて形成されてい
る。また、共通薄膜電極１０の一部に誘電体薄膜８およ
び上部薄膜電極９が積層して形成されており、これらの
積層薄膜により薄膜コンデンサが構成される。
【００２６】さらに、図４は図１におけるc-c'断面を模
式的に示す断面図である。図４は、薄膜抵抗の断面図を
示している。シリコン酸化膜２０上に抵抗薄膜５と抵抗
薄膜用第一薄膜電極６と抵抗薄膜用第二薄膜電極７とが
形成されている。抵抗薄膜５は抵抗薄膜用第一薄膜電極
６と抵抗薄膜用第二薄膜電極７との一部で重なるように
形成され電気的導通がとられている。このようにして薄
膜抵抗が構成されている。なお、薄膜抵抗には例えば、
窒化タンタルを用いる。または、Ｎｉ，Ｃｒを用いるこ
とも考えられる。
式的に示す断面図である。図４は、薄膜抵抗の断面図を
示している。シリコン酸化膜２０上に抵抗薄膜５と抵抗
薄膜用第一薄膜電極６と抵抗薄膜用第二薄膜電極７とが
形成されている。抵抗薄膜５は抵抗薄膜用第一薄膜電極
６と抵抗薄膜用第二薄膜電極７との一部で重なるように
形成され電気的導通がとられている。このようにして薄
膜抵抗が構成されている。なお、薄膜抵抗には例えば、
窒化タンタルを用いる。または、Ｎｉ，Ｃｒを用いるこ
とも考えられる。
【００２７】なお、ボールレンズ用位置合わせマーカ１
７および光ファイバ用位置合わせマーカ１８は、ボール
レンズ搭載用溝２と光ファイバ搭載用第一Ｖ溝３と第二
Ｖ溝４とを形成するときに同時に形成するものである。
なぜなら、ボールレンズと光ファイバと位置合わせマー
カとはそれぞれ相対的な位置関係が崩れると光軸のずれ
が生じるからである。そのため、これらの溝およびマー
カは同一のホトマスクにより製作されることが望まし
い。
７および光ファイバ用位置合わせマーカ１８は、ボール
レンズ搭載用溝２と光ファイバ搭載用第一Ｖ溝３と第二
Ｖ溝４とを形成するときに同時に形成するものである。
なぜなら、ボールレンズと光ファイバと位置合わせマー
カとはそれぞれ相対的な位置関係が崩れると光軸のずれ
が生じるからである。そのため、これらの溝およびマー
カは同一のホトマスクにより製作されることが望まし
い。
【００２８】以上のように、本発明のシリコンオプティ
カルベンチ１には深さの異なる溝が複数形成され、さら
にそれらの溝の周囲に薄膜電極や薄膜抵抗や薄膜コンデ
ンサが形成されている。これらの溝は、シリコンの異方
性エッチングにより形成されるので、図２に示すように
溝の側面は水平面に対してある一定の角度を有する斜面
となる。そのため、シリコンの異方性エッチングによる
加工形状は高い再現性と精度とを備える。
カルベンチ１には深さの異なる溝が複数形成され、さら
にそれらの溝の周囲に薄膜電極や薄膜抵抗や薄膜コンデ
ンサが形成されている。これらの溝は、シリコンの異方
性エッチングにより形成されるので、図２に示すように
溝の側面は水平面に対してある一定の角度を有する斜面
となる。そのため、シリコンの異方性エッチングによる
加工形状は高い再現性と精度とを備える。
【００２９】次に、シリコンオプティカルベンチ１の製
造方法について説明する。シリコンオプティカルベンチ
１の製造方法には三種類の製造方法がある。いずれの製
造方法においても、シリコンの異方性エッチングによっ
て複数の異種形状の溝（深さの異なる溝または、大きさ
の異なる溝）を先に同時形成し、その後、薄膜電極や薄
膜抵抗や薄膜コンデンサのパターンを形成することに特
徴がある。さらに、この薄膜電極や薄膜抵抗や薄膜コン
デンサのパターン形状をエッチングによって形成するた
めのマスク剤となるレジストの塗布方法に特徴がある。
従来の半導体製造に適用されるスピンコータによるレジ
スト塗布方法では、本発明の深溝（例えば、ボールレン
ズ搭載用溝２）が形成された凹凸のあるシリコンオプテ
ィカルベンチ１上に深溝をカバーするようにレジストを
塗布することが難しい。なぜなら、従来の方法ではおよ
そ１００μmを超える溝にレジストを塗布すると溝の側
面（斜面）特にコーナーの部分をレジストでカバーする
ことが困難であるからである。さらにシリコンの異方性
エッチング用のエッチング液には水酸化カリウム水溶液
を用いる。このエッチング液を用いることにより、結晶
方位｛１００｝のシリコン基板のエッチング断面に｛１
１１｝面が現れ、＜１１０＞方位に対し５４．７°の角
度を成す。その他のエッチング液として、ＴＭＡＨ（水
酸化テトラメチルアンモニウム）、ＥＤＰ（エチレンジ
アミンピロカテコール水）が考えられるが、エッチング
形状および取扱の観点から、水酸化カリウム水溶液のほ
うが適している。図５は、レジストの塗布方法に従来の
スピンコータによるレジスト塗布方法を用い、使用する
レジストとして低粘性のレジストを用いた場合のシリコ
ンオプティカルベンチ１の製造プロセスを示す図であ
る。ただし、図５はシリコンオプティカルベンチ１の特
徴的な構造を形成するための方法が理解されやすいよう
に示した模式図であり、図１に示したシリコンオプティ
カルベンチ１の断面と一致していない。図５のａ）から
ｌ）に従って順に製造プロセスを説明する。
造方法について説明する。シリコンオプティカルベンチ
１の製造方法には三種類の製造方法がある。いずれの製
造方法においても、シリコンの異方性エッチングによっ
て複数の異種形状の溝（深さの異なる溝または、大きさ
の異なる溝）を先に同時形成し、その後、薄膜電極や薄
膜抵抗や薄膜コンデンサのパターンを形成することに特
徴がある。さらに、この薄膜電極や薄膜抵抗や薄膜コン
デンサのパターン形状をエッチングによって形成するた
めのマスク剤となるレジストの塗布方法に特徴がある。
従来の半導体製造に適用されるスピンコータによるレジ
スト塗布方法では、本発明の深溝（例えば、ボールレン
ズ搭載用溝２）が形成された凹凸のあるシリコンオプテ
ィカルベンチ１上に深溝をカバーするようにレジストを
塗布することが難しい。なぜなら、従来の方法ではおよ
そ１００μmを超える溝にレジストを塗布すると溝の側
面（斜面）特にコーナーの部分をレジストでカバーする
ことが困難であるからである。さらにシリコンの異方性
エッチング用のエッチング液には水酸化カリウム水溶液
を用いる。このエッチング液を用いることにより、結晶
方位｛１００｝のシリコン基板のエッチング断面に｛１
１１｝面が現れ、＜１１０＞方位に対し５４．７°の角
度を成す。その他のエッチング液として、ＴＭＡＨ（水
酸化テトラメチルアンモニウム）、ＥＤＰ（エチレンジ
アミンピロカテコール水）が考えられるが、エッチング
形状および取扱の観点から、水酸化カリウム水溶液のほ
うが適している。図５は、レジストの塗布方法に従来の
スピンコータによるレジスト塗布方法を用い、使用する
レジストとして低粘性のレジストを用いた場合のシリコ
ンオプティカルベンチ１の製造プロセスを示す図であ
る。ただし、図５はシリコンオプティカルベンチ１の特
徴的な構造を形成するための方法が理解されやすいよう
に示した模式図であり、図１に示したシリコンオプティ
カルベンチ１の断面と一致していない。図５のａ）から
ｌ）に従って順に製造プロセスを説明する。
【００３０】ａ）はじめに、単結晶シリコン基板１９の
両面にSi3N4/SiO2積層膜２１を成膜する。SiO2膜（例え
ば、膜厚１２０ｎｍ）は熱酸化により形成された熱酸化
膜で、Si3N4膜（例えば、膜厚１６０ｎｍ）はCVD（Chem
ical Vapor Deposition）法により成膜された膜である
（ここでは一例として減圧CVDを用いた）。次に、このS
i3N4/SiO2積層膜２１にボールレンズ搭載用溝２および
第二Ｖ溝４を形成するための開口部を設ける。この方法
には、従来の半導体技術で用いられる方法（レジスト塗
布、レジストパターン形成、レジストをマスク剤として
Si3N4/SiO2積層膜２１にパターンを転写する。）を適用
し、Si3N4/SiO2積層膜２１のエッチングにはRIE（React
ive Ion Etching）を適用する。その後、４０ｗｔ％の水
酸化カリウム水溶液（温度７０℃）にてシリコンの異方
性エッチングを行う。このとき、ボールレンズ搭載用溝
２の深さが４５０μmになるまでエッチングする。第二
Ｖ溝４は、Si3N4/SiO2積層膜２１によるマスク開口部が
小さいので、ボールレンズ搭載用溝２のエッチング深さ
が４５０μmになる前に｛１１１｝面が出現してＶ形状
の溝（溝深さ７０μm）となり、見かけ上エッチングが
停止した状態となる。このように、シリコンの異方性エ
ッチングによる異種形状溝（深さの異なる溝、大きさの
異なる溝）の形成は、深さが最も深い溝のエッチングに
律速されるが、同時に複数の溝を形成することができ
る。
両面にSi3N4/SiO2積層膜２１を成膜する。SiO2膜（例え
ば、膜厚１２０ｎｍ）は熱酸化により形成された熱酸化
膜で、Si3N4膜（例えば、膜厚１６０ｎｍ）はCVD（Chem
ical Vapor Deposition）法により成膜された膜である
（ここでは一例として減圧CVDを用いた）。次に、このS
i3N4/SiO2積層膜２１にボールレンズ搭載用溝２および
第二Ｖ溝４を形成するための開口部を設ける。この方法
には、従来の半導体技術で用いられる方法（レジスト塗
布、レジストパターン形成、レジストをマスク剤として
Si3N4/SiO2積層膜２１にパターンを転写する。）を適用
し、Si3N4/SiO2積層膜２１のエッチングにはRIE（React
ive Ion Etching）を適用する。その後、４０ｗｔ％の水
酸化カリウム水溶液（温度７０℃）にてシリコンの異方
性エッチングを行う。このとき、ボールレンズ搭載用溝
２の深さが４５０μmになるまでエッチングする。第二
Ｖ溝４は、Si3N4/SiO2積層膜２１によるマスク開口部が
小さいので、ボールレンズ搭載用溝２のエッチング深さ
が４５０μmになる前に｛１１１｝面が出現してＶ形状
の溝（溝深さ７０μm）となり、見かけ上エッチングが
停止した状態となる。このように、シリコンの異方性エ
ッチングによる異種形状溝（深さの異なる溝、大きさの
異なる溝）の形成は、深さが最も深い溝のエッチングに
律速されるが、同時に複数の溝を形成することができ
る。
【００３１】ｂ）次に、Si3N4/SiO2積層膜２１を熱りん
酸、ＢＨＦ（HF＋NH4F混合液）を用いて順次剥離し、新
たに熱酸化によりシリコン酸化膜２０を１μm形成す
る。その後、ボールレンズ搭載用溝２が形成された面に
Au（例えば、膜厚５００ｎｍ）/Pt（例えば、膜厚３０
０ｎｍ）/Ti（例えば、膜厚１００ｎｍ）薄膜２２を成
膜する。成膜方法には、スパッタ法、真空蒸着法のいず
れかを適用する。
酸、ＢＨＦ（HF＋NH4F混合液）を用いて順次剥離し、新
たに熱酸化によりシリコン酸化膜２０を１μm形成す
る。その後、ボールレンズ搭載用溝２が形成された面に
Au（例えば、膜厚５００ｎｍ）/Pt（例えば、膜厚３０
０ｎｍ）/Ti（例えば、膜厚１００ｎｍ）薄膜２２を成
膜する。成膜方法には、スパッタ法、真空蒸着法のいず
れかを適用する。
【００３２】ｃ）ネガ型の低粘性のレジスト２３（例え
ば、ＯＭＲ８５−３５ｃｐ、東京応化製）を低速回転
（例えば５００ｒｐｍ）でスピンコータにて塗布する。
その後プリベークしてレジストの溶剤を除去する。必要
に応じて、これを繰り返しレジストの膜厚を厚くし溝を
レジストでカバーする。
ば、ＯＭＲ８５−３５ｃｐ、東京応化製）を低速回転
（例えば５００ｒｐｍ）でスピンコータにて塗布する。
その後プリベークしてレジストの溶剤を除去する。必要
に応じて、これを繰り返しレジストの膜厚を厚くし溝を
レジストでカバーする。
【００３３】ｄ）低粘性のレジスト２３にホトマスクの
パターンを転写し、レジストパターン２４をポストベー
クして形成する。その後、レジストパターン２４をマス
クとしてイオンミリングによりAu/Pt/Ti薄膜２２をエッ
チングする。
パターンを転写し、レジストパターン２４をポストベー
クして形成する。その後、レジストパターン２４をマス
クとしてイオンミリングによりAu/Pt/Ti薄膜２２をエッ
チングする。
【００３４】ｅ）レジストパターン２４を剥離して、抵
抗薄膜用第一薄膜電極６、抵抗薄膜用第二薄膜電極７、
共通薄膜電極１０をシリコン酸化膜２０上に形成する。
抗薄膜用第一薄膜電極６、抵抗薄膜用第二薄膜電極７、
共通薄膜電極１０をシリコン酸化膜２０上に形成する。
【００３５】ｆ）抵抗薄膜の材料となるTa2N薄膜２５を
スパッタ法により成膜する。この場合のスパッタには、
アルゴン雰囲気中に微量の窒素ガスを導入して成膜する
リアクティブスパッタ法を適用する。 ｇ）ｃ）の工程と同様に低粘性のレジスト２３を低回転
でスピンコータにより塗布し、それをプリベークする。
スパッタ法により成膜する。この場合のスパッタには、
アルゴン雰囲気中に微量の窒素ガスを導入して成膜する
リアクティブスパッタ法を適用する。 ｇ）ｃ）の工程と同様に低粘性のレジスト２３を低回転
でスピンコータにより塗布し、それをプリベークする。
【００３６】ｈ）低粘性のレジスト２３にホトマスクの
パターンを転写し、薄膜コンデンサ形成用レジストパタ
ーン２６および薄膜抵抗形成用レジストパターン２７を
ポストベークして形成する。その後、それらをマスクと
してイオンミリングによりTa2N薄膜２５をエッチング
し、抵抗薄膜５および誘電体用抵抗薄膜２８を形成す
る。
パターンを転写し、薄膜コンデンサ形成用レジストパタ
ーン２６および薄膜抵抗形成用レジストパターン２７を
ポストベークして形成する。その後、それらをマスクと
してイオンミリングによりTa2N薄膜２５をエッチング
し、抵抗薄膜５および誘電体用抵抗薄膜２８を形成す
る。
【００３７】ｉ）誘電体用抵抗薄膜２８を陽極酸化法
（例えば、電解液：りん酸０．１ｖｏｌ％水溶液、電流
密度：０．５ｍＡ／ｃｍ２、電圧：１００Ｖ）によりこ
の部分だけを選択的に陽極酸化してTa2O5薄膜とし、誘
電体薄膜８を得る。
（例えば、電解液：りん酸０．１ｖｏｌ％水溶液、電流
密度：０．５ｍＡ／ｃｍ２、電圧：１００Ｖ）によりこ
の部分だけを選択的に陽極酸化してTa2O5薄膜とし、誘
電体薄膜８を得る。
【００３８】ｊ）ｃ）の工程と同様に低粘性のレジスト
２３を塗布し、金属膜であるAl薄膜２９を成膜する。成
膜方法には、スパッタ法、真空蒸着法のいずれかを適用
する。この場合、金属膜であればAl以外の金属膜でもよ
く、積層膜でもよい。
２３を塗布し、金属膜であるAl薄膜２９を成膜する。成
膜方法には、スパッタ法、真空蒸着法のいずれかを適用
する。この場合、金属膜であればAl以外の金属膜でもよ
く、積層膜でもよい。
【００３９】ｋ）低粘性のレジスト２３を剥離し、リフ
トオフ法により上部薄膜電極９を誘電体薄膜８上に形成
する。
トオフ法により上部薄膜電極９を誘電体薄膜８上に形成
する。
【００４０】ｌ）上部薄膜電極９を形成する方法と同様
に、ＬＤ用AuSnはんだ薄膜１３を共通薄膜電極１０上に
形成する。
に、ＬＤ用AuSnはんだ薄膜１３を共通薄膜電極１０上に
形成する。
【００４１】以上のような工程を順次経ることでシリコ
ンオプティカルベンチ１を形成することができる。
ンオプティカルベンチ１を形成することができる。
【００４２】図６は、レジストに電着レジストを用いた
場合のシリコンオプティカルベンチ１の製造プロセスを
示す図である。ただし、図６はシリコンオプティカルベ
ンチ１の特徴的な構造を形成するための方法が理解され
やすいように示した模式図であり、図１に示したシリコ
ンオプティカルベンチ１の断面と一致していない。図６
のａ）からｌ）に従って順に製造プロセスを説明する。
場合のシリコンオプティカルベンチ１の製造プロセスを
示す図である。ただし、図６はシリコンオプティカルベ
ンチ１の特徴的な構造を形成するための方法が理解され
やすいように示した模式図であり、図１に示したシリコ
ンオプティカルベンチ１の断面と一致していない。図６
のａ）からｌ）に従って順に製造プロセスを説明する。
【００４３】ａ）〜ｂ）の工程は、図５の場合と同様で
ある。 ｃ）次に、ネガ型の電着レジスト３０（ＥＤホトレジス
ト、イーグル２１００シプレイ製）を用いて、レジスト
をAu/Pt/Ti薄膜２２上に電着させ、プリベークして溶剤
成分を除去する。ここで、電着レジストの塗布方法を図
７を用いて説明する。３４は基板ホルダ、３５はアノー
ド電極、３６は定電圧電源、３７は浴槽、３８はホトレ
ジスト乳濁液である。ネガ型の電着レジスト３０はカチ
オン型の電着機構をとる。カソード電極となる基板ホル
ダ３４に単結晶シリコン基板１９を固定し、単結晶シリ
コン基板１９上のAu/Pt/Ti薄膜２２と電気的接続を行い
電圧を印加する。この方法により電着レジスト３０がAu
/Pt/Ti薄膜２２上に成膜される。
ある。 ｃ）次に、ネガ型の電着レジスト３０（ＥＤホトレジス
ト、イーグル２１００シプレイ製）を用いて、レジスト
をAu/Pt/Ti薄膜２２上に電着させ、プリベークして溶剤
成分を除去する。ここで、電着レジストの塗布方法を図
７を用いて説明する。３４は基板ホルダ、３５はアノー
ド電極、３６は定電圧電源、３７は浴槽、３８はホトレ
ジスト乳濁液である。ネガ型の電着レジスト３０はカチ
オン型の電着機構をとる。カソード電極となる基板ホル
ダ３４に単結晶シリコン基板１９を固定し、単結晶シリ
コン基板１９上のAu/Pt/Ti薄膜２２と電気的接続を行い
電圧を印加する。この方法により電着レジスト３０がAu
/Pt/Ti薄膜２２上に成膜される。
【００４４】ｄ）この後、露光・現像を行い、電着レジ
ストのレジストパターン３１をAu/Pt/Ti薄膜２２上に形
成する。
ストのレジストパターン３１をAu/Pt/Ti薄膜２２上に形
成する。
【００４５】次に、ｅ）ｆ）の各工程は、図５の場合と
同様である。 ｇ）ｃ）の工程と同様にネガ型の電着レジスト３０を塗
布する。
同様である。 ｇ）ｃ）の工程と同様にネガ型の電着レジスト３０を塗
布する。
【００４６】ｈ）電着レジスト３０にホトマスクのパタ
ーンを転写し、薄膜コンデンサ形成用電着レジストパタ
ーン３２および薄膜抵抗形成用電着レジストパターン３
３をポストベークして形成する。その後、それらをマス
クとしてイオンミリングによりTa2N薄膜２５をエッチン
グし、抵抗薄膜５および誘電体用抵抗薄膜２８を形成す
る。
ーンを転写し、薄膜コンデンサ形成用電着レジストパタ
ーン３２および薄膜抵抗形成用電着レジストパターン３
３をポストベークして形成する。その後、それらをマス
クとしてイオンミリングによりTa2N薄膜２５をエッチン
グし、抵抗薄膜５および誘電体用抵抗薄膜２８を形成す
る。
【００４７】次に、ｉ）〜ｌ）の各工程は、図５の場合
と同様である。
と同様である。
【００４８】以上のような工程を順次経ることでシリコ
ンオプティカルベンチ１を形成することができる。
ンオプティカルベンチ１を形成することができる。
【００４９】また、電着レジストと同様な効果を示すレ
ジスト塗布方法に、レジストを噴霧状にして基板に塗布
するいわゆるレジストのスプレー塗布方法がある。図８
に示すように、基板固定用ホルダ４０に単結晶シリコン
基板１９を固定し、ノズル３９よりレジスト噴霧４１を
単結晶シリコン基板１９上に塗布する。このとき、ノズ
ル３９が単結晶シリコン基板１９上を移動して単結晶シ
リコン基板１９上のレジスト膜厚を制御する。この方法
を用いても凹凸基板上に膜厚が均一なレジストを塗布す
ることが可能である。この場合のレジストには、汎用の
ポジレジスト（例えば、ＡＺＰ４０００シリーズ、クラ
リアントジャパン製）を用いることができる。この方法
を用いた場合のシリコンオプティカルベンチ１の製造プ
ロセスは、図６に示すプロセスと同様である。次に、シ
リコンオプティカルベンチ１の薄膜抵抗と薄膜コンデン
サとを別々に製作する方法について説明する。はじめに
薄膜抵抗を製作し、次に薄膜コンデンサを製作する。図
１４は、この製造方法の中で、薄膜抵抗を形成する方法
を示した製造プロセスフローである。図１４のシリコン
オプティカルベンチ１は、特徴的な構造を形成するため
の方法が理解されやすいように示した模式図であり、図
１に示したシリコンオプティカルベンチ１の断面と一致
していない。また、形成される薄膜抵抗において、抵抗
薄膜５と抵抗薄膜用第一薄膜電極６との重なり部や抵抗
薄膜５と抵抗薄膜用第二薄膜電極７との重なり部は、図
４の場合と上下逆となる。
ジスト塗布方法に、レジストを噴霧状にして基板に塗布
するいわゆるレジストのスプレー塗布方法がある。図８
に示すように、基板固定用ホルダ４０に単結晶シリコン
基板１９を固定し、ノズル３９よりレジスト噴霧４１を
単結晶シリコン基板１９上に塗布する。このとき、ノズ
ル３９が単結晶シリコン基板１９上を移動して単結晶シ
リコン基板１９上のレジスト膜厚を制御する。この方法
を用いても凹凸基板上に膜厚が均一なレジストを塗布す
ることが可能である。この場合のレジストには、汎用の
ポジレジスト（例えば、ＡＺＰ４０００シリーズ、クラ
リアントジャパン製）を用いることができる。この方法
を用いた場合のシリコンオプティカルベンチ１の製造プ
ロセスは、図６に示すプロセスと同様である。次に、シ
リコンオプティカルベンチ１の薄膜抵抗と薄膜コンデン
サとを別々に製作する方法について説明する。はじめに
薄膜抵抗を製作し、次に薄膜コンデンサを製作する。図
１４は、この製造方法の中で、薄膜抵抗を形成する方法
を示した製造プロセスフローである。図１４のシリコン
オプティカルベンチ１は、特徴的な構造を形成するため
の方法が理解されやすいように示した模式図であり、図
１に示したシリコンオプティカルベンチ１の断面と一致
していない。また、形成される薄膜抵抗において、抵抗
薄膜５と抵抗薄膜用第一薄膜電極６との重なり部や抵抗
薄膜５と抵抗薄膜用第二薄膜電極７との重なり部は、図
４の場合と上下逆となる。
【００５０】ａ）からｉ）に従って順に製造プロセスを
説明する。
説明する。
【００５１】ａ）はじめに、図５のａ）と同様な工程お
よび条件にて単結晶シリコン基板１９にボールレンズ搭
載用溝２、第二Ｖ溝４を形成し、シリコン酸化膜２０を
１μm表面に形成する。その後、ボールレンズ搭載用溝
２が形成された面にTa2N薄膜２５を成膜する。Ta2N薄膜
２５は、スパッタ法により成膜することができる。この
場合のスパッタには、アルゴン雰囲気中に微量の窒素ガ
スを導入して成膜するリアクティブスパッタ法を適用す
る。次に、ネガ型の低粘性のレジスト２３（例えば、Ｏ
ＭＲ８５―３５ｃｐ、東京応化工業製）を低速回転（例
えば５００ｒｐｍ）でスピンコータにて塗布する。その
後プリベークする。必要に応じてこれを繰り返しレジス
トの膜厚を厚くし溝をレジストでカバーする。
よび条件にて単結晶シリコン基板１９にボールレンズ搭
載用溝２、第二Ｖ溝４を形成し、シリコン酸化膜２０を
１μm表面に形成する。その後、ボールレンズ搭載用溝
２が形成された面にTa2N薄膜２５を成膜する。Ta2N薄膜
２５は、スパッタ法により成膜することができる。この
場合のスパッタには、アルゴン雰囲気中に微量の窒素ガ
スを導入して成膜するリアクティブスパッタ法を適用す
る。次に、ネガ型の低粘性のレジスト２３（例えば、Ｏ
ＭＲ８５―３５ｃｐ、東京応化工業製）を低速回転（例
えば５００ｒｐｍ）でスピンコータにて塗布する。その
後プリベークする。必要に応じてこれを繰り返しレジス
トの膜厚を厚くし溝をレジストでカバーする。
【００５２】ｂ）この低粘性のレジスト２３にホトマス
クのパターンを転写（露光、現像、ポストベーク）し
て、抵抗薄膜５の薄膜抵抗形成用レジストパターン２７
を形成する。これをマスクとしてイオンミリングにてTa
2N薄膜２５をエッチングする。
クのパターンを転写（露光、現像、ポストベーク）し
て、抵抗薄膜５の薄膜抵抗形成用レジストパターン２７
を形成する。これをマスクとしてイオンミリングにてTa
2N薄膜２５をエッチングする。
【００５３】ｃ）薄膜抵抗形成用レジストパターン２７
を剥離液を用いて剥離する。その後、低粘性のレジスト
２３をスピンコータにて塗布する。このとき、抵抗薄膜
５は低粘性のレジスト２３にて覆われる。
を剥離液を用いて剥離する。その後、低粘性のレジスト
２３をスピンコータにて塗布する。このとき、抵抗薄膜
５は低粘性のレジスト２３にて覆われる。
【００５４】ｄ）この低粘性のレジスト２３を露光、現
像、ポストベークして、抵抗薄膜５上にこれを保護する
ための図のようなレジストパターン２４を形成する。
像、ポストベークして、抵抗薄膜５上にこれを保護する
ための図のようなレジストパターン２４を形成する。
【００５５】ｅ）次に、ボールレンズ搭載用溝２が形成
された面にAu（例えば、膜厚５００ｎｍ）/Pt（例え
ば、膜厚３００ｎｍ）/Ti（例えば、膜厚１００ｎｍ）
薄膜２２を成膜する。成膜方法には、スパッタ法、真空
蒸着法のいずれかを適用する。
された面にAu（例えば、膜厚５００ｎｍ）/Pt（例え
ば、膜厚３００ｎｍ）/Ti（例えば、膜厚１００ｎｍ）
薄膜２２を成膜する。成膜方法には、スパッタ法、真空
蒸着法のいずれかを適用する。
【００５６】ｆ）低粘性のレジスト２３を上記と同様に
塗布する。
塗布する。
【００５７】ｇ）低粘性のレジスト２３を露光、現像、
ポストベークして、図のようなレジストパターン２４を
形成する。
ポストベークして、図のようなレジストパターン２４を
形成する。
【００５８】ｈ）このレジストパターン２４をマスクと
して、イオンミリングにてAu/Pt/Ti薄膜２２をエッチン
グする。
して、イオンミリングにてAu/Pt/Ti薄膜２２をエッチン
グする。
【００５９】ｉ）レジストパターン２４を剥離液を用い
て剥離し、抵抗薄膜５や抵抗薄膜用第一薄膜電極６や抵
抗薄膜用第二薄膜電極７から構成される薄膜抵抗をシリ
コン酸化膜２０上に形成する。このようにして、シリコ
ンオプティカルベンチ１上に薄膜抵抗を形成することが
できる。
て剥離し、抵抗薄膜５や抵抗薄膜用第一薄膜電極６や抵
抗薄膜用第二薄膜電極７から構成される薄膜抵抗をシリ
コン酸化膜２０上に形成する。このようにして、シリコ
ンオプティカルベンチ１上に薄膜抵抗を形成することが
できる。
【００６０】最後に、薄膜コンデンサを図５または図６
で示した方法と同様な方法で製作し、シリコンオプティ
カルベンチ１を形成することができる。
で示した方法と同様な方法で製作し、シリコンオプティ
カルベンチ１を形成することができる。
【００６１】低粘性のレジストを使用して薄膜電極を形
成する方法を方式Ａ、電着レジストを使用して薄膜電極
を形成する方法を方式Ｂ、噴霧状のレジストを使用して
薄膜電極を形成する方法を方式Ｃとする。ここで、シリ
コンの異方性エッチングによるエッチング溝の深さと溝
から薄膜までの距離との関係は、図９で表すことができ
る。方式Ａでは、溝の深さが５０μmまでは溝から薄膜
までの距離はおよそ５μm、溝の深さが１００μmまでは
溝から薄膜までの距離はおよそ１０μm、溝の深さが５
００μm以上の場合は溝から薄膜までの距離はおよそ３
０μmであった。一方、方式Ｂ、方式Ｃでは、凹凸部分
にレジストを均一に塗布できる方法であるので、エッチ
ング溝の深さに関わらず溝から薄膜までの距離はおよそ
０μmであった。
成する方法を方式Ａ、電着レジストを使用して薄膜電極
を形成する方法を方式Ｂ、噴霧状のレジストを使用して
薄膜電極を形成する方法を方式Ｃとする。ここで、シリ
コンの異方性エッチングによるエッチング溝の深さと溝
から薄膜までの距離との関係は、図９で表すことができ
る。方式Ａでは、溝の深さが５０μmまでは溝から薄膜
までの距離はおよそ５μm、溝の深さが１００μmまでは
溝から薄膜までの距離はおよそ１０μm、溝の深さが５
００μm以上の場合は溝から薄膜までの距離はおよそ３
０μmであった。一方、方式Ｂ、方式Ｃでは、凹凸部分
にレジストを均一に塗布できる方法であるので、エッチ
ング溝の深さに関わらず溝から薄膜までの距離はおよそ
０μmであった。
【００６２】次に補正エッチングについて説明する。現
在購入可能な直径４インチの結晶方位｛１００｝の単結
晶シリコン基板の結晶方位ずれは、一般的に±０．５°
である。そのため、オリエンテーションフラットを基準
にしてホトマスクのパターンを合わせパターン転写した
場合、転写したパターンと単結晶シリコン基板の正しい
結晶軸との間で最大０．５°のずれが生じる可能性があ
る。このようなずれが転写したパターンにある状態でシ
リコンの異方性エッチングをすると、形成したエッチン
グ溝の｛１１１｝面に段差が生じたり、開口部の幅が位
置によって大きく異なる場合がある。このような現象
は、例えば、深さ３００μm以上の深いエッチング溝に
おいて顕著に現れる。そこで、このようなずれを補正し
エッチング溝の形状精度を向上させるために補正エッチ
ング工程が必要となる。 図１０はこの補正エッチングを行うためのホトマスクの
模式図である。補正エッチング用ホトマスク４２には、
オリエンテーションフラットと合わせを行うためのオリ
フラ合わせ用パターン４３、単結晶シリコン基板１９の
外周部に位置するように形成された補正用扇形パターン
４４が２箇所対称に形成されている。 図１１は、図１０の補正用扇形パターン４４の詳細を示
す模式図である。e-e'軸に対して±１°の範囲に長方形
開口パターン４５が複数（この場合は９個）形成されて
いる。このような開口パターン４５を単結晶シリコン基
板１９に転写し、先に示した水酸化カリウム水溶液にて
シリコンの異方性エッチングを行う。開口パターン４５
に従ってエッチング溝が形成され、｛１１１｝面から構
成されたＶ溝が形成される。Ｖ溝となった後もオーバー
エッチングを行う。オーバエッチングするに従い結晶方
位がずれた位置にある長方形開口パターン４５によって
形成されたＶ溝の幅Dは相対的に大きくなる。逆に正し
い結晶方位上に形成された長方形開口パターン４５によ
って形成されたＶ溝の幅Dは最も小さくなる。すなわ
ち、長方形開口パターン４５によって形成されたＶ溝の
幅Dを測定して最も小さい幅を持つＶ溝が正しい結晶方
位上にあると判断できる。 図１２は、シリコンオプテ
ィカルベンチ１のボールレンズ搭載用溝２や光ファイバ
搭載用第一Ｖ溝３等のパターン４８、アライメント用パ
ターン４７が形成されたホトマスク４６を示す図であ
る。このホトマスク４６のアライメント用パターン４７
を先の補正エッチング工程にて得た正しい結晶方位を表
す長方形開口パターン４５によって形成されたＶ溝に一
致するように重ね合せてパターン４８を単結晶シリコン
基板１９に転写する。
在購入可能な直径４インチの結晶方位｛１００｝の単結
晶シリコン基板の結晶方位ずれは、一般的に±０．５°
である。そのため、オリエンテーションフラットを基準
にしてホトマスクのパターンを合わせパターン転写した
場合、転写したパターンと単結晶シリコン基板の正しい
結晶軸との間で最大０．５°のずれが生じる可能性があ
る。このようなずれが転写したパターンにある状態でシ
リコンの異方性エッチングをすると、形成したエッチン
グ溝の｛１１１｝面に段差が生じたり、開口部の幅が位
置によって大きく異なる場合がある。このような現象
は、例えば、深さ３００μm以上の深いエッチング溝に
おいて顕著に現れる。そこで、このようなずれを補正し
エッチング溝の形状精度を向上させるために補正エッチ
ング工程が必要となる。 図１０はこの補正エッチングを行うためのホトマスクの
模式図である。補正エッチング用ホトマスク４２には、
オリエンテーションフラットと合わせを行うためのオリ
フラ合わせ用パターン４３、単結晶シリコン基板１９の
外周部に位置するように形成された補正用扇形パターン
４４が２箇所対称に形成されている。 図１１は、図１０の補正用扇形パターン４４の詳細を示
す模式図である。e-e'軸に対して±１°の範囲に長方形
開口パターン４５が複数（この場合は９個）形成されて
いる。このような開口パターン４５を単結晶シリコン基
板１９に転写し、先に示した水酸化カリウム水溶液にて
シリコンの異方性エッチングを行う。開口パターン４５
に従ってエッチング溝が形成され、｛１１１｝面から構
成されたＶ溝が形成される。Ｖ溝となった後もオーバー
エッチングを行う。オーバエッチングするに従い結晶方
位がずれた位置にある長方形開口パターン４５によって
形成されたＶ溝の幅Dは相対的に大きくなる。逆に正し
い結晶方位上に形成された長方形開口パターン４５によ
って形成されたＶ溝の幅Dは最も小さくなる。すなわ
ち、長方形開口パターン４５によって形成されたＶ溝の
幅Dを測定して最も小さい幅を持つＶ溝が正しい結晶方
位上にあると判断できる。 図１２は、シリコンオプテ
ィカルベンチ１のボールレンズ搭載用溝２や光ファイバ
搭載用第一Ｖ溝３等のパターン４８、アライメント用パ
ターン４７が形成されたホトマスク４６を示す図であ
る。このホトマスク４６のアライメント用パターン４７
を先の補正エッチング工程にて得た正しい結晶方位を表
す長方形開口パターン４５によって形成されたＶ溝に一
致するように重ね合せてパターン４８を単結晶シリコン
基板１９に転写する。
【００６３】以上のような方法によって、単結晶シリコ
ン基板１９にボールレンズ搭載用溝２や光ファイバ搭載
用第一Ｖ溝３を結晶方位のずれなく形成することができ
る。
ン基板１９にボールレンズ搭載用溝２や光ファイバ搭載
用第一Ｖ溝３を結晶方位のずれなく形成することができ
る。
【００６４】図１３は、シリコンオプティカルベンチ１
にボールレンズ５１、光ファイバ５２、レーザダイオー
ド５３、ホトダイオード５４を搭載したときの状態を表
す模式図である。すなわち、シリコンオプティカルベン
チ１をレーザダイオードモジュールのベース基板として
適用する場合の実装例である。 ボールレンズ５１および光ファイバ５２は接着剤によっ
てボールレンズ搭載用溝２、光ファイバ搭載用第一Ｖ溝
３にそれぞれ固定される。レーザダイオード５３および
ホトダイオード５４は、ＬＤ用AuSnはんだ薄膜１３、Ｐ
Ｄ用AuSnはんだ薄膜１２に熱を加えて溶かすことにより
シリコンオプティカルベンチ１にそれぞれ固定される。
その際、ＬＤ搭載用位置合わせマーカ１６およびＰＤ搭
載用位置合わせマーカ１５によってそれぞれアライメン
トして搭載する。このような各光部品が実装されたシリ
コンオプティカルベンチ１に高周波の電気信号を印可し
て外部へ光信号を送信するために、ワイヤボンディング
によって各部品の電気的接続を行う。高周波電気信号を
取り扱うので、ワイヤの長さが最も短くなるように、共
通薄膜電極１０や、抵抗薄膜５と抵抗薄膜用第一薄膜電
極６と抵抗薄膜用第二薄膜電極７とで構成される薄膜抵
抗や、共通薄膜電極１０と誘電体薄膜８と上部薄膜電極
９とで構成される薄膜コンデンサや、ＰＤ用第一薄膜電
極１１や、ＰＤ用第二薄膜電極１４が予め最適な位置に
形成されている。これらの形成方法は、先に示したいず
れかの製造プロセスによる。
にボールレンズ５１、光ファイバ５２、レーザダイオー
ド５３、ホトダイオード５４を搭載したときの状態を表
す模式図である。すなわち、シリコンオプティカルベン
チ１をレーザダイオードモジュールのベース基板として
適用する場合の実装例である。 ボールレンズ５１および光ファイバ５２は接着剤によっ
てボールレンズ搭載用溝２、光ファイバ搭載用第一Ｖ溝
３にそれぞれ固定される。レーザダイオード５３および
ホトダイオード５４は、ＬＤ用AuSnはんだ薄膜１３、Ｐ
Ｄ用AuSnはんだ薄膜１２に熱を加えて溶かすことにより
シリコンオプティカルベンチ１にそれぞれ固定される。
その際、ＬＤ搭載用位置合わせマーカ１６およびＰＤ搭
載用位置合わせマーカ１５によってそれぞれアライメン
トして搭載する。このような各光部品が実装されたシリ
コンオプティカルベンチ１に高周波の電気信号を印可し
て外部へ光信号を送信するために、ワイヤボンディング
によって各部品の電気的接続を行う。高周波電気信号を
取り扱うので、ワイヤの長さが最も短くなるように、共
通薄膜電極１０や、抵抗薄膜５と抵抗薄膜用第一薄膜電
極６と抵抗薄膜用第二薄膜電極７とで構成される薄膜抵
抗や、共通薄膜電極１０と誘電体薄膜８と上部薄膜電極
９とで構成される薄膜コンデンサや、ＰＤ用第一薄膜電
極１１や、ＰＤ用第二薄膜電極１４が予め最適な位置に
形成されている。これらの形成方法は、先に示したいず
れかの製造プロセスによる。
【００６５】また、先に示した製造プロセスに基づき、
上記各薄膜はレーザダイオード５３やホトダイオード５
４とインピーダンス整合がとれるようにパターンの形状
を予め決めてある。この場合、ボールレンズ搭載用溝２
の深さが４５０μmであるので、図９よりボールレンズ
搭載用溝２の少なくとも３０μmの位置にまで共通薄膜
電極１０等を形成することができる。第一ボンディング
ワイヤ４９は上部薄膜電極９と抵抗薄膜用第一薄膜電極
６とを接続し、第三ボンディングワイヤ５５は抵抗薄膜
用第二薄膜電極７とレーザダイオード５３とを接続し、
第七ボンディングワイヤ５９はホトダイオード５４とＰ
Ｄ用第二薄膜電極１４とを接続する。
上記各薄膜はレーザダイオード５３やホトダイオード５
４とインピーダンス整合がとれるようにパターンの形状
を予め決めてある。この場合、ボールレンズ搭載用溝２
の深さが４５０μmであるので、図９よりボールレンズ
搭載用溝２の少なくとも３０μmの位置にまで共通薄膜
電極１０等を形成することができる。第一ボンディング
ワイヤ４９は上部薄膜電極９と抵抗薄膜用第一薄膜電極
６とを接続し、第三ボンディングワイヤ５５は抵抗薄膜
用第二薄膜電極７とレーザダイオード５３とを接続し、
第七ボンディングワイヤ５９はホトダイオード５４とＰ
Ｄ用第二薄膜電極１４とを接続する。
【００６６】一方、第二ボンディングワイヤ５０は抵抗
薄膜用第一薄膜電極６、第四ボンディングワイヤ５６は
共通薄膜電極１０、第五ボンディングワイヤ５７はＰＤ
用第一薄膜電極１１、第六ボンディングワイヤ５８はＰ
Ｄ用第二薄膜電極１４を介してシリコンオプティカルベ
ンチ１の外部に接続される。高周波電気信号は第二ボン
ディングワイヤ５０を通じてシリコンオプティカルベン
チ１に印加され、シリコンオプティカルベンチ１上に形
成された薄膜抵抗および薄膜コンデンサによるＲＣ回路
を通ってレーザダイオード５３に印加される。ここでの
ＲＣ回路はフィルタの役割をする。
薄膜用第一薄膜電極６、第四ボンディングワイヤ５６は
共通薄膜電極１０、第五ボンディングワイヤ５７はＰＤ
用第一薄膜電極１１、第六ボンディングワイヤ５８はＰ
Ｄ用第二薄膜電極１４を介してシリコンオプティカルベ
ンチ１の外部に接続される。高周波電気信号は第二ボン
ディングワイヤ５０を通じてシリコンオプティカルベン
チ１に印加され、シリコンオプティカルベンチ１上に形
成された薄膜抵抗および薄膜コンデンサによるＲＣ回路
を通ってレーザダイオード５３に印加される。ここでの
ＲＣ回路はフィルタの役割をする。
【００６７】レーザダイオード５３にて電気信号は光信
号に変換され、レーザダイオード５３から出射された光
信号はボールレンズ５１、光ファイバ５２を通って外部
へ送信される。このとき、レーザダイオード５３から出
射された光信号は、ホトダイオード５４にてモニタされ
る。
号に変換され、レーザダイオード５３から出射された光
信号はボールレンズ５１、光ファイバ５２を通って外部
へ送信される。このとき、レーザダイオード５３から出
射された光信号は、ホトダイオード５４にてモニタされ
る。
【００６８】以上のような構成にて、本発明におけるシ
リコンオプティカルベンチ１は、データの伝送速度が高
速化しても伝送信号の劣化を抑制することが可能であ
る。
リコンオプティカルベンチ１は、データの伝送速度が高
速化しても伝送信号の劣化を抑制することが可能であ
る。
【００６９】さらに、形成した薄膜抵抗にのみ通電し、
その電流−電圧特性を測定した結果を図１５に示す。こ
の結果、図１５のＡで示す電流値で、ＰＤ用AuSnはんだ
薄膜１２、ＬＤ用AuSnはんだ薄膜１３がともに溶けるこ
とが分かった。さらに電流値を上昇させた結果、Ｂで示
す電流値が抵抗薄膜５に印加できる最大の電流値で、こ
れより高い電流値では抵抗薄膜５が溶断することが分か
った。ただし、この場合の抵抗薄膜５は、長さ0.15 m
m、幅0.3 mm、厚さ0.136 mmで、抵抗値がおよそ10 ?あ
った。これより、この場合の抵抗薄膜５の最大電流密度
は1.2×106 A/cm2（この場合の電流値：0.5A）で、これ
より低い電流密度で、抵抗薄膜５は発熱し、ＰＤ用AuSn
はんだ薄膜１２、ＬＤ用AuSnはんだ薄膜１３をともに溶
かすことができる。このときの電流値は0.45 A、電圧値
4.2 Vであった。以上のことから、本発明の薄膜抵抗に
単独に電流を印加し抵抗薄膜５を発熱させれば、ＰＤ用
AuSnはんだ薄膜１２、ＬＤ用AuSnはんだ薄膜１３を溶か
し、レーザダイオード５３、ホトダイオード５４を本発
明のシリコンオプティカルベンチ１に実装させることが
できる。このため、レーザダイオード５３やホトダイオ
ード５４をシリコンオプティカルベンチ１に実装させる
ための新たな加熱器具を必要としない。本発明の薄膜抵
抗にはこのような優れた効果も備えている。
その電流−電圧特性を測定した結果を図１５に示す。こ
の結果、図１５のＡで示す電流値で、ＰＤ用AuSnはんだ
薄膜１２、ＬＤ用AuSnはんだ薄膜１３がともに溶けるこ
とが分かった。さらに電流値を上昇させた結果、Ｂで示
す電流値が抵抗薄膜５に印加できる最大の電流値で、こ
れより高い電流値では抵抗薄膜５が溶断することが分か
った。ただし、この場合の抵抗薄膜５は、長さ0.15 m
m、幅0.3 mm、厚さ0.136 mmで、抵抗値がおよそ10 ?あ
った。これより、この場合の抵抗薄膜５の最大電流密度
は1.2×106 A/cm2（この場合の電流値：0.5A）で、これ
より低い電流密度で、抵抗薄膜５は発熱し、ＰＤ用AuSn
はんだ薄膜１２、ＬＤ用AuSnはんだ薄膜１３をともに溶
かすことができる。このときの電流値は0.45 A、電圧値
4.2 Vであった。以上のことから、本発明の薄膜抵抗に
単独に電流を印加し抵抗薄膜５を発熱させれば、ＰＤ用
AuSnはんだ薄膜１２、ＬＤ用AuSnはんだ薄膜１３を溶か
し、レーザダイオード５３、ホトダイオード５４を本発
明のシリコンオプティカルベンチ１に実装させることが
できる。このため、レーザダイオード５３やホトダイオ
ード５４をシリコンオプティカルベンチ１に実装させる
ための新たな加熱器具を必要としない。本発明の薄膜抵
抗にはこのような優れた効果も備えている。
【００７０】本実施例の光学素子搭載基板は、薄膜抵抗
や薄膜コンデンサを光学素子やレンズと共通する基板上
に形成するので、高周波信号に好適な構造とすることが
できる。
や薄膜コンデンサを光学素子やレンズと共通する基板上
に形成するので、高周波信号に好適な構造とすることが
できる。
【００７１】また、本実施例の光学素子搭載基板には、
光ファイバまたはレンズを搭載するための異方性エッチ
ングによる高精度な溝を形成することにより、本実施例
を適用した光モジュールには、簡便に光ファイバやレン
ズを搭載できる。そのため、各部品間で光結合させるた
めの組み立て工程が簡単で生産性を向上させることがで
きる。
光ファイバまたはレンズを搭載するための異方性エッチ
ングによる高精度な溝を形成することにより、本実施例
を適用した光モジュールには、簡便に光ファイバやレン
ズを搭載できる。そのため、各部品間で光結合させるた
めの組み立て工程が簡単で生産性を向上させることがで
きる。
【００７２】また、溝が形成されたシリコン基板上に薄
膜電極を高精度でしかも任意の位置に形成可能であるた
め、データの伝送速度が高速化しても光半導体素子と薄
膜電極とのインピーダンス整合を取ることと、ボンディ
ングワイヤの長さをできるだけ短くして寄生インダクタ
ンス成分を抑えるができる。この光学素子搭載基板を用
いれば、伝送信号の劣化を抑制することができる。ま
た、薄膜抵抗と薄膜コンデンサとを光学素子やレンズと
共通する基板上に形成し、ＲＣのフィルタ回路を構成可
能であるため、伝送信号のノイズをカットすることがで
きる。
膜電極を高精度でしかも任意の位置に形成可能であるた
め、データの伝送速度が高速化しても光半導体素子と薄
膜電極とのインピーダンス整合を取ることと、ボンディ
ングワイヤの長さをできるだけ短くして寄生インダクタ
ンス成分を抑えるができる。この光学素子搭載基板を用
いれば、伝送信号の劣化を抑制することができる。ま
た、薄膜抵抗と薄膜コンデンサとを光学素子やレンズと
共通する基板上に形成し、ＲＣのフィルタ回路を構成可
能であるため、伝送信号のノイズをカットすることがで
きる。
【００７３】次に，薄膜温度センサを備える構造に関す
る本発明の実施例を詳細に説明する。図１６は本発明に
おける第二の実施例である薄膜温度センサを形成したシ
リコンオプティカルベンチの斜視図である。シリコンオ
プティカルベンチ１０１は，表面にシリコン酸化膜１０
３が形成された結晶面方位（１００）（面方位｛１０
０｝を表せばその他の方位でもよい。）の単結晶シリコ
ン基板１０２に，ボールレンズを搭載するためのボール
レンズ搭載用溝１０４（溝深さおよそ４５０μｍ），レ
ーザダイオードからの出射光を反射させホトダイオード
に光を入射させるための第二Ｖ溝１０５（溝深さおよそ
７０μｍ），薄膜温度センサ１０６，レーザダイオード
と電気的接続を行うための共通薄膜電極１０７，共通薄
膜電極１０７上に形成され，レーザダイオードを実装す
るためのはんだ膜であるレーザダイオード用AuSnはんだ
薄膜１０８，レーザダイオードのもう一つの電極となる
レーザダイオード用薄膜電極１０９，ホトダイオードと
電気的接続を行うためのホトダイオード用第一薄膜電極
１１０，ホトダイオード用第一薄膜電極１１０上に形成
され，ホトダイオードを実装するためのはんだ膜である
ホトダイオード用AuSnはんだ薄膜１１１，ホトダイオー
ドのもう一つの電極となるホトダイオード用第二薄膜電
極１１２，がそれぞれ形成された光学素子搭載用基板で
ある。図のように，薄膜温度センサ１０６は，レーザダ
イオードが実装されるレーザダイオード用AuSnはんだ薄
膜１０８が形成されている位置の近傍に形成されてい
る。このため，レーザダイオードから発生する熱を効率
よくセンシングすることができる。なお，一例として
は、この場合のシリコンオプティカルベンチ１０１の大
きさは，およそ３×３×１ｍｍ（厚さ）である。当然な
がら，シリコンオプティカルベンチ１０１は，直径１０
０ｍｍ等のシリコンウエハから多数個一括形成されるこ
とが好ましい。
る本発明の実施例を詳細に説明する。図１６は本発明に
おける第二の実施例である薄膜温度センサを形成したシ
リコンオプティカルベンチの斜視図である。シリコンオ
プティカルベンチ１０１は，表面にシリコン酸化膜１０
３が形成された結晶面方位（１００）（面方位｛１０
０｝を表せばその他の方位でもよい。）の単結晶シリコ
ン基板１０２に，ボールレンズを搭載するためのボール
レンズ搭載用溝１０４（溝深さおよそ４５０μｍ），レ
ーザダイオードからの出射光を反射させホトダイオード
に光を入射させるための第二Ｖ溝１０５（溝深さおよそ
７０μｍ），薄膜温度センサ１０６，レーザダイオード
と電気的接続を行うための共通薄膜電極１０７，共通薄
膜電極１０７上に形成され，レーザダイオードを実装す
るためのはんだ膜であるレーザダイオード用AuSnはんだ
薄膜１０８，レーザダイオードのもう一つの電極となる
レーザダイオード用薄膜電極１０９，ホトダイオードと
電気的接続を行うためのホトダイオード用第一薄膜電極
１１０，ホトダイオード用第一薄膜電極１１０上に形成
され，ホトダイオードを実装するためのはんだ膜である
ホトダイオード用AuSnはんだ薄膜１１１，ホトダイオー
ドのもう一つの電極となるホトダイオード用第二薄膜電
極１１２，がそれぞれ形成された光学素子搭載用基板で
ある。図のように，薄膜温度センサ１０６は，レーザダ
イオードが実装されるレーザダイオード用AuSnはんだ薄
膜１０８が形成されている位置の近傍に形成されてい
る。このため，レーザダイオードから発生する熱を効率
よくセンシングすることができる。なお，一例として
は、この場合のシリコンオプティカルベンチ１０１の大
きさは，およそ３×３×１ｍｍ（厚さ）である。当然な
がら，シリコンオプティカルベンチ１０１は，直径１０
０ｍｍ等のシリコンウエハから多数個一括形成されるこ
とが好ましい。
【００７４】図１７は図１６における薄膜温度センサ１
０６の第一の形状を示す上面図である。薄膜温度センサ
１０６は，薄膜温度センサ用第一抵抗薄膜１１４，薄膜
温度センサ用第一薄膜電極１１５，そして薄膜温度セン
サ用第二薄膜電極１１６から構成される。薄膜温度セン
サ用第一抵抗薄膜１１４と薄膜温度センサ用第一薄膜電
極１１５とは，一部重なって形成され，電気的に接続さ
れている。なお，温度センサは第一薄膜電極１１５と第
二の電極１１６が抵抗薄膜１１４を介して配置され，前
記第一薄膜電極１１５と第二薄膜電極１１６は前記薄膜
抵抗１１４と間隔を介して配置され，記第一薄膜電極１
１５と第二薄膜電極１１６の少なくとも一方は前記共通
薄膜電極１０７と同一の層に位置することが好ましい。
同一の層とは，例えば，前記酸化膜の上に積層された両
層が同一の層形成工程において形成されているものであ
ることができる。同様に，薄膜温度センサ用第一抵抗薄
膜１１４と薄膜温度センサ用第二薄膜電極１１６とは電
気的に接続されている。薄膜温度センサ１０６の温度検
出は次のような原理に基づき行われる。一般的に，抵抗
体は温度に対応してその抵抗値が変動する。この原理を
利用して，温度を検出する。具体的には，薄膜温度セン
サ用第一薄膜電極１１５および薄膜温度センサ用第二薄
膜電極１１６を介して薄膜温度センサ用第一抵抗薄膜１
１４に通電し，薄膜温度センサ用第一抵抗薄膜１１４の
抵抗値を常にモニタする。薄膜温度センサ用第一抵抗薄
膜１１４の抵抗値は温度によって変化するので，測定さ
れた抵抗値より温度を導出する。このようにして，シリ
コンオプティカルベンチ１０１の温度すなわちレーザダ
イオードの温度を測定することができる。当然ながら，
薄膜温度センサ用第一抵抗薄膜１１４は薄膜温度センサ
用第一薄膜電極１１５および薄膜温度センサ用第二薄膜
電極１１６よりも抵抗率の高い材料から成ることが望ま
しい。例えば，薄膜温度センサ用第一抵抗薄膜１１４に
は窒化タンタル薄膜が挙げられ，薄膜温度センサ用第一
薄膜電極１１５および薄膜温度センサ用第二薄膜電極１
１６にはAu/Pt/Tiからなる三層の薄膜が挙げられる。こ
こで，薄膜温度センサ用第一抵抗薄膜１１４が図のよう
にY軸方向に折れ曲がったパターン形状をしている理由
は，電流パスを長く取り薄膜温度センサ１０６の抵抗値
を高くすることで，温度に対する感度を向上させるため
である。抵抗値Rは，薄膜の抵抗率をρ，パターンの長
さをL，薄膜の膜厚をｄ，パターンの幅をwとすると，ρ
×L×（d×w）−１で表されるので，膜厚と幅を一定と
すればパターンの長さLを大きくとれば抵抗値Rは増大す
る。薄膜温度センサ１０６が図のような形状を取れば同
じ抵抗値を達成するためのスペースは小さくて済む。シ
リコンオプティカルベンチ１０１上に薄膜温度センサ１
０６を形成するスペースの制約を考慮すると，図のよう
な薄膜温度センサ１０６は有効である。なお，薄膜温度
センサ用第一薄膜電極１１５および薄膜温度センサ用第
二薄膜電極１１６は，必ずしも三層薄膜である必要は無
く，Au/Ti薄膜やAu/Cr薄膜やTi薄膜やAl薄膜でもよい。
０６の第一の形状を示す上面図である。薄膜温度センサ
１０６は，薄膜温度センサ用第一抵抗薄膜１１４，薄膜
温度センサ用第一薄膜電極１１５，そして薄膜温度セン
サ用第二薄膜電極１１６から構成される。薄膜温度セン
サ用第一抵抗薄膜１１４と薄膜温度センサ用第一薄膜電
極１１５とは，一部重なって形成され，電気的に接続さ
れている。なお，温度センサは第一薄膜電極１１５と第
二の電極１１６が抵抗薄膜１１４を介して配置され，前
記第一薄膜電極１１５と第二薄膜電極１１６は前記薄膜
抵抗１１４と間隔を介して配置され，記第一薄膜電極１
１５と第二薄膜電極１１６の少なくとも一方は前記共通
薄膜電極１０７と同一の層に位置することが好ましい。
同一の層とは，例えば，前記酸化膜の上に積層された両
層が同一の層形成工程において形成されているものであ
ることができる。同様に，薄膜温度センサ用第一抵抗薄
膜１１４と薄膜温度センサ用第二薄膜電極１１６とは電
気的に接続されている。薄膜温度センサ１０６の温度検
出は次のような原理に基づき行われる。一般的に，抵抗
体は温度に対応してその抵抗値が変動する。この原理を
利用して，温度を検出する。具体的には，薄膜温度セン
サ用第一薄膜電極１１５および薄膜温度センサ用第二薄
膜電極１１６を介して薄膜温度センサ用第一抵抗薄膜１
１４に通電し，薄膜温度センサ用第一抵抗薄膜１１４の
抵抗値を常にモニタする。薄膜温度センサ用第一抵抗薄
膜１１４の抵抗値は温度によって変化するので，測定さ
れた抵抗値より温度を導出する。このようにして，シリ
コンオプティカルベンチ１０１の温度すなわちレーザダ
イオードの温度を測定することができる。当然ながら，
薄膜温度センサ用第一抵抗薄膜１１４は薄膜温度センサ
用第一薄膜電極１１５および薄膜温度センサ用第二薄膜
電極１１６よりも抵抗率の高い材料から成ることが望ま
しい。例えば，薄膜温度センサ用第一抵抗薄膜１１４に
は窒化タンタル薄膜が挙げられ，薄膜温度センサ用第一
薄膜電極１１５および薄膜温度センサ用第二薄膜電極１
１６にはAu/Pt/Tiからなる三層の薄膜が挙げられる。こ
こで，薄膜温度センサ用第一抵抗薄膜１１４が図のよう
にY軸方向に折れ曲がったパターン形状をしている理由
は，電流パスを長く取り薄膜温度センサ１０６の抵抗値
を高くすることで，温度に対する感度を向上させるため
である。抵抗値Rは，薄膜の抵抗率をρ，パターンの長
さをL，薄膜の膜厚をｄ，パターンの幅をwとすると，ρ
×L×（d×w）−１で表されるので，膜厚と幅を一定と
すればパターンの長さLを大きくとれば抵抗値Rは増大す
る。薄膜温度センサ１０６が図のような形状を取れば同
じ抵抗値を達成するためのスペースは小さくて済む。シ
リコンオプティカルベンチ１０１上に薄膜温度センサ１
０６を形成するスペースの制約を考慮すると，図のよう
な薄膜温度センサ１０６は有効である。なお，薄膜温度
センサ用第一薄膜電極１１５および薄膜温度センサ用第
二薄膜電極１１６は，必ずしも三層薄膜である必要は無
く，Au/Ti薄膜やAu/Cr薄膜やTi薄膜やAl薄膜でもよい。
【００７５】図１８は，図１６における薄膜温度センサ
１０６の第二の形状を示す上面図である。薄膜温度セン
サ１０６は，薄膜温度センサ用第一薄膜電極１１５，薄
膜温度センサ用第二薄膜電極１１６，そして薄膜温度セ
ンサ用第二抵抗薄膜１１７から構成される。図１７の場
合と同様に，薄膜温度センサ用第二抵抗薄膜１１７と薄
膜温度センサ用第一薄膜電極１１５とが電気的に接続さ
れ，また薄膜温度センサ用第二抵抗薄膜１１７と薄膜温
度センサ用第二薄膜電極１１６とが電気的に接続されて
いる。この場合も薄膜温度センサ１０６は薄膜抵抗を構
成し，温度による抵抗値変化を読み取ることにより，温
度をセンシングする。薄膜温度センサ用第二抵抗薄膜１
１７は，X軸方向の長さを長くして折れ曲がったパター
ン形状である。この形状は，膜厚と幅が一定の場合，少
ないターン数で，薄膜温度センサ１０６の抵抗値を大き
くすることができる。
１０６の第二の形状を示す上面図である。薄膜温度セン
サ１０６は，薄膜温度センサ用第一薄膜電極１１５，薄
膜温度センサ用第二薄膜電極１１６，そして薄膜温度セ
ンサ用第二抵抗薄膜１１７から構成される。図１７の場
合と同様に，薄膜温度センサ用第二抵抗薄膜１１７と薄
膜温度センサ用第一薄膜電極１１５とが電気的に接続さ
れ，また薄膜温度センサ用第二抵抗薄膜１１７と薄膜温
度センサ用第二薄膜電極１１６とが電気的に接続されて
いる。この場合も薄膜温度センサ１０６は薄膜抵抗を構
成し，温度による抵抗値変化を読み取ることにより，温
度をセンシングする。薄膜温度センサ用第二抵抗薄膜１
１７は，X軸方向の長さを長くして折れ曲がったパター
ン形状である。この形状は，膜厚と幅が一定の場合，少
ないターン数で，薄膜温度センサ１０６の抵抗値を大き
くすることができる。
【００７６】いずれの場合においても，抵抗薄膜のター
ン数を多くとれば，すなわち薄膜温度センサ１０６を構
成する抵抗薄膜の長さを長くすれば，薄膜温度センサ１
０６の抵抗値を増加させることができるので，図示した
形状以外にも螺旋形状や層間絶縁膜を設けた積層形成し
た抵抗薄膜パターンも考えられる。
ン数を多くとれば，すなわち薄膜温度センサ１０６を構
成する抵抗薄膜の長さを長くすれば，薄膜温度センサ１
０６の抵抗値を増加させることができるので，図示した
形状以外にも螺旋形状や層間絶縁膜を設けた積層形成し
た抵抗薄膜パターンも考えられる。
【００７７】次に，本発明の一実施例のシリコンオプテ
ィカルベンチ１０１の製造方法について説明する。この
製造方法には，シリコンの異方性エッチングによって複
数の異種形状の溝（深さの異なる溝または，大きさの異
なる溝），この場合，ボールレンズ搭載用溝１０４や第
二Ｖ溝１０５を先に同時形成し，その後，薄膜温度セン
サ１０６や共通薄膜電極１０７やレーザダイオード用薄
膜電極１０９やホトダイオード用第一薄膜電極１１０や
ホトダイオード用第二薄膜電極１１２のパターンを形成
する特徴がある。さらに，薄膜温度センサ１０６を構成
する薄膜や上記各薄膜電極のパターン形状をエッチング
によって形成するためのマスク剤となるレジストの塗布
方法に特徴がある。半導体製造等に適用されるスピンコ
ータによるレジスト塗布方法では，本発明の深溝（例え
ば，ボールレンズ搭載用溝１０４）が形成された凹凸の
あるシリコンオプティカルベンチ１０１上に深溝をカバ
ーするようにレジストを塗布することが難しい。なぜな
ら，たとえ高粘性のレジストを用いた場合でも，一度塗
りによるレジスト塗布方法では，およそ１００μmを超
える溝にレジストを塗布すると溝の側面（斜面）特にコ
ーナーの部分をレジストでカバーすることが困難である
からである。本発明では，この問題を解決するレジスト
塗布方法として，第一に低粘性のネガ型レジストを用い
たスピンコータによるレジストの重ね塗り方法があり，
第二に電着レジストを用いたレジスト塗布方法があり，
第三にレジストの噴霧を作りそれを塗布するスプレー塗
布方法とがある。第一の方法は，図１６に示した実施例
であるシリコンオプティカルベンチ１０１の製造プロセ
スにて説明する。第二，第三の方法については，他の実
施例（図２２）であるシリコンオプティカルベンチ１０
１の製造プロセスで説明する。
ィカルベンチ１０１の製造方法について説明する。この
製造方法には，シリコンの異方性エッチングによって複
数の異種形状の溝（深さの異なる溝または，大きさの異
なる溝），この場合，ボールレンズ搭載用溝１０４や第
二Ｖ溝１０５を先に同時形成し，その後，薄膜温度セン
サ１０６や共通薄膜電極１０７やレーザダイオード用薄
膜電極１０９やホトダイオード用第一薄膜電極１１０や
ホトダイオード用第二薄膜電極１１２のパターンを形成
する特徴がある。さらに，薄膜温度センサ１０６を構成
する薄膜や上記各薄膜電極のパターン形状をエッチング
によって形成するためのマスク剤となるレジストの塗布
方法に特徴がある。半導体製造等に適用されるスピンコ
ータによるレジスト塗布方法では，本発明の深溝（例え
ば，ボールレンズ搭載用溝１０４）が形成された凹凸の
あるシリコンオプティカルベンチ１０１上に深溝をカバ
ーするようにレジストを塗布することが難しい。なぜな
ら，たとえ高粘性のレジストを用いた場合でも，一度塗
りによるレジスト塗布方法では，およそ１００μmを超
える溝にレジストを塗布すると溝の側面（斜面）特にコ
ーナーの部分をレジストでカバーすることが困難である
からである。本発明では，この問題を解決するレジスト
塗布方法として，第一に低粘性のネガ型レジストを用い
たスピンコータによるレジストの重ね塗り方法があり，
第二に電着レジストを用いたレジスト塗布方法があり，
第三にレジストの噴霧を作りそれを塗布するスプレー塗
布方法とがある。第一の方法は，図１６に示した実施例
であるシリコンオプティカルベンチ１０１の製造プロセ
スにて説明する。第二，第三の方法については，他の実
施例（図２２）であるシリコンオプティカルベンチ１０
１の製造プロセスで説明する。
【００７８】図１９は，第一の方法として，レジストの
塗布にスピンコータによるレジスト塗布方法を用い，使
用レジストとして低粘性のネガ型レジストを用いた場合
のシリコンオプティカルベンチ１０１の製造プロセスを
示す図である。ただし，図１９はシリコンオプティカル
ベンチ１０１の特徴的な構造を形成するための方法が理
解されやすいように示した模式図であり，図１６に示し
たシリコンオプティカルベンチ１０１の断面と一致して
いない。図１９のａ）からｉ）に従って順に製造プロセ
スを説明する。ａ）はじめに，結晶面方位（１００）の
単結晶シリコン基板１０２の両面にSi3N4/SiO2積層膜１
１８を成膜する。SiO2膜（例えば，膜厚１２０ｎｍ）は
熱酸化により形成された熱酸化膜で，Si3N4膜（例え
ば，膜厚１６０ｎｍ）は減圧CVD（Chemical Vapor Depo
sition）法により成膜された膜である。次に，このSi3N
4/SiO2積層膜１８にボールレンズ搭載用溝４および第二
Ｖ溝１０５を形成するための開口部を設ける。この方法
には，一般の半導体技術で用いられる方法（レジスト塗
布，レジストパターン形成，レジストをマスク剤として
Si3N4/SiO2積層膜１１８にパターンを転写する。）を適
用し，Si3N4/SiO2積層膜１１８のエッチングにはRIE（R
eactive Ion Etching）を適用する。その後，濃度４０ｗ
ｔ％の水酸化カリウム水溶液（温度７０℃）にてシリコ
ンの異方性エッチングを行う。このとき，ボールレンズ
搭載用溝１０４の深さが４５０μmになるまでエッチン
グする。第二Ｖ溝１０５は，Si3N4/SiO2積層膜１８によ
るマスク開口部が小さいので，ボールレンズ搭載用溝１
０４のエッチング深さが４５０μmになる前に｛１１
１｝面が出現してＶ形状の溝（溝深さ７０μm）とな
り，見かけ上エッチングが停止した状態となる。このよ
うに，シリコンの異方性エッチングによる異種形状溝
（深さの異なる溝，大きさの異なる溝）の形成は，深さ
が最も深い溝のエッチングに律速されるが，同時に複数
の溝を形成することができる。ｂ）次に，Si3N4/SiO2積
層膜１１８を熱りん酸，ＢＨＦ（HF＋NH4F混合液）を用
いて順次剥離し，新たに熱酸化によりシリコン酸化膜１
０３を１μm形成する。その後，初めにボールレンズ搭
載用溝１０４が形成された面にAu（例えば，膜厚５００
ｎｍ）/Pt（例えば，膜厚３００ｎｍ）/Ti（例えば，膜
厚１００ｎｍ）薄膜１１９を成膜する。次に，逆の面に
も同様な膜を成膜し，接合用裏面薄膜電極１１３を形成
する。成膜方法には，スパッタ法，真空蒸着法のいずれ
かを適用する。次に，ネガ型の低粘性レジスト１２０
（例えば，ＯＭＲ８５―３５ｃｐ，東京応化工業製）を
低速回転（例えば５００ｒｐｍ）でスピンコータにて塗
布する。その後プリベークしてレジストの溶剤を除去す
る。必要に応じて，これを繰り返しレジストの膜厚を厚
くし溝をレジストでカバーする。ｃ）低粘性レジスト１
２０にホトマスクのパターンを転写し，低粘性レジスト
パターン１２１をポストベークして形成する。その後，
低粘性レジストパターン１２１をマスクとしてイオンミ
リングによりAu/Pt/Ti薄膜１１９をエッチングする。
ｄ）低粘性レジストパターン２１を剥離液を用いて剥離
し，共通薄膜電極１０７，レーザダイオード用薄膜電極
１０９，ホトダイオード用第二薄膜電極１１２，薄膜温
度センサ用第一薄膜電極１１５，薄膜温度センサ用第二
薄膜電極１１６をシリコン酸化膜１０３上に形成する。
ｅ）薄膜温度センサ１０６用の温度センサ用抵抗薄膜１
２２を成膜する。たとえば，温度センサ用抵抗薄膜１２
２の材料として，窒化タンタル薄膜を用いてよい。窒化
タンタル薄膜は，スパッタ法により成膜することができ
る。この場合のスパッタには，アルゴン雰囲気中に微量
の窒素ガスを導入して成膜するリアクティブスパッタ法
を適用する。ｆ）ｂ）の工程と同様に低粘性レジスト１
２０を低回転でスピンコータにより塗布し，それをプリ
ベークする。ｇ）低粘性レジスト１２０にホトマスクの
パターンを転写し，薄膜温度センサ１０６用のレジスト
パターンをポストベークして形成する。その後，それを
マスクとしてイオンミリングにより温度センサ用抵抗薄
膜１２２をエッチングし，レジストを除去して薄膜温度
センサ用第一抵抗薄膜１１４を形成する。ｈ）ｃ）の工
程と同様に低粘性レジスト１２０を塗布し，レジストの
パターンを形成する。次にAuSnはんだ膜１２３を真空蒸
着法にて成膜する。ｉ）低粘性レジスト１２０を剥離
し，リフトオフ法によりレーザダイオード用AuSnはんだ
薄膜１０８を共通薄膜電極１０７上に形成する。このよ
うにして，シリコンオプティカルベンチ１０１に薄膜温
度センサ１０６を形成することができる。
塗布にスピンコータによるレジスト塗布方法を用い，使
用レジストとして低粘性のネガ型レジストを用いた場合
のシリコンオプティカルベンチ１０１の製造プロセスを
示す図である。ただし，図１９はシリコンオプティカル
ベンチ１０１の特徴的な構造を形成するための方法が理
解されやすいように示した模式図であり，図１６に示し
たシリコンオプティカルベンチ１０１の断面と一致して
いない。図１９のａ）からｉ）に従って順に製造プロセ
スを説明する。ａ）はじめに，結晶面方位（１００）の
単結晶シリコン基板１０２の両面にSi3N4/SiO2積層膜１
１８を成膜する。SiO2膜（例えば，膜厚１２０ｎｍ）は
熱酸化により形成された熱酸化膜で，Si3N4膜（例え
ば，膜厚１６０ｎｍ）は減圧CVD（Chemical Vapor Depo
sition）法により成膜された膜である。次に，このSi3N
4/SiO2積層膜１８にボールレンズ搭載用溝４および第二
Ｖ溝１０５を形成するための開口部を設ける。この方法
には，一般の半導体技術で用いられる方法（レジスト塗
布，レジストパターン形成，レジストをマスク剤として
Si3N4/SiO2積層膜１１８にパターンを転写する。）を適
用し，Si3N4/SiO2積層膜１１８のエッチングにはRIE（R
eactive Ion Etching）を適用する。その後，濃度４０ｗ
ｔ％の水酸化カリウム水溶液（温度７０℃）にてシリコ
ンの異方性エッチングを行う。このとき，ボールレンズ
搭載用溝１０４の深さが４５０μmになるまでエッチン
グする。第二Ｖ溝１０５は，Si3N4/SiO2積層膜１８によ
るマスク開口部が小さいので，ボールレンズ搭載用溝１
０４のエッチング深さが４５０μmになる前に｛１１
１｝面が出現してＶ形状の溝（溝深さ７０μm）とな
り，見かけ上エッチングが停止した状態となる。このよ
うに，シリコンの異方性エッチングによる異種形状溝
（深さの異なる溝，大きさの異なる溝）の形成は，深さ
が最も深い溝のエッチングに律速されるが，同時に複数
の溝を形成することができる。ｂ）次に，Si3N4/SiO2積
層膜１１８を熱りん酸，ＢＨＦ（HF＋NH4F混合液）を用
いて順次剥離し，新たに熱酸化によりシリコン酸化膜１
０３を１μm形成する。その後，初めにボールレンズ搭
載用溝１０４が形成された面にAu（例えば，膜厚５００
ｎｍ）/Pt（例えば，膜厚３００ｎｍ）/Ti（例えば，膜
厚１００ｎｍ）薄膜１１９を成膜する。次に，逆の面に
も同様な膜を成膜し，接合用裏面薄膜電極１１３を形成
する。成膜方法には，スパッタ法，真空蒸着法のいずれ
かを適用する。次に，ネガ型の低粘性レジスト１２０
（例えば，ＯＭＲ８５―３５ｃｐ，東京応化工業製）を
低速回転（例えば５００ｒｐｍ）でスピンコータにて塗
布する。その後プリベークしてレジストの溶剤を除去す
る。必要に応じて，これを繰り返しレジストの膜厚を厚
くし溝をレジストでカバーする。ｃ）低粘性レジスト１
２０にホトマスクのパターンを転写し，低粘性レジスト
パターン１２１をポストベークして形成する。その後，
低粘性レジストパターン１２１をマスクとしてイオンミ
リングによりAu/Pt/Ti薄膜１１９をエッチングする。
ｄ）低粘性レジストパターン２１を剥離液を用いて剥離
し，共通薄膜電極１０７，レーザダイオード用薄膜電極
１０９，ホトダイオード用第二薄膜電極１１２，薄膜温
度センサ用第一薄膜電極１１５，薄膜温度センサ用第二
薄膜電極１１６をシリコン酸化膜１０３上に形成する。
ｅ）薄膜温度センサ１０６用の温度センサ用抵抗薄膜１
２２を成膜する。たとえば，温度センサ用抵抗薄膜１２
２の材料として，窒化タンタル薄膜を用いてよい。窒化
タンタル薄膜は，スパッタ法により成膜することができ
る。この場合のスパッタには，アルゴン雰囲気中に微量
の窒素ガスを導入して成膜するリアクティブスパッタ法
を適用する。ｆ）ｂ）の工程と同様に低粘性レジスト１
２０を低回転でスピンコータにより塗布し，それをプリ
ベークする。ｇ）低粘性レジスト１２０にホトマスクの
パターンを転写し，薄膜温度センサ１０６用のレジスト
パターンをポストベークして形成する。その後，それを
マスクとしてイオンミリングにより温度センサ用抵抗薄
膜１２２をエッチングし，レジストを除去して薄膜温度
センサ用第一抵抗薄膜１１４を形成する。ｈ）ｃ）の工
程と同様に低粘性レジスト１２０を塗布し，レジストの
パターンを形成する。次にAuSnはんだ膜１２３を真空蒸
着法にて成膜する。ｉ）低粘性レジスト１２０を剥離
し，リフトオフ法によりレーザダイオード用AuSnはんだ
薄膜１０８を共通薄膜電極１０７上に形成する。このよ
うにして，シリコンオプティカルベンチ１０１に薄膜温
度センサ１０６を形成することができる。
【００７９】以上のような工程を順次経ることで薄膜温
度センサ１０６を形成したシリコンオプティカルベンチ
１０１を得ることができる。
度センサ１０６を形成したシリコンオプティカルベンチ
１０１を得ることができる。
【００８０】このように本実施例のシリコンオプティカ
ルベンチには，温度によって抵抗が変わる薄膜にて構成
された薄膜温度センサにより，LDモジュールを製作する
場合における実装工程数を削減できるとともに実装部品
点数を減らすことができる。
ルベンチには，温度によって抵抗が変わる薄膜にて構成
された薄膜温度センサにより，LDモジュールを製作する
場合における実装工程数を削減できるとともに実装部品
点数を減らすことができる。
【００８１】また，熱容量が小さい薄膜温度センサがあ
るので，レーザダイオードの熱変化に対する感度を向上
させることができるとともに，レーザダイオードを従来
よりも安定に動作させることができる。また，シリコン
オプティカルベンチに形成された薄膜温度センサは，マ
イクロマシニング技術を適用して形成されることによ
り，レーザダイオードの近傍に形成することができると
ともに従来のセンサよりも小型化することができる。そ
のため，他の薄膜電極や薄膜素子やワイヤボンディング
に対する配置の制約を緩和するだけでなく，よりレーザ
ダイオードの熱変化にたいする感度を向上させることが
できる。
るので，レーザダイオードの熱変化に対する感度を向上
させることができるとともに，レーザダイオードを従来
よりも安定に動作させることができる。また，シリコン
オプティカルベンチに形成された薄膜温度センサは，マ
イクロマシニング技術を適用して形成されることによ
り，レーザダイオードの近傍に形成することができると
ともに従来のセンサよりも小型化することができる。そ
のため，他の薄膜電極や薄膜素子やワイヤボンディング
に対する配置の制約を緩和するだけでなく，よりレーザ
ダイオードの熱変化にたいする感度を向上させることが
できる。
【００８２】さらに，本シリコンオプティカルベンチを
適用したLDモジュールは，実装コストを削減したため安
価で，しかもレーザダイオードの動作を従来よりも高い
レベルで保証することができる。
適用したLDモジュールは，実装コストを削減したため安
価で，しかもレーザダイオードの動作を従来よりも高い
レベルで保証することができる。
【００８３】図２０は，本発明における第三の実施例で
ある薄膜温度センサ１０６を形成したシリコンオプティ
カルベンチ１０１の裏面側を示す斜視図であり，図２１
は，このシリコンオプティカルベンチ１０１の表面側を
示す斜視図である。これらの図からわかるように，薄膜
温度センサ１０６をシリコンオプティカルベンチ１０１
の裏面側でレーザダイオードが実装される真裏に形成し
ている点が先の第二の実施例と異なる点である。このよ
うにレーザダイオードが実装される裏側に薄膜温度セン
サ１０６が形成されるので，レーザダイオードが発生す
る熱をほぼ直接センシングすることができるメリットが
ある。さらに，シリコンオプティカルベンチ１０１に形
成する共通薄膜電極１０７等を含む電極パターンのレイ
アウトに自由度が増すだけでなく，シリコンオプティカ
ルベンチ１０１の小型集積化も可能となる。この場合の
薄膜温度センサ１０６は，接合用裏面薄膜電極１１３が
形成されていない部分に，第一電極接続部１２４，第二
電極接続部１２５，第一電極パッド部１２６，第二電極
パッド部１２７，第一電極Pt露出部１２８，第二電極Pt
露出部１２９，薄膜温度センサ用第一抵抗薄膜１１４か
ら構成され，形成されている。このシリコンオプティカ
ルベンチ１０１の実装には，あらかじめ薄膜温度センサ
１０６の形状に対応した薄膜電極が形成されたベース基
板を用意し，接合用裏面薄膜電極１１３と第一電極パッ
ド部１２６および第二電極パッド部１２７との部分では
んだを用いて接合する。このとき第一電極Pt露出部１２
８，第二電極Pt露出部１２９がそれぞれ形成されている
ので，第一電極接続部１２４，第二電極接続部１２５，
薄膜温度センサ用第一抵抗薄膜１１４にはんだが拡散す
ることはない。
ある薄膜温度センサ１０６を形成したシリコンオプティ
カルベンチ１０１の裏面側を示す斜視図であり，図２１
は，このシリコンオプティカルベンチ１０１の表面側を
示す斜視図である。これらの図からわかるように，薄膜
温度センサ１０６をシリコンオプティカルベンチ１０１
の裏面側でレーザダイオードが実装される真裏に形成し
ている点が先の第二の実施例と異なる点である。このよ
うにレーザダイオードが実装される裏側に薄膜温度セン
サ１０６が形成されるので，レーザダイオードが発生す
る熱をほぼ直接センシングすることができるメリットが
ある。さらに，シリコンオプティカルベンチ１０１に形
成する共通薄膜電極１０７等を含む電極パターンのレイ
アウトに自由度が増すだけでなく，シリコンオプティカ
ルベンチ１０１の小型集積化も可能となる。この場合の
薄膜温度センサ１０６は，接合用裏面薄膜電極１１３が
形成されていない部分に，第一電極接続部１２４，第二
電極接続部１２５，第一電極パッド部１２６，第二電極
パッド部１２７，第一電極Pt露出部１２８，第二電極Pt
露出部１２９，薄膜温度センサ用第一抵抗薄膜１１４か
ら構成され，形成されている。このシリコンオプティカ
ルベンチ１０１の実装には，あらかじめ薄膜温度センサ
１０６の形状に対応した薄膜電極が形成されたベース基
板を用意し，接合用裏面薄膜電極１１３と第一電極パッ
ド部１２６および第二電極パッド部１２７との部分では
んだを用いて接合する。このとき第一電極Pt露出部１２
８，第二電極Pt露出部１２９がそれぞれ形成されている
ので，第一電極接続部１２４，第二電極接続部１２５，
薄膜温度センサ用第一抵抗薄膜１１４にはんだが拡散す
ることはない。
【００８４】図２２は本発明における第四の実施例であ
る薄膜温度センサ１０６を形成したシリコンオプティカ
ルベンチ１０１を示す斜視図である。このシリコンオプ
ティカルベンチ１０１には，薄膜温度センサ１０６の他
に，薄膜抵抗１３０，薄膜コンデンサ１３１がシリコン
オプティカルベンチ１０１に形成されている。その他
は，第二の実施例とほぼ同じ構成である。これらの薄膜
抵抗１３０および薄膜コンデンサ１３１は外部からの電
気信号のノイズをカットするためのフィルタを構成する
要素である。このように，レーザダイオード，ホトダイ
オード，レンズまたはファイバ以外の部品をすべて薄膜
素子としてシリコンオプティカルベンチ上に形成するこ
とで，従来の光学素子搭載基板としてのシリコンオプテ
ィカルベンチに比べ，その機能性を向上させることがで
きる。この場合，薄膜温度センサ１０６はレーザダイオ
ードを挟んで薄膜抵抗１３０，薄膜コンデンサ１３１が
形成されている逆側に配置されているがこの限りでな
く，レーザダイオードが実装される箇所であるレーザダ
イオード用AuSnはんだ薄膜１０８およびボールレンズ搭
載用溝１０４の近傍に形成されていれば，レーザダイオ
ードの熱変化を即座にモニタできるので問題ない。ま
た、薄膜抵抗１３０、薄膜コンデンサ１３１及び薄膜温
度センサ１０６と、レーザダイオードを設置する領域で
あるはんだ薄膜１０８及びホトダイオードを設置する領
域とであるはんだ薄膜１１１と、前記ホトダイオードに
連絡する第一の薄膜電極１１０と第二の薄膜電極１１２
と、前記レーザダイオードを設置する領域とホトダイオ
ードを設置する領域とを結ぶ線の一方の側であって、第
一薄膜電極１１０と第二薄膜電極１１２とで挟まれる領
域の外側であって第二薄膜電極側に、薄膜抵抗１３０及
び薄膜コンデンサ１３１を配置し、レーザダイオードホ
トダイオードを設置する領域とを結ぶ線の他方の側であ
って、第一薄膜電極１１０と第二薄膜電極１１２とで挟
まれる領域の外側であって前記第一の電極側に、前記薄
膜温度センサを配置することにより、高周波に対応した
構造となる。
る薄膜温度センサ１０６を形成したシリコンオプティカ
ルベンチ１０１を示す斜視図である。このシリコンオプ
ティカルベンチ１０１には，薄膜温度センサ１０６の他
に，薄膜抵抗１３０，薄膜コンデンサ１３１がシリコン
オプティカルベンチ１０１に形成されている。その他
は，第二の実施例とほぼ同じ構成である。これらの薄膜
抵抗１３０および薄膜コンデンサ１３１は外部からの電
気信号のノイズをカットするためのフィルタを構成する
要素である。このように，レーザダイオード，ホトダイ
オード，レンズまたはファイバ以外の部品をすべて薄膜
素子としてシリコンオプティカルベンチ上に形成するこ
とで，従来の光学素子搭載基板としてのシリコンオプテ
ィカルベンチに比べ，その機能性を向上させることがで
きる。この場合，薄膜温度センサ１０６はレーザダイオ
ードを挟んで薄膜抵抗１３０，薄膜コンデンサ１３１が
形成されている逆側に配置されているがこの限りでな
く，レーザダイオードが実装される箇所であるレーザダ
イオード用AuSnはんだ薄膜１０８およびボールレンズ搭
載用溝１０４の近傍に形成されていれば，レーザダイオ
ードの熱変化を即座にモニタできるので問題ない。ま
た、薄膜抵抗１３０、薄膜コンデンサ１３１及び薄膜温
度センサ１０６と、レーザダイオードを設置する領域で
あるはんだ薄膜１０８及びホトダイオードを設置する領
域とであるはんだ薄膜１１１と、前記ホトダイオードに
連絡する第一の薄膜電極１１０と第二の薄膜電極１１２
と、前記レーザダイオードを設置する領域とホトダイオ
ードを設置する領域とを結ぶ線の一方の側であって、第
一薄膜電極１１０と第二薄膜電極１１２とで挟まれる領
域の外側であって第二薄膜電極側に、薄膜抵抗１３０及
び薄膜コンデンサ１３１を配置し、レーザダイオードホ
トダイオードを設置する領域とを結ぶ線の他方の側であ
って、第一薄膜電極１１０と第二薄膜電極１１２とで挟
まれる領域の外側であって前記第一の電極側に、前記薄
膜温度センサを配置することにより、高周波に対応した
構造となる。
【００８５】図２２におけるb-b'断面は、図４と同様の
主要構造をとる。
主要構造をとる。
【００８６】図２３は，図２２におけるc-c'断面を模式
的に示す断面図であり，薄膜コンデンサ１３１の断面図
を示している。シリコン酸化膜１０３上に窒化タンタル
薄膜パターン１３２と誘電体である五酸化タンタル薄膜
１３５と共通薄膜電極１０７とが形成されている。五酸
化タンタル薄膜１３５は先に形成される窒化タンタル薄
膜パターン１３２を陽極酸化することで形成される。窒
化タンタル薄膜パターン１３２が薄膜コンデンサ１３１
の下部電極の役割をし，共通薄膜電極１０７が薄膜コン
デンサ１３１の上部電極の役割をする。これらの積層薄
膜により薄膜コンデンサ１３１が形成されている。
的に示す断面図であり，薄膜コンデンサ１３１の断面図
を示している。シリコン酸化膜１０３上に窒化タンタル
薄膜パターン１３２と誘電体である五酸化タンタル薄膜
１３５と共通薄膜電極１０７とが形成されている。五酸
化タンタル薄膜１３５は先に形成される窒化タンタル薄
膜パターン１３２を陽極酸化することで形成される。窒
化タンタル薄膜パターン１３２が薄膜コンデンサ１３１
の下部電極の役割をし，共通薄膜電極１０７が薄膜コン
デンサ１３１の上部電極の役割をする。これらの積層薄
膜により薄膜コンデンサ１３１が形成されている。
【００８７】次に，図２４を用いて図２２に示した第三
の実施例である薄膜温度センサ１０６を形成したシリコ
ンオプティカルベンチ１０１の製造プロセスについて説
明する。レジスト塗布方法として，先に述べた第二の方
法すなわち電着レジストを用いた方法または第三の方法
すなわち噴霧レジストを用いたスプレー塗布方法を用い
た例を示す。ただし，図２４はシリコンオプティカルベ
ンチ１０１の特徴的な構造を形成するための方法が理解
されやすいように示した模式図であり，図２２に示した
シリコンオプティカルベンチ１０１の断面と一致してい
ない。図２２のａ）からｌ）に従って順に製造プロセス
を説明する。ａ）の工程は，図１９の場合と同様であ
る。ｂ）次に，Si3N4/SiO2積層膜１１８を熱りん酸，Ｂ
ＨＦ（HF＋NH4F混合液）を用いて順次剥離し，新たに熱
酸化によりシリコン酸化膜１０３を１μm形成する。そ
の後，初めにボールレンズ搭載用溝１０４が形成された
面にAu（例えば，膜厚５００ｎｍ）/Pt（例えば，膜厚
３００ｎｍ）/Ti（例えば，膜厚１００ｎｍ）薄膜１１
９を成膜する。次に，逆の面にも同様な膜を成膜し，接
合用裏面薄膜電極１１３を形成する。成膜方法には，ス
パッタ法，真空蒸着法のいずれかを適用する。ｃ）次
に，ネガ型の電着レジスト１３６（ＥＤホトレジスト，
イーグル２１００ シプレイ製）を用いて，レジストをA
u/Pt/Ti薄膜１１９上に電着させ，プリベークして溶剤
成分を除去する。ここで，電着レジストの塗布方法を図
７を用いて説明する。カソード電極となるウエハホルダ
３４にウエハ１９を固定し，ウエハ１９のAu/Pt/Ti薄膜
１１９と電気的接続を行い電圧を印加すると，電着レジ
スト１３６がAu/Pt/Ti薄膜１１９上に成膜される。ｄ）
この後，露光・現像・ポストベークを行い，電着レジス
トパターン１３７をAu/Pt/Ti薄膜１１９上に形成する。
さらに，電着レジストパターン１３７をマスクとしてイ
オンミリングによりAu/Pt/Ti薄膜１１９をエッチングす
る。ｅ）ｆ）の各工程は図１９のｄ）ｅ）の工程とそれ
ぞれ同じである。ただしｅ）では，薄膜抵抗用第一薄膜
電極１３３，薄膜抵抗用第二薄膜電極１３４，ホトダイ
オード用第一薄膜電極１１０，ホトダイオード用第二薄
膜電極１１２，薄膜温度センサ用第一薄膜電極１１５，
薄膜温度センサ用第二薄膜電極１１６が形成され，ｆ）
では窒化タンタル薄膜１３８が成膜される。ｇ）ｃ）の
工程と同様にネガ型の電着レジスト１３６を塗布する。
ｈ）電着レジスト１３６にホトマスクのパターンを転写
し，窒化タンタル薄膜形成用レジストパターン１３９を
ポストベークして形成する。その後，これをマスクとし
てイオンミリングにより窒化タンタル薄膜１３８をエッ
チングする。ｉ）電着レジストの窒化タンタル薄膜形成
用レジストパターン１３９を剥離して窒化タンタル薄膜
パターン１３２，薄膜温度センサ用第一抵抗薄膜１１４
を得る。次に，窒化タンタル薄膜パターン１３２の一部
を陽極酸化法（例えば，電解液：りん酸０．１ｖｏｌ％
水溶液，電流密度：０．５ｍＡ／ｃｍ２，電圧：１００
Ｖ）によりこの部分だけを選択的に陽極酸化して五酸化
タンタル薄膜１３５とし，誘電体薄膜を得る。ｊ）低粘
性のレジストを塗布し，共通薄膜電極形成用レジストパ
ターン１４０を露光・現像・ポストベークして形成す
る。次に，共通薄膜電極用Au/Pt/Ti薄膜１４１を成膜す
る。成膜方法には，スパッタ法，真空蒸着法のいずれか
を適用する。この場合，金属膜であればこれ以外の金属
膜でもよく，Al薄膜やCr薄膜等の単層膜でもよい。ｋ）
共通薄膜電極形成用レジストパターン１４０を剥離し，
リフトオフ法により共通薄膜電極１０７を五酸化タンタ
ル薄膜１３５上に形成する。ｌ）共通薄膜電極１０７を
形成する方法と同様に，ホトダイオード用AuSnはんだ薄
膜１１１をホトダイオード用第一薄膜電極１１０上に形
成する。このようにして，シリコンオプティカルベンチ
１０１に薄膜温度センサ１０６，薄膜抵抗１３０，薄膜
コンデンサ１３１を形成する。
の実施例である薄膜温度センサ１０６を形成したシリコ
ンオプティカルベンチ１０１の製造プロセスについて説
明する。レジスト塗布方法として，先に述べた第二の方
法すなわち電着レジストを用いた方法または第三の方法
すなわち噴霧レジストを用いたスプレー塗布方法を用い
た例を示す。ただし，図２４はシリコンオプティカルベ
ンチ１０１の特徴的な構造を形成するための方法が理解
されやすいように示した模式図であり，図２２に示した
シリコンオプティカルベンチ１０１の断面と一致してい
ない。図２２のａ）からｌ）に従って順に製造プロセス
を説明する。ａ）の工程は，図１９の場合と同様であ
る。ｂ）次に，Si3N4/SiO2積層膜１１８を熱りん酸，Ｂ
ＨＦ（HF＋NH4F混合液）を用いて順次剥離し，新たに熱
酸化によりシリコン酸化膜１０３を１μm形成する。そ
の後，初めにボールレンズ搭載用溝１０４が形成された
面にAu（例えば，膜厚５００ｎｍ）/Pt（例えば，膜厚
３００ｎｍ）/Ti（例えば，膜厚１００ｎｍ）薄膜１１
９を成膜する。次に，逆の面にも同様な膜を成膜し，接
合用裏面薄膜電極１１３を形成する。成膜方法には，ス
パッタ法，真空蒸着法のいずれかを適用する。ｃ）次
に，ネガ型の電着レジスト１３６（ＥＤホトレジスト，
イーグル２１００ シプレイ製）を用いて，レジストをA
u/Pt/Ti薄膜１１９上に電着させ，プリベークして溶剤
成分を除去する。ここで，電着レジストの塗布方法を図
７を用いて説明する。カソード電極となるウエハホルダ
３４にウエハ１９を固定し，ウエハ１９のAu/Pt/Ti薄膜
１１９と電気的接続を行い電圧を印加すると，電着レジ
スト１３６がAu/Pt/Ti薄膜１１９上に成膜される。ｄ）
この後，露光・現像・ポストベークを行い，電着レジス
トパターン１３７をAu/Pt/Ti薄膜１１９上に形成する。
さらに，電着レジストパターン１３７をマスクとしてイ
オンミリングによりAu/Pt/Ti薄膜１１９をエッチングす
る。ｅ）ｆ）の各工程は図１９のｄ）ｅ）の工程とそれ
ぞれ同じである。ただしｅ）では，薄膜抵抗用第一薄膜
電極１３３，薄膜抵抗用第二薄膜電極１３４，ホトダイ
オード用第一薄膜電極１１０，ホトダイオード用第二薄
膜電極１１２，薄膜温度センサ用第一薄膜電極１１５，
薄膜温度センサ用第二薄膜電極１１６が形成され，ｆ）
では窒化タンタル薄膜１３８が成膜される。ｇ）ｃ）の
工程と同様にネガ型の電着レジスト１３６を塗布する。
ｈ）電着レジスト１３６にホトマスクのパターンを転写
し，窒化タンタル薄膜形成用レジストパターン１３９を
ポストベークして形成する。その後，これをマスクとし
てイオンミリングにより窒化タンタル薄膜１３８をエッ
チングする。ｉ）電着レジストの窒化タンタル薄膜形成
用レジストパターン１３９を剥離して窒化タンタル薄膜
パターン１３２，薄膜温度センサ用第一抵抗薄膜１１４
を得る。次に，窒化タンタル薄膜パターン１３２の一部
を陽極酸化法（例えば，電解液：りん酸０．１ｖｏｌ％
水溶液，電流密度：０．５ｍＡ／ｃｍ２，電圧：１００
Ｖ）によりこの部分だけを選択的に陽極酸化して五酸化
タンタル薄膜１３５とし，誘電体薄膜を得る。ｊ）低粘
性のレジストを塗布し，共通薄膜電極形成用レジストパ
ターン１４０を露光・現像・ポストベークして形成す
る。次に，共通薄膜電極用Au/Pt/Ti薄膜１４１を成膜す
る。成膜方法には，スパッタ法，真空蒸着法のいずれか
を適用する。この場合，金属膜であればこれ以外の金属
膜でもよく，Al薄膜やCr薄膜等の単層膜でもよい。ｋ）
共通薄膜電極形成用レジストパターン１４０を剥離し，
リフトオフ法により共通薄膜電極１０７を五酸化タンタ
ル薄膜１３５上に形成する。ｌ）共通薄膜電極１０７を
形成する方法と同様に，ホトダイオード用AuSnはんだ薄
膜１１１をホトダイオード用第一薄膜電極１１０上に形
成する。このようにして，シリコンオプティカルベンチ
１０１に薄膜温度センサ１０６，薄膜抵抗１３０，薄膜
コンデンサ１３１を形成する。
【００８８】以上のような工程を順次経ることで薄膜温
度センサ１０６を形成したシリコンオプティカルベンチ
１０１を形成することができる。
度センサ１０６を形成したシリコンオプティカルベンチ
１０１を形成することができる。
【００８９】上記では，第二のレジスト塗布方法である
電着レジストを用いた方法で説明したが，図３のように
レジストを噴霧状にして基板に塗布するいわゆるレジス
トのスプレー塗布方法を用いてもよい。この方法を用い
た場合のシリコンオプティカルベンチ１０１の製造プロ
セスは，図２４に示すプロセスと同様である。図８、図
９で言及したのと同様にしてこれらのレジスト塗布方法
を用いれば，レーザダイオードが実装される場所とエッ
チングで形成された溝との近傍に薄膜温度センサを形成
することができる。
電着レジストを用いた方法で説明したが，図３のように
レジストを噴霧状にして基板に塗布するいわゆるレジス
トのスプレー塗布方法を用いてもよい。この方法を用い
た場合のシリコンオプティカルベンチ１０１の製造プロ
セスは，図２４に示すプロセスと同様である。図８、図
９で言及したのと同様にしてこれらのレジスト塗布方法
を用いれば，レーザダイオードが実装される場所とエッ
チングで形成された溝との近傍に薄膜温度センサを形成
することができる。
【００９０】図２５は，本発明におけるシリコンオプテ
ィカルベンチ１０１上に形成される薄膜温度センサ１０
６の第二の形成方法を示す製造プロセスフローである。
レジストの塗布方法には低粘性のネガ型レジストを用い
た第一の方法を適用する。図２５のシリコンオプティカ
ルベンチ１０１は，特徴的な構造を形成するための方法
が理解されやすいように示した第二の実施例の模式図で
あり，図１６に示したシリコンオプティカルベンチ１０
１の断面と一致していない。ａ）からｉ）に従って順に
製造プロセスを説明する。ａ）はじめに，図１９のａ）
と同様な工程および条件にて単結晶シリコン基板１０２
にボールレンズ搭載用溝１０４，第二Ｖ溝１０５を形成
し，シリコン酸化膜１０３を１μm表面に形成する。そ
の後，ボールレンズ搭載用溝１０４が形成された面に温
度センサ用抵抗薄膜１２２を形成する。たとえば，温度
センサ用抵抗薄膜１２２の材料として，窒化タンタル薄
膜を用いるのがよい。窒化タンタル薄膜は，スパッタ法
により成膜することができる。この場合のスパッタに
は，アルゴン雰囲気中に微量の窒素ガスを導入して成膜
するリアクティブスパッタ法を適用する。次に，ネガ型
の低粘性レジスト１２０（例えば，ＯＭＲ８５―３５ｃ
ｐ，東京応化工業製）を低速回転（例えば５００ｒｐ
ｍ）でスピンコータにて塗布する。その後プリベークす
る。必要に応じてこれを繰り返しレジストの膜厚を厚く
し溝をレジストでカバーする。ｂ）この低粘性レジスト
１２０にホトマスクのパターンを転写（露光，現像，ポ
ストベーク）して，薄膜温度センサ用第一抵抗薄膜１４
の低粘性レジストパターン１２１を形成する。これをマ
スクとしてイオンミリングにて温度センサ用抵抗薄膜１
２２をエッチングする。ｃ）低粘性レジストパターン１
２１を剥離液を用いて剥離する。次に，ボールレンズ搭
載用溝１０４が形成された面と逆の面にAu（例えば，膜
厚５００ｎｍ）/Pt（例えば，膜厚３００ｎｍ）/Ti（例
えば，膜厚１００ｎｍ）の３層の金属薄膜を成膜し，接
合用裏面薄膜電極１１３を形成する。成膜方法には，ス
パッタ法，真空蒸着法のいずれかを適用する。その後，
低粘性レジスト１２０をスピンコータにて塗布する。こ
のとき，薄膜温度センサ用第一抵抗薄膜１１４は低粘性
レジスト１２０にて覆われる。ｄ）この低粘性レジスト
１２０を露光，現像，ポストベークして，薄膜温度セン
サ用第一抵抗薄膜１１４上にこれを保護するための図の
ような低粘性レジストパターン１２１を形成する。ｅ）
次に，ボールレンズ搭載用溝１０４が形成された面にAu
（例えば，膜厚５００ｎｍ）/Pt（例えば，膜厚３００
ｎｍ）/Ti（例えば，膜厚１００ｎｍ）薄膜１１９を成
膜する。成膜方法には，スパッタ法，真空蒸着法のいず
れかを適用する。ｆ）低粘性レジスト１２０を上記と同
様に塗布する。ｇ）低粘性レジスト１２０を露光，現
像，ポストベークして，図のような低粘性レジストパタ
ーン１２１を形成する。ｈ）この低粘性レジストパター
ン１２１をマスクとして，イオンミリングにてAu/Pt/Ti
薄膜１１９をエッチングする。ｉ）低粘性レジストパタ
ーン１２１を剥離液を用いて剥離し，共通薄膜電極１０
７，レーザダイオード用薄膜電極１０９，ホトダイオー
ド用第二薄膜電極１１２，薄膜温度センサ１０６を構成
する薄膜温度センサ用第一薄膜電極１１５や薄膜温度セ
ンサ用第二薄膜電極１１６をシリコン酸化膜１０３上に
形成する。このようにして，シリコンオプティカルベン
チ１０１上に薄膜温度センサ１０６を形成することがで
きる。なお，AuSnはんだ膜に関しては，図１９のｈ），
ｉ）にて示した方法にて形成することができる。例え
ば，図１９の（ｉ）においては共通薄膜電極107の上の
層１０８のようにすることができる。
ィカルベンチ１０１上に形成される薄膜温度センサ１０
６の第二の形成方法を示す製造プロセスフローである。
レジストの塗布方法には低粘性のネガ型レジストを用い
た第一の方法を適用する。図２５のシリコンオプティカ
ルベンチ１０１は，特徴的な構造を形成するための方法
が理解されやすいように示した第二の実施例の模式図で
あり，図１６に示したシリコンオプティカルベンチ１０
１の断面と一致していない。ａ）からｉ）に従って順に
製造プロセスを説明する。ａ）はじめに，図１９のａ）
と同様な工程および条件にて単結晶シリコン基板１０２
にボールレンズ搭載用溝１０４，第二Ｖ溝１０５を形成
し，シリコン酸化膜１０３を１μm表面に形成する。そ
の後，ボールレンズ搭載用溝１０４が形成された面に温
度センサ用抵抗薄膜１２２を形成する。たとえば，温度
センサ用抵抗薄膜１２２の材料として，窒化タンタル薄
膜を用いるのがよい。窒化タンタル薄膜は，スパッタ法
により成膜することができる。この場合のスパッタに
は，アルゴン雰囲気中に微量の窒素ガスを導入して成膜
するリアクティブスパッタ法を適用する。次に，ネガ型
の低粘性レジスト１２０（例えば，ＯＭＲ８５―３５ｃ
ｐ，東京応化工業製）を低速回転（例えば５００ｒｐ
ｍ）でスピンコータにて塗布する。その後プリベークす
る。必要に応じてこれを繰り返しレジストの膜厚を厚く
し溝をレジストでカバーする。ｂ）この低粘性レジスト
１２０にホトマスクのパターンを転写（露光，現像，ポ
ストベーク）して，薄膜温度センサ用第一抵抗薄膜１４
の低粘性レジストパターン１２１を形成する。これをマ
スクとしてイオンミリングにて温度センサ用抵抗薄膜１
２２をエッチングする。ｃ）低粘性レジストパターン１
２１を剥離液を用いて剥離する。次に，ボールレンズ搭
載用溝１０４が形成された面と逆の面にAu（例えば，膜
厚５００ｎｍ）/Pt（例えば，膜厚３００ｎｍ）/Ti（例
えば，膜厚１００ｎｍ）の３層の金属薄膜を成膜し，接
合用裏面薄膜電極１１３を形成する。成膜方法には，ス
パッタ法，真空蒸着法のいずれかを適用する。その後，
低粘性レジスト１２０をスピンコータにて塗布する。こ
のとき，薄膜温度センサ用第一抵抗薄膜１１４は低粘性
レジスト１２０にて覆われる。ｄ）この低粘性レジスト
１２０を露光，現像，ポストベークして，薄膜温度セン
サ用第一抵抗薄膜１１４上にこれを保護するための図の
ような低粘性レジストパターン１２１を形成する。ｅ）
次に，ボールレンズ搭載用溝１０４が形成された面にAu
（例えば，膜厚５００ｎｍ）/Pt（例えば，膜厚３００
ｎｍ）/Ti（例えば，膜厚１００ｎｍ）薄膜１１９を成
膜する。成膜方法には，スパッタ法，真空蒸着法のいず
れかを適用する。ｆ）低粘性レジスト１２０を上記と同
様に塗布する。ｇ）低粘性レジスト１２０を露光，現
像，ポストベークして，図のような低粘性レジストパタ
ーン１２１を形成する。ｈ）この低粘性レジストパター
ン１２１をマスクとして，イオンミリングにてAu/Pt/Ti
薄膜１１９をエッチングする。ｉ）低粘性レジストパタ
ーン１２１を剥離液を用いて剥離し，共通薄膜電極１０
７，レーザダイオード用薄膜電極１０９，ホトダイオー
ド用第二薄膜電極１１２，薄膜温度センサ１０６を構成
する薄膜温度センサ用第一薄膜電極１１５や薄膜温度セ
ンサ用第二薄膜電極１１６をシリコン酸化膜１０３上に
形成する。このようにして，シリコンオプティカルベン
チ１０１上に薄膜温度センサ１０６を形成することがで
きる。なお，AuSnはんだ膜に関しては，図１９のｈ），
ｉ）にて示した方法にて形成することができる。例え
ば，図１９の（ｉ）においては共通薄膜電極107の上の
層１０８のようにすることができる。
【００９１】ここでは，薄膜温度センサ１０６の第二の
形成方法として上記の製造プロセスフローを示したが，
この形成方法は，他の実施例のシリコンオプティカルベ
ンチ１０１上に形成された薄膜抵抗１３０にも適用でき
る。
形成方法として上記の製造プロセスフローを示したが，
この形成方法は，他の実施例のシリコンオプティカルベ
ンチ１０１上に形成された薄膜抵抗１３０にも適用でき
る。
【００９２】図２６は，本発明の第四の実施例である薄
膜温度センサ１０６，薄膜抵抗１３０，薄膜コンデンサ
１３１が形成されたシリコンオプティカルベンチ１０１
にボールレンズ１０５１，レーザダイオード１５２，ホ
トダイオード１５３を実装したときの状態を表す模式図
である。ボールレンズ１５１は接着剤によってボールレ
ンズ搭載用溝１０４に固定される。レーザダイオード１
５２およびホトダイオード１５３は，レーザダイオード
用AuSnはんだ薄膜１０８，ホトダイオード用AuSnはんだ
薄膜１１１に熱を加えて溶かすことによりシリコンオプ
ティカルベンチ１０１にそれぞれ固定される。その際，
レーザダイオード１５２，ホトダイオード１５３，ボー
ルレンズ１５１の光軸が合致するようにアライメントし
固定する。このような各光部品が実装されたシリコンオ
プティカルベンチ１０１に高周波の電気信号を印可して
外部へ光信号を送信するために，ワイヤボンディングに
よって各部品の電気的接続を行う。高周波電気信号を取
り扱うので，ワイヤの長さが短くなるように，共通薄膜
電極１０７，薄膜抵抗用第一薄膜電極１３３や薄膜抵抗
用第二薄膜電極１３４等から成る薄膜抵抗１３０（番号
示さず），共通薄膜電極１０７や窒化タンタル薄膜パタ
ーン１３２等から成る薄膜コンデンサ１３１（番号示さ
ず），ホトダイオード用第一薄膜電極１１０，ホトダイ
オード用第二薄膜電極１１２，薄膜温度センサ用第一薄
膜電極１１５や薄膜温度センサ用第二薄膜電極１１６等
から成る薄膜温度センサ１０６が予め最適な位置に形成
されている。また，上記各薄膜はレーザダイオード１５
４やホトダイオード１５３とインピーダンス整合がとれ
るようにパターンの形状を予め決めてある。この場合，
ボールレンズ搭載用溝１０４の深さが４５０μmである
ので，図９よりボールレンズ搭載用溝１０４の少なくと
も３０μmの位置にまで薄膜温度センサ１０６や共通薄
膜電極１０７等を形成することができる。次に，ワイヤ
ボンディングを用いた電気的結線について説明する。第
一ボンディングワイヤ１５４はレーザダイオード１５２
と薄膜抵抗１３０（番号示さず）を構成する薄膜抵抗用
第二薄膜電極１３４とを接続し，第二ボンディングワイ
ヤ１５５はホトダイオード１５３とホトダイオード用第
二薄膜電極１１２とを接続し，第三ボンディングワイヤ
１５６は薄膜抵抗１３０（番号示さず）を構成する薄膜
抵抗用第一薄膜電極１３３と薄膜コンデンサ１３１（番
号示さず）を構成する窒化タンタル薄膜パターン１３２
とを接続し，第四ボンディングワイヤ１５７はホトダイ
オード用第一薄膜電極１１０とシリコンオプティカルベ
ンチ１０１の外部にある外部電極（図示せず）とを接続
し，第五ボンディングワイヤ１５８は薄膜温度センサ１
０６を構成する薄膜温度センサ用第一薄膜電極１１５と
シリコンオプティカルベンチ１０１の外部にある外部電
極（図示せず）とを接続し，第六ボンディングワイヤ１
５９は薄膜温度センサ１０６を構成する薄膜温度センサ
用第二薄膜電極１１６とシリコンオプティカルベンチ１
０１の外部にある外部電極（図示せず）とを接続し，第
七ボンディングワイヤ１６０はホトダイオード用第二薄
膜電極１１２とシリコンオプティカルベンチ１０１の外
部にある外部電極（図示せず）とを接続し，第八ボンデ
ィングワイヤ１６１は共通薄膜電極１０７とシリコンオ
プティカルベンチ１０１の外部にある外部電極（図示せ
ず）とを接続し，第九ボンディングワイヤ１６２は薄膜
抵抗１３０（番号示さず）を構成する薄膜抵抗用第一薄
膜電極１３３とシリコンオプティカルベンチ１０１の外
部にある外部電極（図示せず）とを接続している。高周
波電気信号は第九ボンディングワイヤ１６２を通じてシ
リコンオプティカルベンチ１０１に印加され，シリコン
オプティカルベンチ１０１上に形成された薄膜抵抗１３
０（番号示さず）および薄膜コンデンサ１３１（番号示
さず）により形成されるＲＣ回路を通ってレーザダイオ
ード１５２に印加される。ここでのＲＣ回路は電気信号
のノイズをカットするフィルタの役割をする。レーザダ
イオード１５２にて電気信号は光信号に変換され，レー
ザダイオード１５２から出射された光信号はボールレン
ズ１５１を通って光ファイバ等の外部へ送信される。こ
のとき，レーザダイオード１５２から出射された光信号
は，ホトダイオード１５３にてモニタされる。さらに，
レーザダイオード１５２とボールレンズ搭載用溝１０４
の近傍に形成された薄膜温度センサ用第一薄膜電極１１
５や薄膜温度センサ用第二薄膜電極１１６等から構成さ
れる薄膜温度センサ１０６にて，レーザダイオード１５
２の温度が常にモニタされ，外部の判定回路（ＬＳＩ）
に温度がフィードバックされる。この判定回路（ＬＳ
Ｉ）により，ペルチェ素子（図示せず）が駆動され，シ
リコンオプティカルベンチ１０１が冷却され，すなわち
レーザダイオード１５２が冷却されて，レーザダイオー
ド１５２が所定の波長の光信号を送信することができ
る。ペルチェ素子（図示せず）は薄膜温度センサ１０６
により規定の温度に達した場合，その動作を止める。こ
のような一連の動作を繰り返して，レーザダイオード１
５２から送信される光信号の波長を制御している。な
お、薄膜の各構造物は、例えば、CVDやスパッタを用い
て堆積して成膜される。また、例えば、前記薄膜電極、
薄膜抵抗、薄膜コンデンサ、薄膜温度センサは、厚さが
１μｍ以下程度にすることができる。また、前記レーザ
ダイオードやホトダイオードは、基板に対して前記はん
だ層を介して設置されるが、成膜された薄膜電極、薄膜
抵抗、薄膜コンデンサ、薄膜温度センサ等は前記はんだ
層を介さず基板に設置される。
膜温度センサ１０６，薄膜抵抗１３０，薄膜コンデンサ
１３１が形成されたシリコンオプティカルベンチ１０１
にボールレンズ１０５１，レーザダイオード１５２，ホ
トダイオード１５３を実装したときの状態を表す模式図
である。ボールレンズ１５１は接着剤によってボールレ
ンズ搭載用溝１０４に固定される。レーザダイオード１
５２およびホトダイオード１５３は，レーザダイオード
用AuSnはんだ薄膜１０８，ホトダイオード用AuSnはんだ
薄膜１１１に熱を加えて溶かすことによりシリコンオプ
ティカルベンチ１０１にそれぞれ固定される。その際，
レーザダイオード１５２，ホトダイオード１５３，ボー
ルレンズ１５１の光軸が合致するようにアライメントし
固定する。このような各光部品が実装されたシリコンオ
プティカルベンチ１０１に高周波の電気信号を印可して
外部へ光信号を送信するために，ワイヤボンディングに
よって各部品の電気的接続を行う。高周波電気信号を取
り扱うので，ワイヤの長さが短くなるように，共通薄膜
電極１０７，薄膜抵抗用第一薄膜電極１３３や薄膜抵抗
用第二薄膜電極１３４等から成る薄膜抵抗１３０（番号
示さず），共通薄膜電極１０７や窒化タンタル薄膜パタ
ーン１３２等から成る薄膜コンデンサ１３１（番号示さ
ず），ホトダイオード用第一薄膜電極１１０，ホトダイ
オード用第二薄膜電極１１２，薄膜温度センサ用第一薄
膜電極１１５や薄膜温度センサ用第二薄膜電極１１６等
から成る薄膜温度センサ１０６が予め最適な位置に形成
されている。また，上記各薄膜はレーザダイオード１５
４やホトダイオード１５３とインピーダンス整合がとれ
るようにパターンの形状を予め決めてある。この場合，
ボールレンズ搭載用溝１０４の深さが４５０μmである
ので，図９よりボールレンズ搭載用溝１０４の少なくと
も３０μmの位置にまで薄膜温度センサ１０６や共通薄
膜電極１０７等を形成することができる。次に，ワイヤ
ボンディングを用いた電気的結線について説明する。第
一ボンディングワイヤ１５４はレーザダイオード１５２
と薄膜抵抗１３０（番号示さず）を構成する薄膜抵抗用
第二薄膜電極１３４とを接続し，第二ボンディングワイ
ヤ１５５はホトダイオード１５３とホトダイオード用第
二薄膜電極１１２とを接続し，第三ボンディングワイヤ
１５６は薄膜抵抗１３０（番号示さず）を構成する薄膜
抵抗用第一薄膜電極１３３と薄膜コンデンサ１３１（番
号示さず）を構成する窒化タンタル薄膜パターン１３２
とを接続し，第四ボンディングワイヤ１５７はホトダイ
オード用第一薄膜電極１１０とシリコンオプティカルベ
ンチ１０１の外部にある外部電極（図示せず）とを接続
し，第五ボンディングワイヤ１５８は薄膜温度センサ１
０６を構成する薄膜温度センサ用第一薄膜電極１１５と
シリコンオプティカルベンチ１０１の外部にある外部電
極（図示せず）とを接続し，第六ボンディングワイヤ１
５９は薄膜温度センサ１０６を構成する薄膜温度センサ
用第二薄膜電極１１６とシリコンオプティカルベンチ１
０１の外部にある外部電極（図示せず）とを接続し，第
七ボンディングワイヤ１６０はホトダイオード用第二薄
膜電極１１２とシリコンオプティカルベンチ１０１の外
部にある外部電極（図示せず）とを接続し，第八ボンデ
ィングワイヤ１６１は共通薄膜電極１０７とシリコンオ
プティカルベンチ１０１の外部にある外部電極（図示せ
ず）とを接続し，第九ボンディングワイヤ１６２は薄膜
抵抗１３０（番号示さず）を構成する薄膜抵抗用第一薄
膜電極１３３とシリコンオプティカルベンチ１０１の外
部にある外部電極（図示せず）とを接続している。高周
波電気信号は第九ボンディングワイヤ１６２を通じてシ
リコンオプティカルベンチ１０１に印加され，シリコン
オプティカルベンチ１０１上に形成された薄膜抵抗１３
０（番号示さず）および薄膜コンデンサ１３１（番号示
さず）により形成されるＲＣ回路を通ってレーザダイオ
ード１５２に印加される。ここでのＲＣ回路は電気信号
のノイズをカットするフィルタの役割をする。レーザダ
イオード１５２にて電気信号は光信号に変換され，レー
ザダイオード１５２から出射された光信号はボールレン
ズ１５１を通って光ファイバ等の外部へ送信される。こ
のとき，レーザダイオード１５２から出射された光信号
は，ホトダイオード１５３にてモニタされる。さらに，
レーザダイオード１５２とボールレンズ搭載用溝１０４
の近傍に形成された薄膜温度センサ用第一薄膜電極１１
５や薄膜温度センサ用第二薄膜電極１１６等から構成さ
れる薄膜温度センサ１０６にて，レーザダイオード１５
２の温度が常にモニタされ，外部の判定回路（ＬＳＩ）
に温度がフィードバックされる。この判定回路（ＬＳ
Ｉ）により，ペルチェ素子（図示せず）が駆動され，シ
リコンオプティカルベンチ１０１が冷却され，すなわち
レーザダイオード１５２が冷却されて，レーザダイオー
ド１５２が所定の波長の光信号を送信することができ
る。ペルチェ素子（図示せず）は薄膜温度センサ１０６
により規定の温度に達した場合，その動作を止める。こ
のような一連の動作を繰り返して，レーザダイオード１
５２から送信される光信号の波長を制御している。な
お、薄膜の各構造物は、例えば、CVDやスパッタを用い
て堆積して成膜される。また、例えば、前記薄膜電極、
薄膜抵抗、薄膜コンデンサ、薄膜温度センサは、厚さが
１μｍ以下程度にすることができる。また、前記レーザ
ダイオードやホトダイオードは、基板に対して前記はん
だ層を介して設置されるが、成膜された薄膜電極、薄膜
抵抗、薄膜コンデンサ、薄膜温度センサ等は前記はんだ
層を介さず基板に設置される。
【００９３】このように、光半導体素子と光ファイバ或
いは更にレンズとの光結合が容易に可能となる光ファイ
バやレンズ搭載部を備える前記光学素子搭載基板上に、
高周波伝送信号の劣化を抑える薄膜電極やノイズ除去用
のＲＣフィルタ回路（あるいは薄膜抵抗と薄膜コンデン
サ）更に薄膜温度センサを併せて備える構造にすること
により、チップ抵抗等のチップ部品用いた場合に比べ寄
生容量を抑制することができる。また、抵抗等を光半導
体素子が搭載された基板と隣接する基板に設置してワイ
ヤで連絡する場合に比べ、インダクタンス成分を低減で
きる。また、小型化・集積化に良好な形態となる。ま
た、薄膜コンデンサや薄膜抵抗の周囲を薄膜電極（或い
は薄膜配線）で囲むことにより、相互インダクタンスの
影響に関して良好な状況を得ることができる。
いは更にレンズとの光結合が容易に可能となる光ファイ
バやレンズ搭載部を備える前記光学素子搭載基板上に、
高周波伝送信号の劣化を抑える薄膜電極やノイズ除去用
のＲＣフィルタ回路（あるいは薄膜抵抗と薄膜コンデン
サ）更に薄膜温度センサを併せて備える構造にすること
により、チップ抵抗等のチップ部品用いた場合に比べ寄
生容量を抑制することができる。また、抵抗等を光半導
体素子が搭載された基板と隣接する基板に設置してワイ
ヤで連絡する場合に比べ、インダクタンス成分を低減で
きる。また、小型化・集積化に良好な形態となる。ま
た、薄膜コンデンサや薄膜抵抗の周囲を薄膜電極（或い
は薄膜配線）で囲むことにより、相互インダクタンスの
影響に関して良好な状況を得ることができる。
【００９４】図２７は，本発明のシリコンオプティカル
ベンチ１０１をバタフライタイプのレーザダイオードモ
ジュールに実装した例を示す模式図である。ボールレン
ズ１５１，レーザダイオード１５２，ホトダイオード１
５３がそれぞれ実装された薄膜温度センサ１０６を形成
したシリコンオプティカルベンチ１０１が，バタフライ
パッケージ１６３の中に実装されている。レーザダイオ
ード１５２からの光信号は，ボールレンズ１５１，非球
面レンズ１６４，フェルール１６５で固定された光ファ
イバ１６６を通って外部に発信される。このような構成
にて本発明のシリコンオプティカルベンチ１０１はLDモ
ジュールに適用される。以上説明してきたシリコンオプ
ティカルベンチ１０１のボールレンズ搭載用溝１０４や
第二Ｖ溝１０５の形成には，水酸化カリウム水溶液を用
いたが，ＴＭＡＨ（水酸化テトラメチルアンモニウム）
やＥＤＰ（エチレンジアミンピロカテコール水）等のシ
リコンの異方性エッチングが可能な他のエッチング液を
適用してもよい。ただし，エッチング形状および取扱の
観点から，水酸化カリウム水溶液が適している。さら
に，本実施例では単結晶シリコン基板１０２を用いたシ
リコンオプティカルベンチ１０１に関して述べたが，単
結晶シリコン基板１０２の代わりにAlNやSiC等のセラミ
ックス基板やガラス基板を用いたサブマウントにも本発
明の薄膜温度センサ１０６を適用することができる。こ
の場合，ダイシングによる加工にてボールレンズや光フ
ァイバ用の溝を製作することが好ましい。ただし，サブ
マウントの場合，レーザダイオード１５２やホトダイオ
ード１５３を実装できれば良く，必ずしもこれに溝を必
要としない。例えば，溝はシリコン基板等の別の基板に
製作し組み合わせて対応してもよい。このようなサブマ
ウントは，本発明の薄膜温度センサ１０６を形成するこ
とができるので，シリコンオプティカルベンチ１０１と
同様の効果を得ることができる。
ベンチ１０１をバタフライタイプのレーザダイオードモ
ジュールに実装した例を示す模式図である。ボールレン
ズ１５１，レーザダイオード１５２，ホトダイオード１
５３がそれぞれ実装された薄膜温度センサ１０６を形成
したシリコンオプティカルベンチ１０１が，バタフライ
パッケージ１６３の中に実装されている。レーザダイオ
ード１５２からの光信号は，ボールレンズ１５１，非球
面レンズ１６４，フェルール１６５で固定された光ファ
イバ１６６を通って外部に発信される。このような構成
にて本発明のシリコンオプティカルベンチ１０１はLDモ
ジュールに適用される。以上説明してきたシリコンオプ
ティカルベンチ１０１のボールレンズ搭載用溝１０４や
第二Ｖ溝１０５の形成には，水酸化カリウム水溶液を用
いたが，ＴＭＡＨ（水酸化テトラメチルアンモニウム）
やＥＤＰ（エチレンジアミンピロカテコール水）等のシ
リコンの異方性エッチングが可能な他のエッチング液を
適用してもよい。ただし，エッチング形状および取扱の
観点から，水酸化カリウム水溶液が適している。さら
に，本実施例では単結晶シリコン基板１０２を用いたシ
リコンオプティカルベンチ１０１に関して述べたが，単
結晶シリコン基板１０２の代わりにAlNやSiC等のセラミ
ックス基板やガラス基板を用いたサブマウントにも本発
明の薄膜温度センサ１０６を適用することができる。こ
の場合，ダイシングによる加工にてボールレンズや光フ
ァイバ用の溝を製作することが好ましい。ただし，サブ
マウントの場合，レーザダイオード１５２やホトダイオ
ード１５３を実装できれば良く，必ずしもこれに溝を必
要としない。例えば，溝はシリコン基板等の別の基板に
製作し組み合わせて対応してもよい。このようなサブマ
ウントは，本発明の薄膜温度センサ１０６を形成するこ
とができるので，シリコンオプティカルベンチ１０１と
同様の効果を得ることができる。
【００９５】図２８は，図２６に示した構造のうち，薄
膜抵抗用第一薄膜電極１３３と窒化タンタル薄膜パター
ン１３２とを電気的に接続していた第三ボンディングワ
イヤ１５６の代りに薄膜電極を用いて接続した構造を示
す図である。本構造は信号ラインに接続されたワイヤボ
ンディングを極力無くした構造である。ワイヤボンディ
ングはインダクタンス成分が大きいので，これにより，
高周波信号ラインにワイヤボンディングを多用すると信
号の伝送特性を劣化させることを抑制できる。すなわ
ち，信号ラインにインダクタンスに起因した逆起電力が
発生し，高周波信号が流れにくくなることを抑制でき
る。また，ここで形成された薄膜電極は，薄膜抵抗１３
０（番号示さず）および薄膜コンデンサ１３１（番号示
さず）を含めて，図のように，その過半数以上の周囲領
域（好ましくは基板の端面側以外のできるだけ多くの領
域）を共通薄膜電極１０７により囲まれている。これに
より，高周波信号が通る電極パターンとグランドとの相
互インダクタンスにより信号の伝送特性が劣化するのを
抑制することができる。図２８のような構造にすれば，
インダクタンスによる高周波信号の伝送特性劣化を十分
抑制することが可能である。
膜抵抗用第一薄膜電極１３３と窒化タンタル薄膜パター
ン１３２とを電気的に接続していた第三ボンディングワ
イヤ１５６の代りに薄膜電極を用いて接続した構造を示
す図である。本構造は信号ラインに接続されたワイヤボ
ンディングを極力無くした構造である。ワイヤボンディ
ングはインダクタンス成分が大きいので，これにより，
高周波信号ラインにワイヤボンディングを多用すると信
号の伝送特性を劣化させることを抑制できる。すなわ
ち，信号ラインにインダクタンスに起因した逆起電力が
発生し，高周波信号が流れにくくなることを抑制でき
る。また，ここで形成された薄膜電極は，薄膜抵抗１３
０（番号示さず）および薄膜コンデンサ１３１（番号示
さず）を含めて，図のように，その過半数以上の周囲領
域（好ましくは基板の端面側以外のできるだけ多くの領
域）を共通薄膜電極１０７により囲まれている。これに
より，高周波信号が通る電極パターンとグランドとの相
互インダクタンスにより信号の伝送特性が劣化するのを
抑制することができる。図２８のような構造にすれば，
インダクタンスによる高周波信号の伝送特性劣化を十分
抑制することが可能である。
【００９６】また，比較例としてのオプティカルベンチ
を用いた光通信用のレーザダイオード(LD)モジュールを
図２９に示す。LDモジュール７２は光半導体素子である
レーザダイオード５２，レーザダイオード５２が搭載さ
れる基板であるサブマウント６８，レーザダイオード５
２の発信状況をモニタする光半導体素子であるホトダイ
オード５３，ホトダイオード５３を実装する基板である
ＰＤマウント６９，レーザダイオード５２の発熱状態を
モニタするためのサーミスタ６７，レーザダイオード５
２やホトダイオード５３やサーミスタ６７等の後付部品
をオプティカルベンチ７０に固定するためのはんだ膜ま
で含めた薄膜電極７１，オプティカルベンチ７０の下に
配置される冷却用のペルチェ素子（図示せず）で主に構
成されている。外部からの電気信号の導入やオプティカ
ルベンチ７０上で電気的結線を行うために，ワイヤボン
ディングが適用される。レーザダイオード５２は動作中
に熱を発生し，ある閾値温度を超えると動作不良すなわ
ち仕様波長範囲を逸脱する不良を起こす。そのため，そ
の閾値温度を超えないように，サーミスタ６７でオプテ
ィカルベンチ７０の温度をモニタし，その温度をフィー
ドバックしてペルチェ素子（図示せず）を駆動させオプ
ティカルベンチ７０の温度すなわちレーザダイオード５
２の温度を一定に維持する。本発明の実施例では、前述
の効果に加えて、比較例と比較して，実装工程の簡便
化，実装部品点数の削減を図ることができる。
を用いた光通信用のレーザダイオード(LD)モジュールを
図２９に示す。LDモジュール７２は光半導体素子である
レーザダイオード５２，レーザダイオード５２が搭載さ
れる基板であるサブマウント６８，レーザダイオード５
２の発信状況をモニタする光半導体素子であるホトダイ
オード５３，ホトダイオード５３を実装する基板である
ＰＤマウント６９，レーザダイオード５２の発熱状態を
モニタするためのサーミスタ６７，レーザダイオード５
２やホトダイオード５３やサーミスタ６７等の後付部品
をオプティカルベンチ７０に固定するためのはんだ膜ま
で含めた薄膜電極７１，オプティカルベンチ７０の下に
配置される冷却用のペルチェ素子（図示せず）で主に構
成されている。外部からの電気信号の導入やオプティカ
ルベンチ７０上で電気的結線を行うために，ワイヤボン
ディングが適用される。レーザダイオード５２は動作中
に熱を発生し，ある閾値温度を超えると動作不良すなわ
ち仕様波長範囲を逸脱する不良を起こす。そのため，そ
の閾値温度を超えないように，サーミスタ６７でオプテ
ィカルベンチ７０の温度をモニタし，その温度をフィー
ドバックしてペルチェ素子（図示せず）を駆動させオプ
ティカルベンチ７０の温度すなわちレーザダイオード５
２の温度を一定に維持する。本発明の実施例では、前述
の効果に加えて、比較例と比較して，実装工程の簡便
化，実装部品点数の削減を図ることができる。
【００９７】そして、レーザダイオードの熱変化に対す
る反応が速く、比較例のようにオプティカルベンチ上に
サーミスタ実装用の薄膜電極（はんだ膜）を形成しなけ
ればならないのに比べて，オプティカルベンチに形成す
る他の薄膜電極や薄膜電子素子の配置の自由度を高める
ことができる。
る反応が速く、比較例のようにオプティカルベンチ上に
サーミスタ実装用の薄膜電極（はんだ膜）を形成しなけ
ればならないのに比べて，オプティカルベンチに形成す
る他の薄膜電極や薄膜電子素子の配置の自由度を高める
ことができる。
【００９８】
【発明の効果】本発明により、光半導体素子と光ファイ
バや、レンズの光結合が容易にでき、高周波信号の劣化
を抑えて、高集積化できる光学素子搭載基板を提供する
ことができる。
バや、レンズの光結合が容易にでき、高周波信号の劣化
を抑えて、高集積化できる光学素子搭載基板を提供する
ことができる。
【図１】本発明における一実施例のシリコンオプティカ
ルベンチの上面図である。
ルベンチの上面図である。
【図２】図１の上面図におけるa-a'断面を模式的に示す
断面図である。
断面図である。
【図３】図１の上面図におけるb-b'断面を模式的に示す
断面図である。
断面図である。
【図４】図１の上面図におけるc-c'断面を模式的に示す
断面図である。
断面図である。
【図５】本発明の一実施例のシリコンオプティカルベン
チの製造方法で、低粘性のレジストを用いるときの製造
プロセスフローである。
チの製造方法で、低粘性のレジストを用いるときの製造
プロセスフローである。
【図６】本発明の一実施例のシリコンオプティカルベン
チの製造方法で、電着レジストまたは噴霧状のレジスト
を用いるときの製造プロセスフローである。
チの製造方法で、電着レジストまたは噴霧状のレジスト
を用いるときの製造プロセスフローである。
【図７】電着レジストの塗布方法を示す概念図である。
【図８】レジストのスプレー塗布方法を示す概念図であ
る。
る。
【図９】各レジスト塗布方法を用いた場合における薄膜
電極の形成可能領域を示すグラフである。
電極の形成可能領域を示すグラフである。
【図１０】結晶方位｛１００｝の単結晶シリコン基板を
用いた場合における結晶方位ずれを補正するためのホト
マスクの概略図である。
用いた場合における結晶方位ずれを補正するためのホト
マスクの概略図である。
【図１１】図１０のｄ部におけるホトマスクのパターン
形状の詳細を示す概略図である。
形状の詳細を示す概略図である。
【図１２】シリコンの異方性エッチングによる溝を形成
するためのホトマスクの概略図である。
するためのホトマスクの概略図である。
【図１３】シリコンオプティカルベンチに光学部品を実
装した上面図である。
装した上面図である。
【図１４】薄膜抵抗を形成する方法を示した製造プロセ
スフローである。
スフローである。
【図１５】薄膜抵抗にのみ通電して電流−電圧特性を測
定した結果である。
定した結果である。
【図１６】本発明における一実施例を示すシリコンオプ
ティカルベンチの斜視図である。
ティカルベンチの斜視図である。
【図１７】本発明における一実施例のシリコンオプティ
カルベンチ上に形成された薄膜温度センサの第一の形状
を示す上面図である
カルベンチ上に形成された薄膜温度センサの第一の形状
を示す上面図である
【図１８】本発明における一実施例のシリコンオプティ
カルベンチ上に形成された薄膜温度センサの第二の形状
を示す上面図である
カルベンチ上に形成された薄膜温度センサの第二の形状
を示す上面図である
【図１９】本発明の一実施例のシリコンオプティカルベ
ンチの製造方法で，低粘性のレジストを用いるときの製
造プロセスフローである。
ンチの製造方法で，低粘性のレジストを用いるときの製
造プロセスフローである。
【図２０】本発明における一実施例のシリコンオプティ
カルベンチの裏面側を示す斜視図である。
カルベンチの裏面側を示す斜視図である。
【図２１】本発明における一実施例のシリコンオプティ
カルベンチの表面側を示す斜視図である。
カルベンチの表面側を示す斜視図である。
【図２２】本発明における一実施例のシリコンオプティ
カルベンチを示す斜視図である。
カルベンチを示す斜視図である。
【図２３】図２２の斜視図におけるc-c'断面を模式的に
示す断面図である。
示す断面図である。
【図２４】本発明における第三の実施例のシリコンオプ
ティカルベンチの製造方法で，電着レジストまたは噴霧
状のレジストを用いるときの製造プロセスフローであ
る。
ティカルベンチの製造方法で，電着レジストまたは噴霧
状のレジストを用いるときの製造プロセスフローであ
る。
【図２５】本発明における薄膜温度センサの第二の形成
方法を示す製造プロセスフローである。
方法を示す製造プロセスフローである。
【図２６】本発明における一実施例のシリコンオプティ
カルベンチにレーザダイオード，ホトダイオード，ボー
ルレンズを実装したときの斜視図である。
カルベンチにレーザダイオード，ホトダイオード，ボー
ルレンズを実装したときの斜視図である。
【図２７】バタフライタイプのレーザダイオードモジュ
ールに本発明における第三の実施例のシリコンオプティ
カルベンチを実装したときの上面模式図である。
ールに本発明における第三の実施例のシリコンオプティ
カルベンチを実装したときの上面模式図である。
【図２８】本発明における一実施例のオプティカルベン
チにレーザダイオード、ホトダイオード、ボールレンズ
を実装したときの斜視図である。
チにレーザダイオード、ホトダイオード、ボールレンズ
を実装したときの斜視図である。
【図２９】比較例のLDモジュールを示す斜視図である。
１，１０１...シリコンオプティカルベンチ、２，１０
４...ボールレンズ搭載用溝、３...光ファイバ搭載用第
一Ｖ溝、４，１０５...第二Ｖ溝、５...抵抗薄膜、
６...抵抗薄膜用第一薄膜電極、７...抵抗薄膜用第二薄
膜電極、８...誘電体薄膜、９...上部薄膜電極、１
０...共通薄膜電極、１１，１１０...ＰＤ用第一薄膜電
極、１２，１１１...ＰＤ用AuSnはんだ薄膜、１３，１
０８...ＬＤ用AuSnはんだ薄膜、１４，１１２...ＰＤ用
第二薄膜電極、１５...ＰＤ搭載用位置合わせマーカ、
１６...ＬＤ搭載用位置合わせマーカ、１７...ボールレ
ンズ用位置合わせマーカ、１８...光ファイバ用位置合
わせマーカ、１９...単結晶シリコン基板、２０...シリ
コン酸化膜、２１，１１８...Si3N4/SiO2積層膜、２
２，１１９...Au/Pt/Ti薄膜、２３，１２０...低粘性の
レジスト、２４...レジストパターン、２５...Ta2N薄
膜、２６...薄膜コンデンサ形成用レジストパターン、
２７...薄膜抵抗形成用レジストパターン、２８...誘電
体用抵抗薄膜、２９...Al薄膜、３０...電着レジスト、
３１...電着レジストのレジストパターン、３２...薄膜
コンデンサ形成用電着レジストパターン、３３...薄膜
抵抗形成用電着レジストパターン、３４...基板ホル
ダ、３５...アノード電極、３６...定電圧電源、３
７...浴槽、３８...ホトレジスト乳濁液、３９...ノズ
ル、４０...基板固定用ホルダ、４１...レジスト噴霧、
４２...補正エッチング用ホトマスク、４３...オリフラ
合わせ用パターン、４４...補正用扇形パターン、４
５...長方形開口パターン、４６...ホトマスク、４
７...アライメント用パターン、４８...パターン、４
９，１５４...第一ボンディングワイヤ、５０，１５
５...第二ボンディングワイヤ、５１，１５１...ボール
レンズ、５２...光ファイバ、５３，１５２...レーザダ
イオード、５４，１５３...ホトダイオード、５５，１
５６...第三ボンディングワイヤ、５６，１５７...第四
ボンディングワイヤ、５７，１５８...第五ボンディン
グワイヤ、５８，１５９...第六ボンディングワイヤ、
５９，１６０...第七ボンディングワイヤ，１０２...単
結晶シリコン基板，１０３...シリコン酸化膜，１０
６...薄膜温度センサ，１０７...共通薄膜電極，１０
９...レーザダイオード用薄膜電極，１１３...接合用裏
面薄膜電極，１１４...薄膜温度センサ用第一抵抗薄
膜，１１５...薄膜温度センサ用第一薄膜電極，１１
６...薄膜温度センサ用第二薄膜電極，１１７...薄膜温
度センサ用第二抵抗薄膜，，１２１...低粘性レジスト
パターン，１２２...温度センサ用抵抗薄膜，１２３...
AuSnはんだ膜，１２４...第一電極接続部，１２５...第
二電極接続部，１２６...第一電極パッド部，１２７...
第二電極パッド部，１２８...第一電極Pt露出部，１２
９...第二電極Pt露出部，１３０...薄膜抵抗，１３
１...薄膜コンデンサ，１３２...窒化タンタル薄膜パタ
ーン，１３３...薄膜抵抗用第一薄膜電極，１３４...薄
膜抵抗用第二薄膜電極，１３５...五酸化タンタル薄
膜，１３６...電着レジスト，１３７...電着レジストパ
ターン，１３８...窒化タンタル薄膜，１３９...窒化タ
ンタル薄膜形成用レジストパターン，１４０...共通薄
膜電極形成用レジストパターン，１４１...共通薄膜電
極用Au/Pt/Ti薄膜，１６１...第八ボンディングワイ
ヤ，１６２...第九ボンディングワイヤ，１６３...バタ
フライパッケージ，１６４...非球面レンズ，１６５...
フェルール，１６６...光ファイバ，１６７...サーミス
タ，１６８...サブマウント，１６９...ＰＤマウント，
１７０...オプティカルベンチ，１７１...薄膜電極，1
７２...比較LDモジュール
４...ボールレンズ搭載用溝、３...光ファイバ搭載用第
一Ｖ溝、４，１０５...第二Ｖ溝、５...抵抗薄膜、
６...抵抗薄膜用第一薄膜電極、７...抵抗薄膜用第二薄
膜電極、８...誘電体薄膜、９...上部薄膜電極、１
０...共通薄膜電極、１１，１１０...ＰＤ用第一薄膜電
極、１２，１１１...ＰＤ用AuSnはんだ薄膜、１３，１
０８...ＬＤ用AuSnはんだ薄膜、１４，１１２...ＰＤ用
第二薄膜電極、１５...ＰＤ搭載用位置合わせマーカ、
１６...ＬＤ搭載用位置合わせマーカ、１７...ボールレ
ンズ用位置合わせマーカ、１８...光ファイバ用位置合
わせマーカ、１９...単結晶シリコン基板、２０...シリ
コン酸化膜、２１，１１８...Si3N4/SiO2積層膜、２
２，１１９...Au/Pt/Ti薄膜、２３，１２０...低粘性の
レジスト、２４...レジストパターン、２５...Ta2N薄
膜、２６...薄膜コンデンサ形成用レジストパターン、
２７...薄膜抵抗形成用レジストパターン、２８...誘電
体用抵抗薄膜、２９...Al薄膜、３０...電着レジスト、
３１...電着レジストのレジストパターン、３２...薄膜
コンデンサ形成用電着レジストパターン、３３...薄膜
抵抗形成用電着レジストパターン、３４...基板ホル
ダ、３５...アノード電極、３６...定電圧電源、３
７...浴槽、３８...ホトレジスト乳濁液、３９...ノズ
ル、４０...基板固定用ホルダ、４１...レジスト噴霧、
４２...補正エッチング用ホトマスク、４３...オリフラ
合わせ用パターン、４４...補正用扇形パターン、４
５...長方形開口パターン、４６...ホトマスク、４
７...アライメント用パターン、４８...パターン、４
９，１５４...第一ボンディングワイヤ、５０，１５
５...第二ボンディングワイヤ、５１，１５１...ボール
レンズ、５２...光ファイバ、５３，１５２...レーザダ
イオード、５４，１５３...ホトダイオード、５５，１
５６...第三ボンディングワイヤ、５６，１５７...第四
ボンディングワイヤ、５７，１５８...第五ボンディン
グワイヤ、５８，１５９...第六ボンディングワイヤ、
５９，１６０...第七ボンディングワイヤ，１０２...単
結晶シリコン基板，１０３...シリコン酸化膜，１０
６...薄膜温度センサ，１０７...共通薄膜電極，１０
９...レーザダイオード用薄膜電極，１１３...接合用裏
面薄膜電極，１１４...薄膜温度センサ用第一抵抗薄
膜，１１５...薄膜温度センサ用第一薄膜電極，１１
６...薄膜温度センサ用第二薄膜電極，１１７...薄膜温
度センサ用第二抵抗薄膜，，１２１...低粘性レジスト
パターン，１２２...温度センサ用抵抗薄膜，１２３...
AuSnはんだ膜，１２４...第一電極接続部，１２５...第
二電極接続部，１２６...第一電極パッド部，１２７...
第二電極パッド部，１２８...第一電極Pt露出部，１２
９...第二電極Pt露出部，１３０...薄膜抵抗，１３
１...薄膜コンデンサ，１３２...窒化タンタル薄膜パタ
ーン，１３３...薄膜抵抗用第一薄膜電極，１３４...薄
膜抵抗用第二薄膜電極，１３５...五酸化タンタル薄
膜，１３６...電着レジスト，１３７...電着レジストパ
ターン，１３８...窒化タンタル薄膜，１３９...窒化タ
ンタル薄膜形成用レジストパターン，１４０...共通薄
膜電極形成用レジストパターン，１４１...共通薄膜電
極用Au/Pt/Ti薄膜，１６１...第八ボンディングワイ
ヤ，１６２...第九ボンディングワイヤ，１６３...バタ
フライパッケージ，１６４...非球面レンズ，１６５...
フェルール，１６６...光ファイバ，１６７...サーミス
タ，１６８...サブマウント，１６９...ＰＤマウント，
１７０...オプティカルベンチ，１７１...薄膜電極，1
７２...比較LDモジュール
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 廣瀬 一弘
茨城県日立市幸町三丁目１番１号 株式会
社日立製作所火力・水力事業部内
(72)発明者 東山 賢史
茨城県日立市幸町三丁目１番１号 株式会
社日立製作所火力・水力事業部内
Ｆターム(参考） 2H037 BA03 BA12 CA14 DA03 DA04
DA05 DA12
Claims (17)
- 【請求項１】光半導体素子と光ファイバとを光結合させ
る光学素子搭載用基板であって、前記基板上に形成され
る絶縁膜と、前記光ファイバが設置されるために前記基
板に形成された保持部と、前記保持部の周囲に位置する
前記絶縁上に形成される薄膜電極と前記薄膜コンデンサ
と、を有することを特徴とする光学素子搭載基板。 - 【請求項２】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記光フ
ァイバと前記レンズが設置されるために前記基板に形成
された溝部と、前記基板上に形成される、薄膜電極、フ
ィルタ回路を構成する抵抗とコンデンサ、及び前記コン
デンサと間隔を介して配置される薄膜温度センサと、前
記薄膜電極に電気的に連絡される前記光半導体素子を搭
載する領域に形成されたはんだ膜と、を有し、前記フィ
ルタ回路は、少なくとも薄膜抵抗或いは薄膜コンデンサ
の一方を有する、を有することを特徴とする光学素子搭
載基板。 - 【請求項３】請求項２の光学素子搭載基板において、前
記温度センサは第一の電極と第二の電極が抵抗膜を介し
て配置され、前記第一の電極と第二の電極は前記薄膜電
極と同一の層に位置することを特徴とする光学素子搭載
基板。 - 【請求項４】請求項２の光学素子搭載基板において、前
記温度センサは、第一の電極と第二の電極の層が前記抵
抗膜の少なくとも一部を上から被うように形成され、或
いは前記抵抗膜が前記第一の電極と前記第二の電極の少
なくとも一部を被うように形成されることを特徴とする
光学素子搭載基板。 - 【請求項５】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記光フ
ァイバ或いは前記レンズが設置されるために形成された
保持部と、前記光半導体素子を搭載する主表面に形成さ
れた絶縁膜と、前記絶縁膜上に形成される薄膜電極層、
薄膜コンデンサ層、及び薄膜抵抗層とを備え、前記薄膜
電極層は第一の層を有し、前記薄膜コンデンサ層或いは
前記薄膜抵抗層を構成する複数の層の少なくとも一部の
層は前記第一の層を有することを特徴とする光学素子搭
載基板。 - 【請求項６】光半導体素子と光ファイバを光結合させる
光学素子搭載用基板であって、前記光学素子搭載基板は
シリコンを主構成元素とし、前記光ファイバが設置され
るための保持部と、前記保持の周囲の前記基板上に形成
される、薄膜電極、薄膜コンデンサ、温度センサ、外部
から連結されるワイヤの端部が接続されるための第一の
領域、及び光半導体素子を搭載する領域と、を有し、前
記薄膜電極は前記第一の領域と前記光半導体素子を搭載
する領域とを連絡し、前記光半導体素子が搭載される領
域と光ファイバが搭載される領域とを結ぶ線の一方側に
前記第一の領域と前記薄膜コンデンサが形成され、他方
側に前記温度センサが形成されることを特徴とする光学
素子搭載基板。 - 【請求項７】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記基板
はシリコンを主構成元素とし、前記光ファイバ或いは前
記レンズが設置されるために実質的に前記シリコンの一
の結晶面に沿って形成された領域を有する溝部と、前記
溝部の周囲の前記光学素子搭載基板上に形成される、薄
膜電極、フィルタ回路を構成する抵抗とコンデンサ、温
度センサ、外部から連結されるワイヤの端部が接続され
るための第一の領域、及び光半導体素子を搭載する領域
と、を有し、前記コンデンサは薄膜電極と薄膜コンデン
サの少なくとも一方を備え、前記薄膜電極は前記第一の
領域と光半導体素子を搭載する領域とを連絡し、前記光
半導体素子が搭載される領域と光ファイバ連絡される領
域とを結ぶ線の一方側に前記第一の領域及び前記抵抗と
前記コンデンサが形成され、他方側に前記温度センサが
形成されることを特徴とする光学素子搭載基板。 - 【請求項８】光半導体素子と光ファイバをレンズを介し
て光結合させる光学素子搭載用基板であって、前記光学
素子搭載基板はシリコン基板であり、前記光ファイバ或
いは前記レンズが設置されるために前記基板に形成され
た溝部と、前記溝部の周囲の前記基板上に形成された、
フィルタ回路を形成する抵抗とコンデンサ、薄膜温度セ
ンサ、光半導体素子及び光受光素子を設置する領域、前
記光受光素子に連絡するための第一の薄膜電極と第二の
薄膜電極、とを有し、前記フィルタ回路は少なくとも薄
膜抵抗或いは薄膜コンデンサの少なくとも一方を有し、
前記光半導体素子と光受光素子を設置する領域とを結ぶ
線の一方の側であって、前記第一の薄膜電極と前記第二
の薄膜電極とで挟まれる領域の外側であって前記第一の
電極側に前記薄膜温度センサを配置し、前記光半導体素
子と光受光素子を設置する領域とを結ぶ線の他方の側で
あって、前記第一の薄膜電極と前記第二の薄膜電極とで
挟まれる領域の外側であって前記第二の電極側に前記抵
抗と前記コンデンサを配置することを特徴とする光学素
子搭載基板。 - 【請求項９】請求項２の光学素子搭載基板において、前
記薄膜抵抗、薄膜コンデンサ及び温度センサの少なくと
も一つはタンタルの窒化物を有することを特徴とする光
学素子搭載基板。 - 【請求項１０】光半導体素子と光ファイバを光結合させ
る光学素子搭載用基板であって、前記基板表面に形成さ
れる絶縁膜と、前記光ファイバ或いは前記レンズが設置
されるために前記基板に形成された保持部と、前記絶縁
膜上に形成される薄膜抵抗、前記薄膜抵抗と間隔を介し
て配置される薄膜コンデンサ、外部から連結されるワイ
ヤの端部が接続されるための第一の領域、前記光半導体
素子を搭載する領域、前記第一の領域と前記光半導体素
子を搭載する領域とを連絡する薄膜電極と、を有し、前
記薄膜抵抗或いは前記薄膜コンデンサの少なくとも一方
は、その周囲の過半数の領域が前記薄膜電極の一部と間
隔を介して対向するよう配置されることを特徴とする光
学素子搭載基板。 - 【請求項１１】光半導体素子と光ファイバを光結合させ
る光学素子搭載用基板であって、前記光半導体素子を搭
載する主表面に形成された絶縁膜と、前記光ファイバ或
いは前記レンズが設置されるために前記基板に形成され
た保持部と、前記保持部の周囲の前記絶縁膜上に形成さ
れる薄膜抵抗、前記薄膜コンデンサと、前記薄膜抵抗と
前記薄膜コンデンサとを電気的に連絡する薄膜電極と、
を有することを特徴とする光学素子搭載基板。 - 【請求項１２】光半導体素子と光ファイバを固定させて
光結合をさせる光学素子搭載用基板の製造方法であっ
て、基板を提供する工程と、異方性エッチングによって
前記基板に溝を形成する溝形成工程と、前記溝形成工程
の後に、少なくとも前記基板の溝が形成された一主面に
おける前記溝の外の領域にレジストを塗布する工程と、
前記レジストをマスクとして前記基板の溝が形成された
前記主面側に薄膜電極、薄膜抵抗、薄膜コンデンサの構
成部分を形成する工程と、を有することを特徴とする光
学素子搭載基板の製造方法。 - 【請求項１３】請求項１２の光学素子搭載用基板の製造
方法において、シリコン基板を供給する工程と、シリコ
ンの異方性エッチングによって光ファイバと保持するた
めの溝とレンズを保持するため前記溝とは深さが異なる
溝を形成する溝形成工程と、前記溝形成工程の後に、前
記シリコン基板の溝形成部及び溝が形成された前記シリ
コン基板の一主面に３５ｃｐ以下の低粘性レジストを回
転塗布する塗布工程と、を有することを特徴とする光学
素子搭載基板の製造方法。 - 【請求項１４】請求項１２の光学素子搭載用基板の製造
方法において、シリコン基板を供給する工程と、シリコ
ンの異方性エッチングによって光ファイバと保持するた
めの溝とレンズを保持するため前記溝とは深さが異なる
溝を形成する溝形成工程と、前記溝形成工程の後に電着
レジストを前記シリコン基板に塗布する塗布工程と、を
有することを特徴とする光学素子搭載基板の製造方法。 - 【請求項１５】請求項１２の光学素子搭載用基板の製造
方法において、シリコン基板を供給する工程と、シリコ
ンの異方性エッチングによって光ファイバと保持するた
めの溝とレンズを保持するため前記溝とは深さが異なる
溝を形成する溝形成工程と、前記溝形成工程の後にレジ
ストを噴霧状にして前記シリコン基板に塗布する塗布工
程と、有することを特徴とする光学素子搭載基板の製造
方法。 - 【請求項１６】請求項１２の光学素子搭載用基板の製造
方法において、前記レジストを用いて前記シリコン基板
の溝が形成された前記主面側に、薄膜電極層と、２つの
温度センサ電極層の間を前記温度センサ電極層より高抵
抗の抵抗領域で連絡する薄膜温度センサと、を形成する
工程を有し、前記薄膜電極層と前記薄膜温度センサを構
成する少なくとも何れかの層を共通する層で堆積する堆
積工程と、前記堆積工程の後に不要部分をエッチングす
る工程とを有することを特徴とする光学素子搭載基板の
製造方法。 - 【請求項１７】光半導体素子と、光ファイバまたは光フ
ァイバ及びレンズを備え、光半導体素子と前記光ファイ
バを光結合をさせる光学素子搭載装置であって、前記基
板の表面に形成された絶縁膜と、前記光ファイバ或いは
前記レンズが設置される前記基板に形成された保持部
と、前記絶縁膜上に形成される薄膜電極、フィルタ回路
を構成する抵抗とコンデンサ、薄膜温度センサと、を有
し、前記コンデンサは少なくとも薄膜抵抗或いは薄膜コ
ンデンサを有することを特徴とする光学素子搭載装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002073481A JP3931703B2 (ja) | 2001-12-27 | 2002-03-18 | 光学素子搭載基板及びその製造方法 |
| KR10-2002-0072369A KR100492661B1 (ko) | 2001-12-27 | 2002-11-20 | 광학소자 탑재기판 및 그 제조방법 |
| US10/309,243 US6934448B2 (en) | 2001-12-27 | 2002-12-04 | Optical element-mounting substrate and method of producing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-395628 | 2001-12-27 | ||
| JP2001395628 | 2001-12-27 | ||
| JP2002073481A JP3931703B2 (ja) | 2001-12-27 | 2002-03-18 | 光学素子搭載基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003255194A true JP2003255194A (ja) | 2003-09-10 |
| JP3931703B2 JP3931703B2 (ja) | 2007-06-20 |
Family
ID=26625305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002073481A Expired - Fee Related JP3931703B2 (ja) | 2001-12-27 | 2002-03-18 | 光学素子搭載基板及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6934448B2 (ja) |
| JP (1) | JP3931703B2 (ja) |
| KR (1) | KR100492661B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11934011B2 (en) | 2019-04-15 | 2024-03-19 | Nippon Telegraph And Telephone Corporation | Optical connecting structure |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004362144A (ja) * | 2003-06-03 | 2004-12-24 | Hitachi Ltd | 運用管理方法及び実施装置並びに処理プログラム |
| GB0317630D0 (en) * | 2003-07-28 | 2003-08-27 | Qinetiq Ltd | Optical transmitter and receiver apparatus |
| JP4727916B2 (ja) * | 2003-10-22 | 2011-07-20 | 富士通株式会社 | 光デバイスモジュール |
| WO2005045498A1 (en) * | 2003-11-10 | 2005-05-19 | Bookham Technology Plc | An optoelectric subassembly |
| US7312505B2 (en) * | 2004-03-31 | 2007-12-25 | Intel Corporation | Semiconductor substrate with interconnections and embedded circuit elements |
| US7307331B2 (en) * | 2004-03-31 | 2007-12-11 | Intel Corporation | Integrated radio front-end module with embedded circuit elements |
| US7706421B2 (en) * | 2005-04-20 | 2010-04-27 | Finisar Corporation | Temperature sensing device patterned on an electro-optic transducer die |
| US20060237807A1 (en) * | 2005-04-20 | 2006-10-26 | Hosking Lucy G | Electro-optic transducer die including a temperature sensing PN junction diode |
| US7701988B2 (en) * | 2005-04-20 | 2010-04-20 | Finisar Corporation | Optical transmit assembly including thermally isolated laser, temperature sensor, and temperature driver |
| JP4899356B2 (ja) * | 2005-06-30 | 2012-03-21 | 富士通オプティカルコンポーネンツ株式会社 | 光変調器 |
| US7832944B2 (en) | 2007-11-08 | 2010-11-16 | Finisar Corporation | Optoelectronic subassembly with integral thermoelectric cooler driver |
| JP5369301B2 (ja) * | 2009-12-18 | 2013-12-18 | 新光電気工業株式会社 | 光導波路の製造方法、光導波路及び光送受信装置 |
| US8905635B2 (en) | 2011-09-30 | 2014-12-09 | Honeywell International Inc. | Temperature sensor attachment facilitating thermal conductivity to a measurement point and insulation from a surrounding environment |
| US8901432B2 (en) | 2011-09-30 | 2014-12-02 | Honeywell International Inc. | Mitigation of block bending in a ring laser gyroscope caused by thermal expansion or compression of a circuit board |
| KR102091474B1 (ko) * | 2013-02-27 | 2020-03-23 | 한국전자통신연구원 | 초고속 광 수신 모듈 및 그것의 제작 방법 |
| RU167677U1 (ru) * | 2016-08-24 | 2017-01-10 | Общество с ограниченной ответственностью "СибИС" (ООО "СибИС") | Фотоэлектрический сенсор давления |
| KR20190139538A (ko) * | 2018-06-08 | 2019-12-18 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 화상 형성 장치의 상태 진단 |
| JP2023047862A (ja) * | 2021-09-27 | 2023-04-06 | 富士フイルムビジネスイノベーション株式会社 | 発光装置および検出装置 |
| CN118539284A (zh) * | 2024-05-26 | 2024-08-23 | 华夏芯智慧光子科技(北京)有限公司 | 一种蝶形激光器及制备方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3250496B2 (ja) * | 1997-09-19 | 2002-01-28 | 日本電気株式会社 | 光素子実装基板 |
| JPH05315707A (ja) | 1992-05-01 | 1993-11-26 | Hitachi Ltd | レーザ・ダイオード・モジュール |
| JPH08201660A (ja) | 1995-01-20 | 1996-08-09 | Oki Electric Ind Co Ltd | 光結合モジュールとその製造方法 |
| JP4090512B2 (ja) * | 1997-04-08 | 2008-05-28 | 日本オプネクスト株式会社 | 光モジュール |
| US6215295B1 (en) * | 1997-07-25 | 2001-04-10 | Smith, Iii Richard S. | Photonic field probe and calibration means thereof |
| US6256331B1 (en) * | 1997-08-08 | 2001-07-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor laser device, optical communication system using the same, and method for producing compound semiconductor |
| JP3761051B2 (ja) * | 1998-02-17 | 2006-03-29 | 松下電器産業株式会社 | 光半導体結合装置の製造方法 |
| JP2000098188A (ja) * | 1998-09-18 | 2000-04-07 | Fujitsu Ltd | 光モジュール |
| CA2282612A1 (en) * | 1998-09-18 | 2000-03-18 | Sumitomo Electric Industries, Ltd. | Photodiode module |
| JP3434473B2 (ja) | 1999-07-23 | 2003-08-11 | 古河電気工業株式会社 | 光モジュール用シリコンプラットフォーム |
| JP2001166187A (ja) * | 1999-09-30 | 2001-06-22 | Kyocera Corp | 光モジュール |
| US6467972B2 (en) * | 2000-02-29 | 2002-10-22 | Kyocera Corporation | Optical interconnection module |
| JP2001284636A (ja) * | 2000-03-31 | 2001-10-12 | Kyocera Corp | 双方向光モジュール |
| DE10020932C5 (de) * | 2000-04-28 | 2004-12-30 | Zitzmann, Heinrich, Dr. | Temperaturmessfühler und Verfahren zur Herstellung desselben |
-
2002
- 2002-03-18 JP JP2002073481A patent/JP3931703B2/ja not_active Expired - Fee Related
- 2002-11-20 KR KR10-2002-0072369A patent/KR100492661B1/ko not_active IP Right Cessation
- 2002-12-04 US US10/309,243 patent/US6934448B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11934011B2 (en) | 2019-04-15 | 2024-03-19 | Nippon Telegraph And Telephone Corporation | Optical connecting structure |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057302A (ko) | 2003-07-04 |
| US6934448B2 (en) | 2005-08-23 |
| KR100492661B1 (ko) | 2005-06-03 |
| JP3931703B2 (ja) | 2007-06-20 |
| US20030123805A1 (en) | 2003-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003255194A (ja) | 光学素子搭載基板及びその製造方法 | |
| US7814651B2 (en) | Method for fabricating a through-hole interconnection substrate | |
| JP4950513B2 (ja) | 赤外線デバイス集積装置の製造方法 | |
| US20090087155A1 (en) | Planar lightwave circuit, manufacturing method thereof, and light waveguide device | |
| US5659566A (en) | Semiconductor laser module and method of assembling semiconductor laser module | |
| JPH11109184A (ja) | 光デバイス実装用基板及び光モジュール | |
| US6839497B2 (en) | Optical waveguide platform and method of manufacturing the same | |
| JP4225179B2 (ja) | 光学素子実装用基板およびその製造方法 | |
| EP1211532A2 (en) | Optical device for mounting optical elements | |
| KR100524672B1 (ko) | 광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈 | |
| JP3990361B2 (ja) | オプチカルベンチ | |
| JP4039367B2 (ja) | 光素子実装基板の製造方法 | |
| JP2001298199A (ja) | 光半導体装置の接続構造 | |
| JP2003043309A (ja) | 光部品実装用基板及びその製造方法並びに光モジュール | |
| JP2002107584A (ja) | 光部品実装用基板及びその製造方法並びに光モジュール | |
| JP2005189378A (ja) | 光素子実装基板 | |
| KR100527107B1 (ko) | 광도파로 플랫폼 및 그 제조 방법 | |
| JP4671480B2 (ja) | 光実装基板の製造方法及び光モジュールの製造方法 | |
| JP2003318002A (ja) | 薄膜抵抗素子、これを搭載したシリコンオプティカルベンチ及びレーザダイオードモジュール、並びに製造方法 | |
| JP4841110B2 (ja) | 光電子混在基板 | |
| JP2002170965A (ja) | 光半導体素子キャリア及びその実装構造並びに光モジュール | |
| JP2001044308A (ja) | 光デバイス実装用基板及びその製造方法並びに光モジュール | |
| JPH0536643A (ja) | 半導体接着基板および半導体モジユール | |
| JP2001074983A (ja) | 光部品実装用基板及びそれを用いた光モジュール | |
| JP2002072026A (ja) | 光実装基板及びそれを用いた光モジュール |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040312 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060329 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070220 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070305 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3931703 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110323 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110323 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120323 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130323 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130323 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140323 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |