KR100524672B1 - 광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈 - Google Patents

광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈 Download PDF

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Abstract

본 발명은 솔더범프가 저면에 구비된 반도체칩을 기판에 본딩하는 방법에 있어서, 상기 반도체칩 저면에 구비된 솔더범프와 대응하는 상기 기판 상에 포토레지스트 패턴을 형성하는 단계; 상기 기판 상에 형성된 포토레지스트 패턴을 따라 식각하여 본딩홈을 형성하는 단계; 상기 기판 상에 형성된 본딩홈에 금속다층막을 형성하는 단계; 상기 본딩홈에 상기 반도체칩의 솔더범프를 정렬시킨 상태에서 상기 솔더범프를 용융점 이상의 온도로 가열한 후 상기 반도체칩을 상기 본딩홈에 밀착시키는 단계; 및 상기 반도체칩을 상기 본딩홈에 밀착시킨 상태에서 가열된 솔더범프를 냉각시키는 것에 의해 상기 기판에 상기 반도체칩을 고정시키는 단계;의 플립칩 본딩방법을 개시하고, 상기 본딩방법을 이용하여 광섬유 또는 평면광도파로(PLC)와 LD칩을 고정밀 수동정렬하여 고효율 광결합의 광모듈을 제작할 수 있다.

Description

광수동 정렬용 각진 홈을 이용한 플립칩 본딩방법 및 광모듈{Method of flip chip bonding utilizing slanted groove for optical passive alignment and optical module}
본 발명은 플립칩 본딩방법에 관한 것으로, 상세하게는 레이저 다이오드 칩(LD칩), 포토 다이오드 칩(PD칩)과 같은 반도체칩의 접합정밀도를 향상시켜 광결합 효율을 증대시키고, 접합강도를 증대시켜 고신뢰성을 가질 수 있는 플립칩 본딩방법 및 이 방법을 이용하여 제조되는 광모듈에 관한 것이다.
일반적인 플립칩 본딩방법은 기판위에 반도체칩을 회로부가 아래로 향하도록 뒤집어서 실장하는 기술로서, 상기 기판에 반도체칩을 본딩하기 위하여 먼저 반도체칩(또는 기판)의 패드에 범프를 직접 형성하여 반도체 칩을 기판에 실장하는 것이다.
특히 광모듈에서 반도체칩(이하 "LD칩"으로 표기함)을 플립칩 본딩에 의해 실장하는 목적은 솔더범프에 의한 자동정렬(self alignment)효과로 인해 LD칩과 광섬유 또는 평면광도파로의 정렬이 좋기 때문이다.
광섬유와 LD칩간의 광결합을 좌우하는 정렬은 높이가 정확히 정렬된 이후에는 종축(LD발진영역과 광섬유 코아간의 직선거리)과 횡축(LD의 발진영역과 광섬유 코아의 수평거리)에 따라 크게 차이가 난다.
LD칩에서 발생하는 광은 직진성을 지니므로 종축거리가 증가해도 광결합 감소는 그다지 크지 않으나, 횡축방향의 정렬이 1㎛만 벗어나도 광결합 효율은 급격히 감소하는 것으로 알려져 있다.
이와 같은 광모듈을 플립칩 본딩하기 위해서는 LD칩표면과 실리콘기판 표면의 정렬마크를 이용하여 초기정렬한 후, LD칩과 광섬유간의 높이를 일치시키기 위하여 압력을 가하는 동시에 열을 가하여 접합을 한다.
이때 수직방향의 접합압력에 의해서 좌우 수평방향으로 불규칙하게 슬라이딩이 발생하게 되어 접합 후의 수평, 수직 정렬오차가 초기 정렬값을 크게 벗어나게 되는 경우가 많이 발생한다.
광섬유를 수동정렬하여 광송신 서브모듈을 제조하기 위해서는 접합 후 LD발진영역과 광섬유 코아부분의 정렬도가 ±1㎛이내에 있어야 되는데, 이 정밀도는 현재 사용되고 있는 플립칩본더로 초기정렬은 가능하나 접합압력에 의한 수평방향으로의 미소 어긋남을 피할 수가 없다.
상기의 문제점을 해결하기 위하여 LD칩 중앙부에 Au 또는 In 등과 같은 금속의 스탠드오프(Stand off)를 형성시켜 접합정밀도를 향상시키는 방법이 제시된 바 있으나, LD칩 중앙부에 다량의 금속 스탠드오프를 형성시키는 것은 경제성이나 생산성 측면에서 불리하다.
기존의 플립칩 본딩에 의해 결합된 LD칩 및 실리콘 서브마운트는 플립칩 본딩시 또는 사용도중에 솔더범프와 UBM(금속다층막) 사이에서 취약한 금속간 화합물이 형성되어 사용 중의 열피로 또는 충격에 의해 금속간 화합물층에서 파단이 발생하게 되는 경우가 많이 있다.
그 결과 광모듈의 신뢰성에 큰 악영향을 미치게 되므로 가능한 금속간 화합물층이 형성되지 않도록 금속다층막(UBM)구조나 플립칩 본딩 조건을 설정해야 한다.
또한 상기의 문제점을 극복하기 위하여 기존의 금속다층막구조를 다층구조로 하거나 또는 플립칩본딩 조건(온도, 시간 등)의 엄격한 관리가 요구되고 있어, 생산성 악화 및 수율 감소 등의 원인이 되고 있는 실정이다.
본 발명의 목적은 광송신 서브모듈 제조시 반도체칩과 광섬유 또는 평면광도파로가 초기정렬된 후 본딩시 발생하는 반도체칩과 기판 표면과의 미세한 어긋남을 최소화하여 LD칩의 접합정밀도를 향상시킬 수 있도록 하는 광수동 정렬용 플립칩 본딩방법을 제공함에 있다.
또한 본 발명의 다른 목적은 실리콘 기판의 금속간 화합물층에 의한 파단을 억제하여 본딩 강도를 향상시킬 수 있는 광수동 정렬용 플립칩 본딩방법 및 이 방법을 이용하여 제조된 광모듈을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명은 솔더범프가 저면에 구비된 반도체칩을 기판에 본딩하는 방법에 있어서, 상기 반도체칩 저면에 구비된 솔더범프와 대응하는 상기 기판 상에 포토레지스트 패턴을 형성하는 단계; 상기 기판 상에 형성된 포토레지스트 패턴을 따라 식각하여 본딩홈을 형성하는 단계; 상기 기판 상에 형성된 본딩홈에 금속다층막을 형성하는 단계; 상기 본딩홈에 상기 반도체칩의 솔더범프를 정렬시킨 상태에서 상기 솔더범프를 용융점 이상의 온도로 가열한 후 상기 반도체칩을 상기 본딩홈에 밀착시키는 단계; 및 상기 반도체칩을 상기 본딩홈에 밀착시킨 상태에서 가열된 솔더범프를 냉각시키는 것에 의해 상기 기판에 상기 반도체칩을 고정시키는 단계;로 이루어지는 플립칩 본딩방법을 제공한다.
상기 기판에 포토레지스트 패턴을 형성하는 단계는 상기 기판 표면에 패시베이션층을 형성하는 단계, 상기 패시베이션층에 식각베리어층을 형성하는 단계 및 상기 식각베리어층 상면에 포토레지스트를 전면 코팅한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하는 단계를 순차적으로 행하여진다.
상기 기판상에 본딩홈을 형성하는 단계는 상기 포토레지스트 패턴을 이용하여 상기 식각베리어층 및 패시베이션층을 식각하여 기판의 표면을 노출시키는 단계, 상기 포토레지스트 패턴을 스트립공정으로 제거하는 단계, 상기 식각베리어층 및 패시베이션층을 식각마스크로 이용하여 기판의 노출된 표면에 상기 본딩홈을 형성하는 단계 및 상기 포토레지스트, 식각베리어층, 패시베이션층을 기판상에서 제거하는 단계를 순차적으로 행하여진다.
상기 금속다층막은 상기 본딩홈의 표면으로부터 그 형상과 동일하게 Ti층, Pt층, Au층이 순차적으로 적층된 것으로, 전자선(e-beam) 또는 스퍼터(sputter)로 형성하는 것이 바람직하다.
상기 반도체칩에 형성된 솔더범프는 증착법, 전착법 및 스텐실프린팅법 중 어느 하나의 방법에 의해 형성되고, 상기 반도체칩에 구비된 솔더범프는 솔더 볼, Au 스터드 범프(stud bump)등으로 교체될 수 있는 것을 특징으로 한다.
상기 기판상에 형성된 본딩홈은 그 단면 형상이 V U, 사각형으로 형성할 수 있다.
상기 기판은 실리콘, CVD-Diamond, AlN, Al2O3, SiC 등의 재질로 이루어진 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명은 기판상에 반도체칩을 집적시킨 광모듈에 있어서, 상기 기판에 다수의 본딩홈을 형성하고, 상기 다수의 본딩홈에 상기 반도체칩에 구비된 솔더범프를 대응하여 결합시킨 광모듈을 제공한다.
또한 상기 본딩홈은 그 표면에 금속다층막이 형성된 것으로, 상기 금속다층막은 상기 본딩홈의 표면으로부터 Ti층, Pt층, Au층이 순차적으로 적층된다.
도 1은 본 발명의 플립칩 본딩방법에 의해 제조된 광모듈을 보인 것으로, 도 1a는 광모듈의 결합전 과정을 보인 분해사시도이고, 도 1b는 도 1a를 결합한 상태의 사시도이고, 도 1c는 도 1b의 A-A선으로 절단하여 바라본 종단면도이다.
도면을 참조하면, 전체를 부호 10으로 표시한 광모듈은 기판(30)상에 반도체칩(20;이하 LD칩으로 표기함)을 집적시키고, LD칩(20) 전방 중앙에 광섬유(40)를 위치시켜 상기 LD칩(20)에서 투사되는 광을 상기 광섬유(40)를 통해 전송시키게 된다.
상기 광모듈(10)에 있어서, 기판(30)상에 집적되는 LD칩(20)은 상기 광섬유(40)의 정중앙에 위치되게 하는 접합정밀도가 요구되는 것으로, LD칩(20)의 접합정밀도는 그 정렬도가 ±1㎛이내의 오차범위에 위치되게 함으로써 광모듈의 동작오차를 최소화할 수 있다.
본 발명에 따른 광모듈(10)은 기판(30)상에 다수개의 본딩홈(34)을 일정한 간격으로 형성하고, 저면에 금속다층막(21)과 솔더범프(22)가 구비된 LD칩(20)을 기판(30)에 구비된 본딩홈(34)에 정렬시켜 접합시키되 상기 LD칩(20) 전방의 기판(30)에 길이방향으로 형성된 V자 형상의 실장홈(36)을 형성하고, 그 실장홈(36)에 광섬유(40)를 실장한 구조를 갖는다.
본 발명은 상기한 광모듈(10)의 미소 오차를 최소화하기 위한 플립칩 본딩방법을 개시하고자 하는 것으로, 이하, 본 발명의 바람직한 실시예에 따른 플립칩 본딩방법을 도 2와 도 3을 참조하여 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 LD칩에 솔더범프를 형성하는 단계를 설명하기 위한 공정도이다.
도 2a는 LD칩(20)에 금속다층막을 적층시키는 공정도이다. 도면을 참조하면, 본 발명은 LD칩(20)에 플립칩 본딩을 실시하기 위해 LD칩(20)의 표면에 형성된 본딩패드에 LD칩 보호 및 솔더와의 접착성을 높일 수 있는 Ti/Pt/Au층을 적층시킨 금속다층막(21)을 형성한 후 상기 금속다층막(21) 상면에 도 2b와 같이 솔더범프(22)를 형성한다.
본 발명의 실시예에 의하면, 상기 금속다층막(21)은 전자선(e-beam) 또는 스퍼터(sputter)에 의해 Ti/Pt/Au층을 각각 100nm, 100nm, 400nm 두께로 형성하고 있다.
상기 솔더범프(22)를 형성하는 방법은 80Au -20Sn을 증착법, 전착법, 스텐실프린트 방법 중 어느 하나의 방법을 이용하여 형성할 수 있고, 또한 상기 솔더범프(22)는 솔더 볼, Au(Ag, Ni 등) 스터드 범프(stud bump) 등으로 대체할 수 있다.
이하, 도 3을 참조하여 본 발명의 바람직한 실시예에 따른 실리콘 기판 상에 본딩홈을 형성하는 방법을 설명한다.
도 3a는 기판(30)에 패시베이션층(31)을 형성하는 공정이다. 도면을 참조하면, 본 발명은 실리콘 기판(30)의 상면에 산화공정 또는 질화공정을 실시하여 패시베이션층을 형성한다. 예컨대, 패시베이션층(31)은 SiO2막으로 형성하는 것이 바람직하다.
산화공정으로는 대략 250℃내지 600℃의 온도에서 실시되는 양극산화방식, 화학기상증착(Chemical Vapor Deposition; 이하 'CVD'라 함)방식 또는 스퍼터링방식(sputerring)을 사용하거나, 600℃ 내지 900℃의 온도에서 실시되는 CVD 방식을 사용하거나, 900℃ 내지 1200℃의 비교적 고온에서 실시되는 열산화방식 등을 사용할 수도 있다.
도 3b는 상기 패시베이션층(31) 상면에 식각베리어층(32)을 형성하는 공정이다. 도면을 참조하면, 본 발명은 상기 패시베이션층(31) 상면에 증착공정을 실시하여 식각베리어층(32)을 형성한다. 상기 식각베리어층(32)은 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta) 및 텅스텐(W) 등과 같은 금속물질을 이용하여 형성하거나, TiN, TaN 및 WN 등과 같은 금속질화막을 이용하여 형성한다.
도 3c는 상기 식각베리어층(32) 상면에 식각베리어층(32)이 노출 되도록 포토레지스트 패턴을 형성하는 공정이다. 도면을 참조하면, 본 발명은 상기 식각베리어층(32) 상면에 포토레지스트(photoresist, 33)를 전면 코팅(coating)하고, 포토마스크(photomask)를 이용한 노광 및 현상공정을 실시하여 식각베리어층(32)이 노출 되도록 포토레지스트 패턴(Photoresist Pattern; PR)을 형성한다.
도 3d는 도 3c의 공정을 통해 식각베리어층(32)에 코팅된 포토레지스트(33)상에 LD칩(20)의 솔더범프(22)가 위치할 패턴을 형성하는 공정이다. 도면을 참조하면, 상기 포토레지스트 패턴(PR)을 식각마스크(etch mask)로 이용한 제1식각공정을 실시하여 식각베리어층(32)과 패시베이션층(31)을 순차적으로 식각한다. 이렇게 함으로써, 기판(30)상에 LD칩(20)의 솔더범프(22)가 위치할 본딩홈을 형성하기 위한 위치가 노출된다.
상기한 식각공정에 대해 본 발명에서는 건식식각(dry etch) 또는 습식식각(wet etch) 모두 사용하여도 좋으나, 가능한 이방성식각(anisotropic etch)이 가능한 건식식각공정으로 실시하는 것이 바람직하다.
도 3e는 기판(30)상에 본딩홈(34)을 형성하는 공정이다. 도면을 참조하면, 상기 식각베리어층(32) 상면에 남아있는 PR패턴을 스트립(strip)공정에 의하여 제거한다.
이후, 상기 식각베리어층(32)을 식각마스크로 이용하는 제2식각공정을 실시하여 LD칩(20)의 솔더범프(22)가 위치할 기판(30)상의 표면을 식각하여 본딩홈(34)을 형성한다. 상기 제2식각공정에 의해 형성된 본딩홈(34)은 그 단면 형상이 V, U, 사각 등의 다양한 형상이 될 수 있다. 상세하게는 단면형상이 V자 형태인 본딩홈의 경우 4면체뿔을 거꾸로 뒤집어 놓은 형상이고, 사각 형태인 본딩홈의 경우는 단면이 역사다리꼴 형상이다.
도 3f는 기판(30) 상면에 적층된 패시베이션층(31) 및 시각베리어층(32)을 제거하는 공정이다. 도면을 참조하면, 본 발명은 기판(30) 상면에 적층된 패시베이션층(31) 및 시각베리어층(32)을 제3식각공정인 습식식각공정을 실시하여 모두 제거함으로서 광수동 정렬용 본딩홈(34)이 기판(30)상에 형성된다.
도 3g는 식각되어 형성된 본딩홈(34)에 금속다층막(35)을 형성하는 공정이다. 도면을 참조하면, 제2식각공정에 의해 형성된 본딩홈(34)에 기판과 확산장벽층 금속의 접착성을 위한 Ti, 솔더로부터 또는 Si 기판으로부터의 원소확산에 의한 오염을 막기 위한 확산장벽층으로 Pt 그리고 확산장벽층의 산화방지 및 솔더범프와의 접착성을 위한 Au층을 전자선(e-beam) 또는 스퍼터(sputter)로 형성한다. 상기 금속층으로 이루어진 금속다층막(35)은 일예로, Ti/Pt/Au로 이루어진 금속층들의 두께를 각각 100nm, 100nm, 400nm 두께로 형성한다.
도 4는 본 발명의 바람직한 실시예에 따라 LD칩(20)을 기판(30)에 플립칩 본딩하는 방법을 설명하기 위하여 도시한 도면이다.
본 발명은 도 4a와 같이 기판(30)상에 형성된 본딩홈(34)에 LD칩(20)의 저면에 구비된 솔더범프(22)가 위치하도록 초기정렬 한다. 이후 도 4b와 같이 솔더범프(22)를 용융점 이상으로 가열하여 용융시킨 상태에서 상기 LD칩(20)에 압력을 가하여 플립칩 본딩을 실시한 후 대기중의 온도분위기에서 냉각시켜 LD칩(20)을 고정시킨다.
본 발명의 실시예에 의하면, 상기 기판(30)으로는 실리콘, CVD-Diamond, AlN, Al2O3, SiC 등의 재료를 사용하여도 플립칩 본딩이 가능하다.
본 발명은 이상과 같이 실시예를 통해 설명한 플립칩 본딩방법을 이용하여 광모듈을 패키징할 수 있는 것으로, 이하 광모듈 패키징 방법에 대하여 도 1을 참조하여 설명한다.
본 발명은 도 1a에 도시한 바와 같이 기판(30)에 LD칩(20)과 광섬유(40)를 실장한 광모듈(10)을 개시할 수 있다.
도면을 참조하면, 본 발명은 기판(30) 상에 LD칩(20)과 광섬유(40)를 탑재시키는 것에 의해 광모듈(10)을 개시하게 되는데, 기판(30)의 선단에 길이방향으로 형성된 V자형 실장홈(36)에 광섬유(40)가 위치하고, 그 후단의 기판(30)에는 다수개의 본딩홈(34)이 형성되어 이 본딩홈(34)에 LD칩(20)이 위치하게 된다.
상기 기판(30)에 고정되는 LD칩(20)은 그 저면에 상기 본딩홈(34)과 대응하는 위치에 솔더범프(22)가 구비되고, 상기 본딩홈(34)에는 Ti/Pt/Au층을 갖는 금속다층막(35)이 각각 100nm, 100nm, 400nm 두께로 형성된다. 여기서 상기 본딩홈(34)은 그 형상이 V, U, 역사다리꼴 형상일 수 있다.
이와 같은 실장구조를 갖는 기판(30)에 도 1b와 같이 LD칩(20) 저면에 구비된 솔더범프(22)가 상기 기판(30)상의 본딩홈(34)에 위치하도록 초기 정렬시키고, 상기 솔더범프(22)를 용융점 이상으로 가열하여 솔더를 액상으로 상변환 시킨 후 도 1c에 도시한 바와 같이 LD칩(20)의 광방출 위치와 광섬유(40)의 코어 위치가 일치되도록 LD칩(20)에 압력을 가한 상태에서 대기중의 온도분위기로 냉각시켜 LD칩(20)을 고정시킴으로서 허용오차 범위인 ±1㎛이내의 정렬도를 유지한 상태로 광모듈(10)을 제조할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 아울러, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명은 기판에 본딩홈을 형성하고, LD칩 저면에 구비된 솔더범프를 본딩홈에 일치시켜 플립칩 본딩시 가해지는 압력에 의한 LD칩의 미소정렬 어긋남을 방지 할 수 있어 고효율 광결합이 가능한 광모듈을 제조할 수 있을 뿐만 아니라 솔더범프와 기판의 금속다층막사이에 형성되는 금속간화합물층에 의한 파단을 방지할 수 있기 때문에 본딩강도가 높은 고신뢰성 광모듈을 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 플립칩 본딩방법을 이용하여 제조되는 광모듈을 패키징하는 방법을 설명하기 위하여 도시한 도면.
도 2a 내지 도 2b는 본 발명의 바람직한 실시예에 따른 LD칩에 솔더범프를 형성하는 단계를 설명하기 위한 공정도,
도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 실리콘기판 위에 솔더범프가 위치할 각진 홈을 형성하는 단계를 설명하기 위한 공정도,
도 4a 내지 도 4b는 본 발명의 바람직한 실시예에 따른 플립칩 본딩방법을 설명하기 위한 도면,
*도면의 주요 부분에 대한 부호의 설명*
10;광모듈 20;LD칩
21;금속다층막(UBM) 22;솔더범프
30;기판 31;패시베이션층
32;식각베리어층 33;포토레지스트
34;본딩홈 35;금속다층막(UBM)
36;실장홈 40;광섬유

Claims (8)

  1. 솔더범프가 저면에 구비된 반도체칩을 기판에 본딩하는 방법에 있어서,
    상기 반도체칩 저면에 구비된 솔더범프와 대응하는 상기 기판 상에 포토레지스트 패턴을 형성하는 단계;
    상기 기판 상에 형성된 포토레지스트 패턴을 따라 식각하여 본딩홈을 형성하는 단계;
    상기 기판 상에 형성된 본딩홈에 금속다층막을 형성하는 단계;
    상기 본딩홈에 상기 반도체칩의 솔더범프를 정렬시킨 상태에서 상기 솔더범프를 용융점 이상의 온도로 가열한 후 상기 반도체칩을 상기 본딩홈에 밀착시키는 단계; 및
    상기 반도체칩을 상기 본딩홈에 밀착시킨 상태에서 가열된 솔더범프를 냉각시키는 것에 의해 상기 기판에 상기 반도체칩을 고정시키는 단계;를 포함하는 것을 특징으로 하는 플립칩 본딩방법.
  2. 제 1항에 있어서, 상기 기판에 포토레지스트 패턴을 형성하는 단계는
    상기 기판 표면에 패시베이션층을 형성하는 단계, 상기 패시베이션층에 식각베리어층을 형성하는 단계 및 상기 식각베리어층 상면에 포토레지스트를 전면 코팅한 후, 포토마스크를 이용한 노광 및 현상공정을 실시하는 단계를 순차적으로 행하는 것을 특징으로 하는 플립칩 본딩방법.
  3. 제 1항에 있어서, 상기 기판상에 본딩홈을 형성하는 단계는
    상기 포토레지스트 패턴을 이용하여 상기 식각베리어층 및 패시베이션층을 식각하여 기판의 표면을 노출시키는 단계, 상기 포토레지스트 패턴을 스트립공정으로 제거하는 단계, 상기 식각베리어층 및 패시베이션층을 식각마스크로 이용하여 기판의 노출된 표면에 상기 본딩홈을 형성하는 단계 및 상기 식각베리어층, 패시베이션층을 기판상에서 제거하는 단계;를 순차적으로 행하는 것을 특징으로 하는 플립칩 본딩방법.
  4. 제 1항에 있어서, 상기 금속다층막은 상기 본딩홈의 표면으로부터 그 형상과 동일하게 Ti층, Pt층, Au층이 순차적으로 적층된 것을 특징으로 하는 플립칩 본딩방법.
  5. 제 1항에 있어서, 상기 반도체칩에 형성된 솔더범프는 증착법, 전착법 및 스텐실 프린팅법 중 어느 하나의 방법에 의해 형성되는 것을 특징으로 플립칩 본딩방법.
  6. 제 1항에 있어서, 상기 반도체칩에 구비된 구비된 솔더범프는 솔더볼, Au 스터드 범프 중 어는 하나인 것을 특징으로 하는 플립칩 본딩방법.
  7. 제 1항에 있어서, 상기 기판상에 형성된 본딩홈은 그 단면 형상이 V, U, 역사다리꼴형 중 어느 하나의 형상으로 이루어진 것을 특징으로 하는 플립칩 본딩방법.
  8. 기판상에 광섬유가 고정될 V-홈과 반도체칩이 집적된 광모듈에 있어서,
    청구항 1의 방법에 의해 상기 기판에 다수의 본딩홈을 형성하고, 상기 다수의 본딩홈에 상기 반도체칩에 구비된 솔더범프를 대응하여 결합시킨 것을 특징으로 하는 광모듈.
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US7946331B2 (en) 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling
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CN104701305A (zh) * 2013-12-06 2015-06-10 上海北京大学微电子研究院 一种双晶片覆晶结构
DE102014201164A1 (de) * 2014-01-23 2015-07-23 Robert Bosch Gmbh Flip-Chip-Schaltungsanordnung und Verfahren zum Herstellen einer Flip-Chip-Schaltungsanordnung
KR101897129B1 (ko) 2016-10-18 2018-09-10 한국기계연구원 소자 전사방법 및 소자 전사방법을 이용한 전자제품 제조방법
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