JP2005189378A - 光素子実装基板 - Google Patents
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Abstract
【課題】 異方性エッチングにより形成したV溝と交差するトレンチ溝を形成する手法は、ダイシングによる方法しかなかった。このため、薄膜回路素子を配置するスペースの有効利用ができず、光素子実装基板の小型化、高機能化、機械的強度の向上を阻害した。
【解決手段】 レジスト膜厚に対応した最適光量の露光量を与えることが可能なホトマスクを用いて、V溝と交差するトレンチ溝をドライエッチングにより形成する。本手法を用いた形成方法にて、トレンチ溝の端部が基板内に存在する光素子実装基板を得る。
【効果】 トレンチ溝が基板を横断せずに形成されるので、光素子実装基板上のデッドスペースが低減され、薄膜回路素子を有効に配置でき、機能性の向上と小型化に貢献できる。
【選択図】 図1
【解決手段】 レジスト膜厚に対応した最適光量の露光量を与えることが可能なホトマスクを用いて、V溝と交差するトレンチ溝をドライエッチングにより形成する。本手法を用いた形成方法にて、トレンチ溝の端部が基板内に存在する光素子実装基板を得る。
【効果】 トレンチ溝が基板を横断せずに形成されるので、光素子実装基板上のデッドスペースが低減され、薄膜回路素子を有効に配置でき、機能性の向上と小型化に貢献できる。
【選択図】 図1
Description
本発明は、マイクロエレクトロメカニカルシステムズ(Micro Electro MechanicAl Systems:MEMS)の加工により形成された交差溝を備えた光部品実装用のシリコン製基板である光素子実装基板に関する。特に、レーザダイオードやホトダイオード等の光半導体素子と光ファイバまたはレンズ等の光部品とを光結合させ、それらを固定するための基板に関する。さらには、前記MEMS加工の中のホトリソグラフィに用いられ、前記光素子実装基板に形成された交差溝を加工するための露光光の強度を制御することが可能なホトマスクを用いて形成された光素子実装基板に関する。
シリコンの異方性エッチングで形成したV溝に交差するトレンチ溝(溝の側面はテーパーが無く、基板の表面に対しておよそ垂直な溝)を形成する方法では、ダイシングが適用されていた。すなわち、基板にハーフカットの溝入れを行うことである。特に、光素子実装基板にこのような溝を要求する需要が多い。
図11にダイシングによって形成されたトレンチ溝を備える光素子実装基板の典型的な構造を示す。この光素子実装基板は、その基板上にレーザダイオード、ホトダイオード、そして光ファイバを搭載する機能を有する。この基板上で光電変換が行われ、外部に光信号が送信される。
シリコン基板101からなる光素子実装基板には、光ファイバを搭載するためのV溝104、それと交差するように形成された側面が垂直なトレンチ溝110、これらにより形成された交差溝102がある。その他に、酸化膜106を介して、レーザダイオードやホトダイオードを駆動させるために必要な薄膜電極103、薄膜抵抗107がある。また、図11の場合、レーザダイオードはLD接合箇所108に、ホトダイオードはPD接合箇所109にはんだ膜105を介して実装される。この図11には示していないが、レーザダイオード、ホトダイオード実装後、ワイヤボンディングを行い、電気的な接続が行われる。
この図11で示した交差溝102は光ファイバとレーザダイオードとの光結合ロスを無くすために、光ファイバをレーザダイオードの出射口に押し当てる際の、押し当て用の溝となる。この図のように、交差溝102を構成するトレンチ溝110の側面(側壁)が垂直であるため、光ファイバを押し当てるのには適している。
一方、このような交差溝の形成に限らないが、MEMSの加工では高低が50μm以上の凹凸のある三次元形状にレジストを塗布し、パターンを形成する方法では、従来、スピン塗布法に加えて電着レジスト法やスプレー塗布法が用いられてきた。いずれの方法においても、三次元形状に塗布されたレジストの膜厚は厳密には均一ではない。そのため、パターン転写制度の低下とパターン形状不良とが否めなかった。
なお、光素子実装基板については、例えば特開平9−304651号公報に記載されている。
しかし、上記従来例では次のような問題点があった。
第一の問題点として、トレンチ溝の端部が基板上に無い、すなわちトレンチ溝が基板を横断して形成されているので、高周波信号を伝送するための薄膜電極や薄膜抵抗等の薄膜の回路素子を搭載する場所が限定された。すなわち、基板上のデッドスペースが大きく、薄膜回路素子スペースを小さくしていた。
第二の問題点として、V溝とトレンチ溝とが交差角度90°で交差していない場合、ダイシングによるトレンチ溝の形成が不可能であった。なぜなら、90°以外の場合、ダイシングを用いると周囲に同様に形成された素子を傷つける、たとえば、他の素子の薄膜電極をダイシングでカットしてしまうからである。つまり、ダイシングを用いた交差溝の場合、トレンチ溝の形成方向が限定された。
第三の問題点として、ダイシングによるトレンチ溝のため、エッチング加工による溝に比べ、機械的強度が弱かった。これは、ダイシング加工時の溝に発生するチッピングやクラックに起因する。
第四の問題点として、既にV溝が形成された部分に交差溝を形成するためのレジストパターンを高精度に形成する手法が確立されていなかった。この結果、エッチングによるトレンチ溝とV溝との交差溝が形成できなかった。この原因は、従来のホトマスクでは、露光光が透過する領域と遮断される領域に2分されるだけで、露光光の光量をホトマスクで調整することができなかったためである。このため、厚い部分に対して露光光光量を最適化すると、薄い部分ではオーバー露光となるのでこの薄い部分のレジストパターン形状がくずれた。つまり、V溝等に塗布されたレジストの膜厚に対応した適切な露光光光量を印加することができなかった。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
上記目的を達成するために、本発明における解決手段は次のような手段である。
第一の手段は、表面に酸化膜が形成されたシリコン基板から成り、前記シリコン基板に、前記シリコン基板の表面に対して溝側面がおよそ垂直であるトレンチ溝と前記シリコン基板の表面に対して溝側面が斜めである溝とが交差することで形成され、前記トレンチ溝が前記シリコン基板内に端部を備える交差溝と、半導体レーザ素子の設置部と、薄膜回路素子と、ホトダイオードの設置部と、光ファイバの設置部とを備えることを特徴とする光素子実装基板である。
第二の手段は、マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクにおいて、露光光を遮光する遮光部と露光光を透過する開口部とに加え、前記開口部の一部の領域に露光光の位相を変化させる露光光透過領域を設けたことを特徴とするホトマスクを用いて形成された前記交差溝を有する前記第一の手段に記載の光素子実装基板である。
第三の手段は、マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクにおいて、露光光を遮光する遮光部と露光光を透過する開口部とに加え、前記開口部の一部の領域に透過薄膜を形成した露光光透過領域を設け、前記開口部を透過する露光光の位相に比べ、前期透過領域を透過した露光光の位相を変化させることを特徴とするホトマスクを用いて形成された前記交差溝を有する前記第一の手段に記載の光素子実装基板である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明により、以下のような効果を期待できる。
第一に、トレンチ溝の端部が基板上にあるので、すなわちトレンチ溝が基板を横断しない状態で形成されるので、薄膜電極等の薄膜回路素子のスペースを十分に確保でき、基板上のデッドスペースがなくなる。
第二に、V溝とトレンチ溝との交差溝を交差角度の制限無しに基板上に形成でき、光実装基板の小型化にも貢献できる。
第三に、エッチングによって交差溝を形成できるので、溝にチッピングやクラックが発生することが無く、機械的な強度を強くすることができる。
最後に、本発明に記載のホトマスクを適用すれば、レジスト膜厚に対応した最適露光光量を確保することができ、しいては高精度なレジストパターンを形成することができる。この結果、エッチングによるトレンチ溝とV溝との交差溝を形成することができる。
以下、図面を参照して本発明の実施例を詳細に説明する。
(第一の実施例)
図1は本発明の第一の実施例である光素子実装基板の斜視図である。
(第一の実施例)
図1は本発明の第一の実施例である光素子実装基板の斜視図である。
図1に示すように、本実施例の光素子実装基板1は、面方位{100}で、その表面にシリコン酸化膜6が形成されたシリコン基板2を主体に構成される。シリコン基板2には、シリコンの異方性エッチングにより形成された光ファイバを実装するためのV溝3と、レーザダイオードからの出射光を反射させホトダイオードに光を入射させるための光反射用V溝7と、先のV溝3とトレンチ溝4と交差させることで形成された交差溝5とが形成されている。この場合のV溝3はシリコン基板2の表面に対して溝側面がおよそ125.3°となる形状の溝である。なお、この溝側面はシリコンの結晶面の{111}面から構成される。一方、この場合のトレンチ溝4は、シリコン基板2の表面に対して溝側面がおよそ垂直となる形状の溝である。ただし、交差溝5の底面は、V溝3の影響で平坦な面となっていない。この形状に関しては、図1のa−a'断面である図2を用いて説明する。
図2に示すように、トレンチ溝4は、シリコンのドライエッチング(DRIE:Deep ReacTive Ion Etching)により形成される(製造方法に関しては後述する)。このエッチング手法によれば、トレンチ溝4の側面(側壁)をおよそシリコン基板2の表面に対して垂直にすることができる。ただし、前の状態(形状)のままでシリコン基板2の厚み方向にエッチングが進むので、図2に示すV溝3の形状の影響が交差溝5のエッチング底面に残る。この理由は、交差溝5の形成方法が、V溝3を最初に形成しその後にトレンチ溝4を形成する手順を取るためである。このDRIEは、別名ICP(InducTively Coupled Plasma)エッチングとも言う。
さらに、図1に示すように、シリコン基板2の表面には、レーザダイオードが動作している時の基板の表面温度を測定するための薄膜温度センサ8、第一薄膜抵抗9、第二薄膜抵抗10、薄膜キャパシタ11、レーザダイオードやホトダイオードと電気的接続を行うための薄膜電極13、薄膜電極13上に形成され、レーザダイオードやホトダイオードを実装するためのはんだ膜であるAuSnはんだ薄膜12がそれぞれ形成されている。
図1及び図2に示すように、トレンチ溝4がシリコン基板2の内部に形成されているので、すなわちトレンチ溝4の端部がシリコン基板2内部にあるので、薄膜温度センサ8、第一薄膜抵抗9、薄膜キャパシタ11、薄膜電極13、薄膜温度センサ8等の薄膜回路素子の配置スペースをシリコン基板2上に十分に確保することができ、各薄膜回路素子がトレンチ溝4により電気的に切断されることがない。このような薄膜回路素子を通して、シリコン基板2上に実装されるレーザダイオードやホトダイオードに高周波、例えば2.5GHzの電気信号が印加される。
ここで、光ファイバをV溝3に実装した場合、光ファイバの実装高さ、すなわち光ファイバのコアの位置は、V溝3の幅で決定される。なぜなら、V溝3はシリコンの異方性エッチングにより形成されるので、V溝3の側面はシリコンの結晶面の{111}面から構成され、シリコン基板2の表面と常に一定の角度(125.3°)を常に成すからである。このように、V溝3の側面とシリコン基板2の表面との角度が一定であるので、V溝3の幅で光ファイバのコアの位置が決まる。このとき、AuSnはんだ膜12を介して実装されるレーザダイオードのスポット(光出射口)と光ファイバのコアの位置とが一致すれば、光の結合が取れ、光軸が一致する。図1ではこれらの光軸が一致するように、V溝3の幅が決められている。
図3は、上記で説明したV溝3とトレンチ溝4とを交差させて形成した交差溝5を製作するための概念を示した模式図であり、特にレジストパターンを高精度に形成するためのマスクパターンの転写方法を示す模式図である。
既に形成されたV溝にトレンチ溝を交差させて交差溝を新たに形成するためのホトマスク14は、露光光の遮光部であるクロム膜が形成された遮光部15と、逆に露光光が完全に透過する透過部16と、露光光の強度が減衰する(光量が低下する)領域である減衰部17からなる。一方、基板23は、先に示したシリコン基板2を模擬しており、既にV溝19が形成されている。また、この基板23にはレジスト20がスピン塗布法により塗布してある。この場合、レジスト20はネガ型で、粘性が高い、例えば1000cp以上のレジストが適している。このレジスト20はV溝19に埋め込まれ、V溝19はほぼ平坦化されている。
図3のb−b'断面を図4に示す。この図から分かるように、V溝19が形成された領域Aではレジスト20の膜厚が、他の領域Bに比べて極端に厚い。これは、粘性が高いレジスト20を使用すればするほど、低回転でスピン塗布すればするほど顕著になる。
図3に示した構成のホトマスク14を用いて露光光18を基板23上のレジスト20に照射すると、遮光部15の下に位置したレジスト20の領域では露光光18は完全に遮光されるためにレジスト20を感光しない。一方、透過部16の下に位置したレジスト20の領域では露光光18は減衰することなくレジスト20を感光する。さらに、減衰部17の下に位置したレジスト20の領域では露光光18は減衰し、減衰露光光22となり、この光強度が低下した減衰露光光22はレジスト20を感光する。これらの領域は、図4で示したレジストが厚い領域A、レジストが薄い領域Bに対応する。すなわち、領域Aにはホトマスク14の透過部16が対応し、領域Bにはホトマスク14の減衰部17が対応する。領域Aはレジスト20の膜厚が厚いので、最も多い露光光量が与えられる。このように減衰部17を形成することで、それぞれの領域のレジスト膜厚に対応した最適な露光光の強度が、このホトマスク14を用いることにより与えられる。このため、基板23上に形成されるレジストパターン21は基板23上の位置によらず、ホトマスク14の形状すなわち遮光部15のパターンが正確に転写されて(形状不良なく)形成される。
なお、図3ではホトマスク14と基板23との間に大きな距離があるように描かれているが、実際はコンタクトでギャップなし、または数μm程度のギャップがある。ホトマスク14はコンタクト露光またはプロキシミティ露光に適している。
また、減衰部17には露光光の波長に対応して光の位相を変化させる多層の透過薄膜や、膜厚を変えることで光量を吸収する薄膜が適している。具体的には、Ta2O5薄膜、TaxO(1-x)薄膜、SiO2薄膜、SixN(1-x)薄膜がある。さらには、遮光部15に形成されたクロム膜よりも薄いCr薄膜や薄いNi薄膜を用いた場合でも光の透過率を変化させることができるので、同様に適用することができる。
(第二の実施例)
図5は本発明の第二の実施例である光素子実装基板1の斜視図である。図5はSOI(Silicon On Insulator)基板を用いて光素子実装基板1を構成した例を示している。
(第二の実施例)
図5は本発明の第二の実施例である光素子実装基板1の斜視図である。図5はSOI(Silicon On Insulator)基板を用いて光素子実装基板1を構成した例を示している。
面方位{100}のハンドルシリコン基板40と面方位{100}のデバイスシリコン基板41とから構成され、それらの基板間には酸化シリコン(SiO2)インシュレータ層42がある。デバイスシリコン基板41に、V溝3、トレンチ溝4、交差溝5、光反射用V溝7が形成され、またSiO2インシュレータ層42と同材質からなるシリコン酸化膜6を介して薄膜温度センサ8、第一薄膜抵抗9、第二薄膜抵抗10、薄膜キャパシタ11、AuSnはんだ膜12、薄膜電極13が形成されている。この場合、V溝3は断面形状が正確にはV形になっていない。
V溝3の底面にはSiO2インシュレータ層42が露出している。同様に、トレンチ溝4の底面もSiO2インシュレータ層42が露出している。そのため、第一の実施例で説明した図2のような断面形状にトレンチ溝4および交差溝5はなっておらず、これらの底面はSiO2インシュレータ層42による平坦面となっている。これは、SiO2インシュレータ層42がエッチングストップ層として機能しているためにおこる。すなわち、シリコンの異方性エッチングまたはDRIEにより、SiO2インシュレータ層42が露出するまでデバイスシリコン基板41のエッチングつまり貫通エッチングを行ったためである。SiO2インシュレータ層42を構成するSiO2膜は、シリコンのエッチングに対して選択比が高いのでエッチングされずに残る。そのため、例えば、DRIEを用いた場合、図2に示したような断面形状でエッチングが基板の厚み方向に進んでも、SiO2インシュレータ層42が露出した場所では、見かけ上エッチングが停止する。さらにエッチングを進めると、SiO2インシュレータ層42まで達していない領域のシリコンがエッチングされ、最後にはトレンチ溝4を形成した領域でSiO2インシュレータ層42が露出する。その結果、図5に示す形状の平坦な底面となる。なお、図5のV溝3の幅は光ファイバのコアの位置がレーザダイオードのスポットとの位置と一致する高さになるように決められている。
通常、SOIウエハにおいては、図5のようにハンドルシリコン基板40がデバイスシリコン基板41よりも厚い。しかし、ハンドルシリコン基板40とデバイスシリコン基板41とは同じ厚さでもよく、また逆にデバイスシリコン基板41のほうが厚くても、本発明の意図する効果を十分に達成することができる。
次に、図6を用いて本発明の第二の実施例の製造方法を説明する。この製造方法では、SOIウエハ(基板)を用いる。しかし、これから説明する製造方法は、シリコンウエハ(基板)を用いた場合でも本質的な違いはない。すなわち、適用するウエハが異なるのみで、本製造方法は、第一の実施例を製造する方法として適用することもできる。
この製造方法では、最初にシリコンの異方性エッチングにてV溝を形成し、次に薄膜キャパシタ、薄膜抵抗、薄膜電極等の薄膜回路素子を形成する。最後に、図3を用いて説明した露光光量制御機能付きホトマスクを用いて形成するレジストパターニング方法を適用してトレンチ溝を形成すると同時に交差溝を形成する。トレンチ溝の形成には、高粘性ネガ型レジストおよびDRIEを適用する。ここでは、図5に示した光素子実装基板の断面とは一致しておらず、以下で示す数値も実際の図と対応していない。しかし、図6は特徴的な構造をもつ光素子実装基板の製作法を理解しやすいように示した断面図であり、本質的には問題ない。図6の工程a)から工程i)に従って製造方法を説明する。
a)厚さ80μmで面方位(100)のデバイスシリコン基板41および厚さ700μmで面方位(100)のハンドルシリコン基板40からなるSOI基板を準備する。このときのSiO2インシュレータ層42の厚さは1.0μmである。このSOI基板の両面にSi3N4/SiO2積層膜(図示せず。)を成膜する。SiO2膜(例えば、膜厚120nm)は熱酸化により形成された熱酸化膜で、Si3N4膜(例えば、膜厚160nm)は減圧CVD(Chemical Vapor Deposition)法により成膜された膜である。次に、このSu3N4/SiO2積層膜にV溝3および光反射用V溝7を形成するための開口部(窓)を設ける。この方法には、従来の半導体技術で用いられるホトリソグラフィ(レジスト塗布、露光、現像、レジストパターン形成とレジストをマスク剤としてSi3N4/SiO2積層膜にパターンを転写する。)を適用し、Si3N4/SiO2積層膜のエッチングにはRIE(Reactive Ion Etching)を適用する。その後、濃度40wt%の水酸化カリウム水溶液(温度70℃)にてシリコンの異方性エッチングを行う。このとき、V溝3が貫通するまで、すなわちSiO2インシュレータ層42が露出するまでエッチングを行う。光反射用V溝7は、Si3N4/SiO2積層膜によるマスク開口部が小さいので、V溝3が貫通する前に{111}面が出現してV形状となり、見かけ上エッチングが停止した状態となる。このように、シリコンの異方性エッチングによる異種形状溝(深さの異なる溝、大きさの異なる溝)の形成は、深さが最も深い溝のエッチングに律速されるが、同時に複数の溝を形成することができる。なお、ここでのV溝3や光反射用V溝7の形成には、水酸化カリウム水溶液を用いたが、TMAH(水酸化テトラメチルアンモニウム)やEDP(エチレンジアミンピロカテコール水)等のシリコンの異方性エッチングが可能な他のエッチング液を適用してもよい。ただし、エッチング形状および取扱の観点から、水酸化カリウム水溶液が適しているといえる。次に、Si3N4/SiO2積層膜を熱りん酸、BHF(HF+NF4F混合水溶液)を用いて順次剥離する。この後、SOI基板を熱酸化して表面に厚さ1μmのシリコン酸化膜6を形成する。さらに、V溝3および光反射用V溝7が形成された面に抵抗薄膜である窒化タンタル薄膜24を成膜する。窒化タンタル薄膜24は、スパッタ法により成膜することができる。この場合のスパッタには、アルゴン雰囲気中に微量の窒素ガスを導入して成膜するリアクティブスパッタ法を適用する。その際の窒素分圧比はおよそ5〜8%の条件がよい。この条件で成膜したとき、窒化タンタル薄膜24の抵抗率はおよそ220μΩcmとなる。次に、低粘性のネガレジスト25をスピンコートにより低回転(例えば、500rpm)で塗布し、プリベークして溶剤成分を除去する。必要に応じてこれを繰り返しレジストの膜厚を厚くし、上記溝をレジストでカバーする。
b)この後、露光・現像・ポストベークを行い、レジストにホトマスクのパターンを転写し、これをマスクとしてイオンミリングにより窒化タンタル薄膜パターン43を形成する。その後前記のレジストを剥離液にて除去する。再度、ネガレジスト25を塗布し、プリベークを行う。露光・現像・ポストベークして、窒化タンタル薄膜パターン43上に保護用のレジストパターン26を形成する。
c)スパッタまたは蒸着により、Au/Pt/Ti薄膜27を成膜する。このときの膜厚は、例えばAuが膜厚500nm、Ptが膜厚300nm、Tiが膜厚100nmである。さらに、金属膜であればこれ以外の金属膜でもよく、Al薄膜やCr薄膜等の単層膜でもよい。その他に、Au/Ti薄膜、Al薄膜、Au/Cr薄膜、Au/Ni/Cr薄膜も考えられる。
d)この上に、低粘性のネガレジスト25を同様に塗布し、プリベークを行う。露光・現像・ポストベークして、このレジストにホトマスクのパターンを転写し、薄膜電極形成用のレジストパターン26を形成する。
e)イオンミリングにより、Au/Pt/Ti薄膜27をエッチングする。この際、窒化タンタル薄膜パターン43上に保護用のレジストパターン26が形成されているので、イオンミリングのオーバーエッチングで窒化タンタル薄膜パターン43がエッチングされるのを防ぐことができる。すなわち、窒化タンタル薄膜パターン43の膜厚がうすくなることを防ぐ。保護用のレジストパターン26および薄膜電極形成用のレジストパターン26を剥離液にて除去し、第一薄膜抵抗9および薄膜電極13を形成する。ここでは図示していないが、第二薄膜抵抗10も同時に形成する。
f)次に、ポジ型のレジストを用い、スプレー塗布法によりV溝3や光反射用V溝7をカバーする。その後、ホトリソグラフィによりポジ型のレジストにパターンを転写する(開口部を設ける)。その後、誘電膜となる酸化タンタル薄膜をリアクティブスパッタ法にて成膜し、リフトオフ法を用いて酸化タンタル薄膜パターン44を形成する。この場合のリアクティブスパッタは、アルゴン雰囲気中に酸素を混入させてスパッタリングする手法を採り、酸素分圧比は50%程度が好ましい。同様な手法により、リフトオフ法を用いて、薄膜キャパシタ11用の上部電極膜を形成する。このようにして、薄膜キャパシタ11をデバイスシリコン基板41上に形成する。この後、以上述べてきた第一薄膜抵抗9や薄膜キャパシタ11を形成した手法を採用して、薄膜温度センサ8(図6では図示せず)を形成する。
g)V溝3が形成された面の酸化膜6薄膜の一部をエッチングし酸化膜開口パターン45を形成する。この形成には、低粘性のネガレジストを用いたホトリソグラフィおよびBHF(HF+NH4F混合水溶液)を用いる。V溝3、光反射用V溝7、第一薄膜抵抗9、薄膜キャパシタ11、薄膜電極13の上に厚さ2μmのAl薄膜をスパッタにて成膜する。次に、ベーマイト処理によりAl薄膜の表面を意図的に粗面化し、表面積比を向上させる。これにより、V溝3内のレジスト塗布特性を向上させることができる。ベーマイト処理には0.3wt%程度のアンモニア水溶液を用いる。その他に、シュウ酸ナトリウム水溶液や炭酸ナトリウム水溶液を用いることもできる。次に、粘性の高い(例えば1000cp以上が好ましい。)ネガレジストをスピン塗布し、図3および図4を用いて説明したホトマスク14を用いてトレンチ溝4(図示せず)用のレジストパターンを形成する。ベーマイト処理されたAl薄膜をエッチングしてAl薄膜開口パターン28を形成する。図のように、Al薄膜開口パターン28は酸化膜開口パターン45よりも若干小さい形状であるが、同じ形状でもよい。Al薄膜はDRIEのマスク材となる。なお、Al薄膜のエッチングには、リン酸、酢酸、硝酸、水からなる混合水溶液を用いる。
h)Al薄膜開口パターン28を基に、シリコンのDRIEにてSiO2インシュレータ層42が現れるまでデバイスシリコン基板41を貫通エッチングし、トレンチ溝4(図示せず)および交差溝5を形成する。この場合、交差溝5の側面46は、SOI基板表面に対して垂直となる。DRIEはSF6ガスによるシリコンの等方性エッチングとC4F8ガスによるポリマー膜を形成することによる溝の側面保護とを繰り返すサイクルプロセスにより構成される。
i)DRIEのマスク材となったAl薄膜を上記示した混合水溶液で除去する。この結果、SiO2インシュレータ層42に覆われた面がトレンチ溝4(図示せず)および交差溝5の底面に露出する。最後に、ダイシングにより、所望の形状(例えば、幅2mm、長さ3mm、厚さ0.8mm)にSOI基板を切断する。
以上のような工程を順次経ることで本発明の第二の実施例である光素子実装基板1を得ることができる。
図7は、図1に示した光素子実装基板1にレーザダイオード30、ホトダイオード31、光ファイバ29を実装したときの状態を表す模式図である。レーザダイオード30およびホトダイオード31はボンディングワイヤ32や薄膜電極13上に形成されたAuSnはんだ膜12(図7では図示せず)を介して薄膜電極13や第一薄膜抵抗9や第二薄膜抵抗10等の薄膜回路素子に電気的に接続される。特に、AuSnはんだ膜12を介してシリコン基板2に実装する場合、リフローを用いる。この結果、光素子実装基板1の外部から与えられる電気信号に従って、レーザダイオード30からレーザビーム(光信号)が送信される。また、ホトダイオード31により、レーザダイオード30からの光信号がモニタされる。ここでのホトダイオード31はレーザダイオード30の発振状態をモニタするために用いられる。
なお、出射されるレーザビームが、薄膜回路素子が形成されたシリコン基板2の面(第一の面とする。)と干渉・反射しないように、交差溝5にせり出すような状態でレーザダイオード30は実装される。すなわち、レーザダイオード30は、トレンチ溝4の側面18とシリコン基板2の第一の面との稜線の延長線上に、そのレーザ出射口を備えた端面が位置するように実装される。図8はこの状態が理解しやすいように描いた断面模式図である。光ファイバ29はV溝3(図8では図示せず。)により固定されている。この図のように、レーザダイオード30のレーザ出射口47を備えた端面が交差溝5の近傍でしかも光ファイバ29はレーザ出射口47にできるだけ近づけるためにトレンチ溝4(交差溝5)の側面46に突き当て、接着剤48にて固定される。図8に示すように、接着剤48は交差溝5にまで達しても光素子実装基板1の機能を損なうことは無い。逆に、トレンチ溝4(図示せず)を含めた交差溝5を接着剤48の逃げ溝として使用することもできる。
ここでのレーザダイオード30、ホトダイオード31、光ファイバ29の光軸が合致するように固定される。これらの光軸が一致するためには、当然ながら、V溝3の幅、レーザダイオード30を実装するシリコン基板2上の位置、ホトダイオードを実装するシリコン基板2上の位置、V溝3が形成されている位置が予め決められている必要がある。
さらに、このような各光部品が実装された光素子実装基板1に2.5GHz程度の高周波電気信号を印加して外部へ光信号を送信するために、ボンディングワイヤ32によって各部品の電気的接続を行う。高周波電気信号を取り扱うので、電気結線を行うための各ボンディングワイヤ32の長さが短くなるように、第一薄膜抵抗9、第二薄膜抵抗10、薄膜キャパシタ11、薄膜電極13、薄膜温度センサ8が予め最適な位置に形成されている。ここでの第一薄膜抵抗9は、電気信号のダンピング排除の役割をし、第二薄膜抵抗10は終端抵抗の役割をする。
ここでは、ボンディングワイヤ32にて光素子実装基板1内での配線や光素子実装基板1外への配線を示しているがこの限りではない。光素子実装基板1内部に貫通孔を形成し、その内部に金属を充填させたビアホール配線にて各素子を電気的に結合させて対応することもできる。この場合、ボンディングワイヤ32の寄生インダクタンスの影響による高周波電気信号の波形の歪みを矯正することができる。
図9は、図8で形成されていたシリコン異方性エッチングによる斜面49が形成されている領域にもトレンチ溝用のAlマスクパターンを形成してDRIEを行い、交差溝5を形成した場合の断面図を示している。ここでは断面図しか示していないが、トレンチ溝4の幅がV溝3の長手方向に大きくなった場合を示している。この幅が大きくなったトレンチ溝4(交差溝5)は、本発明の第一の実施例および第二の実施例に容易に適用できる。図8では、レーザダイオード30が光ファイバ29とロスなく光結合をとるためにせり出していたが、本構造においてはその必要はない。すなわち、レーザダイオード30が交差溝5の側面46の近傍に位置すれば、交差溝5に突きあてて位置決めされる光ファイバ29と容易に光結合をとることができる。
図10は、図1に示した光素子実装基板1をバタフライタイプのレーザダイオードモジュールに実装した例を示す模式図である。レーザダイオード30、ホトダイオード31、光ファイバ29がシリコン基板2上に実装されている。また、光素子実装基板1が、バタフライパッケージ33の中に実装されている。なお、図示していないが、光素子実装基板の下部にはレーザダイオード30の発熱を抑制するための冷却用ペルチェ素子が実装される。外部からの2.5GHzの高周波電気信号は、バタフライパッケージ33の端子を介して光素子実装基板1に印加される。ここでは、ワイヤボンディング等による詳細な電気的結線は示していない。レーザダイオード30からの光信号は、交差溝5の垂直な側面46に突きあて実装された光ファイバ29内のコアに出力され、光ファイバ29を通りバタフライパッケージ33外に送信される。なお、ここでは、光ファイバ29を保持、固定するために封止フェルール34が用いられている。このような構成にて本発明の光素子実装基板1はレーザダイオードモジュールに適用される。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
1…光素子実装基板、2…シリコン基板、3…V溝、4…トレンチ溝、5…交差溝、6…シリコン酸化膜、7…光反射用V溝、8…薄膜温度センサ、9…第一薄膜抵抗、10…第二薄膜抵抗、11…薄膜キャパシタ、12…AuSnはんだ膜、13…薄膜電極、14…ホトマスク、15…遮光部、16…透過部、17…減衰部、18…露光光、19…V溝、20…レジスト、21…レジストパターン、22…減衰露光光、23…基板、24…窒化タンタル薄膜、25…ネガレジスト、26…レジストパターン、27…Au/Pt/Ti薄膜、28…Al薄膜開口パターン、29…光ファイバ、30…レーザダイオード、31…ホトダイオード、32…ボンディングワイヤ、33…バタフライパッケージ、34…封止フェルール、40…ハンドルシリコン基板、41…デバイスシリコン基板、42…SiO2インシュレータ層、43…窒化タンタル薄膜パターン、44…酸化タンタル薄膜パターン、45…酸化膜開口パターン、46…側面、47…レーザ出射口、48…接着剤、49…斜面。
Claims (6)
- 表面に酸化膜が形成されたシリコン基板と、
前記シリコン基板に、前記シリコン基板の表面に対して溝側面がおよそ垂直であるトレンチ溝と前記シリコン基板の表面に対して溝側面が斜めである溝とが交差することで形成され、前記トレンチ溝が前記シリコン基板内に端部を備える交差溝とを有することを特徴とする光素子実装基板。 - 請求項1に記載の光素子実装基板において、
前記溝は、光ファイバの設置部であることを特徴とする光素子実装基板。 - 請求項1に記載の光素子実装基板において、
更に、半導体レーザ素子の設置部と、薄膜回路素子と、ホトダイオードの設置部とを有することを特徴とする光素子実装基板。 - 請求項1に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部と露光光を透過する開口部とを有し、更に前記開口部の一部の領域に露光光の位相を変化させる露光光透過領域を有するホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。 - 請求項1に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部と露光光を透過する開口部とを有し、更に前記開口部の一部の領域に透過薄膜を形成した露光光透過領域を有し、前記開口部を透過する露光光の位相に比べ、前期透過領域を透過した露光光の位相を変化させることを特徴とするホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。 - 請求項1に記載の光素子実装基板において、
マイクロエレクトロメカニカルシステムズの分野で微細形状を転写するためのホトリソグラフィ工程で用いられるホトマスクであって、露光光を遮光する遮光部に形成された第1の金属薄膜と、露光光を透過する開口部とを有し、更に前記開口部の一部の領域に前記第1の金属薄膜よりも薄い第2の金属薄膜を形成した露光光透過領域を有し、前記開口部を透過する露光光に比べ、前記透過領域を透過した露光光の透過率を変化させることを特徴とするホトマスクを用いて前記交差溝が形成されていることを特徴とする光素子実装基板。
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-
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---|---|---|---|---|
JP2008118050A (ja) * | 2006-11-07 | 2008-05-22 | Truelight Corp | 多機能薄膜電気抵抗−キャパシタ配列 |
WO2014136709A1 (ja) * | 2013-03-05 | 2014-09-12 | 株式会社フジクラ | 半導体レーザモジュール及びその製造方法 |
US9647421B2 (en) | 2013-03-05 | 2017-05-09 | Fujikura Ltd. | Semiconductor laser module and method of manufacturing the same |
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