JP2003249569A5 - - Google Patents

Claims (24)

1. ＭＯＳトランジスタのしきい値電圧に応じた制御電位を出力するしきい値補償回路と、
   第１の入力電位と第２の入力電位との電位差を増幅する差動増幅回路とを備え、
   前記差動増幅回路は、前記制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタを含む、半導体装置。
2. 負荷回路と、
   外部から与えられる第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第２のＭＯＳトランジスタとをさらに備え、
   前記第１の入力電位は、基準電位であり、
   前記第２の入力電位は、前記第２の電源電位に応じた内部電位である、請求項１に記載の半導体装置。
3. 前記負荷回路は、
   行列状に配列されるメモリセルを有するメモリアレイを含む、請求項２に記載の半導体装置。
4. 前記しきい値補償回路は、
   第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタと直列に接続される第１のダイオード回路と、
   前記第３のＭＯＳトランジスタとカレントミラーを形成する第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタと直列に接続される第２のダイオード回路とを含む、請求項２に記載の半導体装置。
5. 前記第１のダイオード回路は、
   第１のダイオード素子を含み、
   前記第２のダイオード回路は、
   互いに並列接続される複数の第２のダイオード素子を含む、請求項４に記載の半導体装置。
6. 前記第１のダイオード回路は、
   第１のダイオード素子を含み、
   前記第２のダイオード回路は、
   同一のバイアス電位が印加された場合に前記第１のダイオード素子に流れる電流の所定係数倍の電流が流れるようにｐｎ接合面積が前記第１のダイオード素子とは異なる第２のダイオード素子を含む、請求項４に記載の半導体装置。
7. 前記第１、第３、第４のＭＯＳトランジスタは、同じ導電型である、請求項４に記載の半導体装置。
8. 前記しきい値補償回路は、
   前記第１のＭＯＳトランジスタと同じしきい値電圧を有するように、前記第１のＭＯＳトランジスタと実質的に同じトランジスタサイズを有し前記第１のＭＯＳトランジスタと近接配置され、前記第１のＭＯＳトランジスタと導電型が等しい複数の第３のＭＯＳトランジスタと、
   前記複数の第３のＭＯＳトランジスタのドレインを所定の電位に充電するプリチャージ回路と、
   前記複数の第３のＭＯＳトランジスタのドレインが前記所定の電位にプリチャージされた後に、前記複数の第３のＭＯＳトランジスタのゲートにそれぞれ異なる複数の電位を与える電位発生回路と、
   前記複数の第３のＭＯＳトランジスタのドレインの電位を観測し、観測結果に応じて前記制御電位を決定する論理回路とを含む、請求項２に記載の半導体装置。
9. 前記しきい値補償回路は、
   前記第１の電源電位から複数のバイアス基準電位を出力する電位発生部と、
   前記論理回路の出力に応じて前記複数のバイアス基準電位のうちから前記制御電位を選択する選択部とをさらに含む、請求項８に記載の半導体装置。
10. 前記しきい値補償回路は、
    前記第１のＭＯＳトランジスタと同じしきい値電圧を有するように、前記第１のＭＯＳトランジスタと実質的に同じトランジスタサイズを有し前記第１のＭＯＳトランジスタと近接配置され、前記第１のＭＯＳトランジスタと導電型が等しい第３のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタのドレインを所定の電位に充電するプリチャージ回路と、
    前記第３のＭＯＳトランジスタのドレインが前記所定の電位にプリチャージされた後に、前記第３のＭＯＳトランジスタのゲートに逐次複数の異なる電位を与える電位発生回路と、
    前記第３のＭＯＳトランジスタのドレイン電位を観測し、観測結果に応じて前記制御電位を決定する論理回路とを含む、請求項２に記載の半導体装置。
11. 前記しきい値補償回路は、
    前記第１の電源電位から複数のバイアス基準電位を出力する電位発生部と、
    前記論理回路の出力に応じて前記複数のバイアス基準電位のうちから前記制御電位を選択する選択部とをさらに含む、請求項１０に記載の半導体装置。
12. 前記第１のＭＯＳトランジスタは第１導電型であり、ソースが接地電位に結合され、
    前記差動増幅回路は、
    前記第１の電源電位と接地電位との間に前記第１のＭＯＳトランジスタと直列に接続される第２導電型の第３のＭＯＳトランジスタと、
    前記第３のＭＯＳトランジスタとカレントミラー対をなす前記第２導電型の第４のＭＯＳトランジスタと、
    前記第４のＭＯＳトランジスタを介して前記第１の電源電位から電流が供給され、差動増幅のための対をなす第５、第６のＭＯＳトランジスタとをさらに含む、請求項２に記載の半導体装置。
13. 前記第１のＭＯＳトランジスタは第１導電型であり、ソースが接地電位に結合され、
    前記差動増幅回路は、
    前記第１導電型であり、各々のソースおよびバックゲートがともに前記第１のＭＯＳトランジスタのドレインに接続され、差動増幅のための対をなす第３、第４のＭＯＳトランジスタと、
    それぞれのドレインが前記第３、第４のＭＯＳトランジスタのドレインに接続されカレントミラー対をなす第２導電型の第５、第６のＭＯＳトランジスタをさらに含む、請求項２に記載の半導体装置。
14. 前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項２に記載の半導体装置。
15. 第１の入力電位と第２の入力電位との電位差を増幅する差動増幅回路を備え、
    前記差動増幅回路は、
    制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタと、
    前記第１のＭＯＳトランジスタよりもしきい値電圧が高く、差動増幅のための対をなす第２、第３のＭＯＳトランジスタとを含む、半導体装置。
16. 負荷回路と、
    外部から与えられる第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第４のＭＯＳトランジスタとをさらに備え、
    前記第１の入力電位は、基準電位であり、
    前記第２の入力電位は、前記第２の電源電位に応じた内部電位である、請求項１５に記載の半導体装置。
17. 前記負荷回路は、
    前記第２の電源電位を動作電源電位とする場合に最適動作するように調整された第１の種類の第５のＭＯＳトランジスタを含み、
    前記第２、第３のＭＯＳトランジスタは、前記第１の電源電位を動作電源電位とする場合に最適動作するように調整された第２の種類のＭＯＳトランジスタであり、
    前記第１のＭＯＳトランジスタは、前記第１の種類のＭＯＳトランジスタである、請求項１６に記載の半導体装置。
18. 前記第１〜第３、第５のＭＯＳトランジスタは第１導電型であり、
    前記第２、第３のＭＯＳトランジスタのソースはともに前記第１のＭＯＳトランジスタのドレインに接続され、
    前記第１のＭＯＳトランジスタのソースは接地電位に結合され、
    前記差動増幅回路は、
    それぞれのドレインが前記第２、第３のＭＯＳトランジスタのドレインに接続されカレントミラー対をなす第２導電型の第６、第７のＭＯＳトランジスタをさらに含む、請求項１７に記載の半導体装置。
19. 前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項１７に記載の半導体装置。
20. 前記負荷回路は、
    行列状に配列されるメモリセルを有するメモリアレイを含む、請求項１７に記載の半導体装置。
21. 外部から与えられる第１の電源電位を動作電源電位として受け、第１、第２の基準電位を発生する基準電位発生回路と、
    前記第１の基準電位を昇圧して制御電位を出力するレベル変換回路と、
    前記第２の基準電位と第１の入力電位との電位差を増幅する差動増幅回路を備え、
    前記差動増幅回路は、
    前記制御電位をゲートに受け、前記制御電位に応じて前記差動増幅回路のバイアス電流を定める第１のＭＯＳトランジスタを含む、半導体装置。
22. 負荷回路と、
    前記第１の電源電位と第２の電源電位との間に接続され、ゲート電位が前記差動増幅回路の出力に応じて制御され、前記第１の電源電位を降下させた前記第２の電源電位を前記負荷回路に供給する第２のＭＯＳトランジスタとをさらに備え、
    前記第１の入力電位は、前記第２の電源電位に応じた内部電位である、請求項２１に記載の半導体装置。
23. 前記第２の電源電位を分圧して前記内部電位を出力する分圧部をさらに備える、請求項２２に記載の半導体装置。
24. 前記負荷回路は、
    行列状に配列されるメモリセルを有するメモリアレイを含む、請求項２２に記載の半導体装置。