JP2003209173A - 半導体装置 - Google Patents
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 信頼性の高いヒューズを有する半導体装置を
提供する。 【解決手段】 本発明の半導体装置は、半導体基板１０
の上方に形成された第１層間絶縁層３６と、前記第１層
間絶縁層３６の上方に形成された、レーザ光により溶断
可能なヒューズ２０を含む配線層７０と、前記ヒューズ
２０を構成する配線層７０の上方に形成された第１保護
層４０と、前記第１保護層４０の上方に形成された第２
層間絶縁層３８と、を備える。
提供する。 【解決手段】 本発明の半導体装置は、半導体基板１０
の上方に形成された第１層間絶縁層３６と、前記第１層
間絶縁層３６の上方に形成された、レーザ光により溶断
可能なヒューズ２０を含む配線層７０と、前記ヒューズ
２０を構成する配線層７０の上方に形成された第１保護
層４０と、前記第１保護層４０の上方に形成された第２
層間絶縁層３８と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ヒューズを含む半
導体装置に関する。
導体装置に関する。
【０００２】
【背景技術】現在、半導体装置においては、製造工程で
発生する欠陥によって不良となった回路を代替するため
に、代用回路があらかじめ組み込まれている。例えば、
半導体記憶装置においては、製造工程で発生する不良の
多くがメモリセル部で発生するため、一般に、ワード線
またはビット線を単位とした冗長メモリセルが複数個設
置される。この冗長メモリセルを制御する回路を冗長回
路という。この冗長回路は、半導体装置を構成する１チ
ップ内に不良素子が発生した場合、この不良素子に対応
するアドレスを有するヒューズにレーザ光を照射して、
このヒューズを溶断することで、不良素子を正常な素子
に切り替える機能を有する。
発生する欠陥によって不良となった回路を代替するため
に、代用回路があらかじめ組み込まれている。例えば、
半導体記憶装置においては、製造工程で発生する不良の
多くがメモリセル部で発生するため、一般に、ワード線
またはビット線を単位とした冗長メモリセルが複数個設
置される。この冗長メモリセルを制御する回路を冗長回
路という。この冗長回路は、半導体装置を構成する１チ
ップ内に不良素子が発生した場合、この不良素子に対応
するアドレスを有するヒューズにレーザ光を照射して、
このヒューズを溶断することで、不良素子を正常な素子
に切り替える機能を有する。
【０００３】ヒューズを溶断するためには、パッシベー
ション層を開口しなければならない。その場合、水分や
その他の汚染物質がパッシベーション層の開口部から層
間絶縁層内に侵入し、ヒューズや回路配線を腐食した
り、半導体素子の特性を変化させたりする危険性があ
る。とくに、近年、微細化・高集積化に伴い層間絶縁層
に低誘電率膜が用いられることがある。このような膜
は、透湿性、吸湿性が高く、前記のような不具合が発生
しやすい。そこで、ヒューズについては、少々の腐食が
起きても断線や短絡しないように、配線を太くし、また
隣接する配線との間隔を広くする必要がある。さらに、
こうしたパッシベーション層の開口部の周囲には、金属
配線層を用いたガードリングを形成して、半導体素子や
回路配線の形成されている領域への水分や汚染物質等の
侵入を防止する必要がある。
ション層を開口しなければならない。その場合、水分や
その他の汚染物質がパッシベーション層の開口部から層
間絶縁層内に侵入し、ヒューズや回路配線を腐食した
り、半導体素子の特性を変化させたりする危険性があ
る。とくに、近年、微細化・高集積化に伴い層間絶縁層
に低誘電率膜が用いられることがある。このような膜
は、透湿性、吸湿性が高く、前記のような不具合が発生
しやすい。そこで、ヒューズについては、少々の腐食が
起きても断線や短絡しないように、配線を太くし、また
隣接する配線との間隔を広くする必要がある。さらに、
こうしたパッシベーション層の開口部の周囲には、金属
配線層を用いたガードリングを形成して、半導体素子や
回路配線の形成されている領域への水分や汚染物質等の
侵入を防止する必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
装置の微細化・高集積化とともにヒューズの数が増加
し、こうしたヒューズ領域がチップ面積中にしめる割合
が大きくなっている。このことは、チップ面積の縮小を
妨げ、レイアウト設計の自由度を減らす要因となる。
装置の微細化・高集積化とともにヒューズの数が増加
し、こうしたヒューズ領域がチップ面積中にしめる割合
が大きくなっている。このことは、チップ面積の縮小を
妨げ、レイアウト設計の自由度を減らす要因となる。
【０００５】本発明の目的は、微細化・高集積化に適し
た信頼性の高いヒューズを備えた半導体装置を提供する
ことである。
た信頼性の高いヒューズを備えた半導体装置を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の上方に形成された第１層間絶縁層と、前記
第１層間絶縁層の上方に形成された、レーザ光により溶
断可能なヒューズを含む配線層と、前記ヒューズを構成
する配線層の上方に形成された第１保護層と、前記第１
保護層の上方に形成された第２層間絶縁層と、を備え
る。
半導体基板の上方に形成された第１層間絶縁層と、前記
第１層間絶縁層の上方に形成された、レーザ光により溶
断可能なヒューズを含む配線層と、前記ヒューズを構成
する配線層の上方に形成された第１保護層と、前記第１
保護層の上方に形成された第２層間絶縁層と、を備え
る。
【０００７】本発明によれば、ヒューズを構成する配線
層上に、第１保護層を形成することにより、水分や不純
物などの汚染物質がヒューズを構成する配線層に侵入す
ることを防ぎ、腐食を防止できる。レーザーで溶断する
ヒューズを形成する場合、その上方にあるパッシベーシ
ョン層は、開口部を有しており、ヒューズを溶断する際
の衝撃により、ヒューズの上の層間絶縁層が破壊される
ことから、水分や不純物などの汚染物質は、主にヒュー
ズの上方から侵入する場合が多い。すなわち、ヒューズ
の、とくに、上方に第１保護層を形成することで、汚染
物質の侵入防止の効果を高めることができる。また、通
常のプロセスによりヒューズの上に第１保護層を形成す
ると、同時にヒューズの側面も第１保護層に覆われるた
め、さらに、汚染物質の侵入防止の効果を高めることが
できる。
層上に、第１保護層を形成することにより、水分や不純
物などの汚染物質がヒューズを構成する配線層に侵入す
ることを防ぎ、腐食を防止できる。レーザーで溶断する
ヒューズを形成する場合、その上方にあるパッシベーシ
ョン層は、開口部を有しており、ヒューズを溶断する際
の衝撃により、ヒューズの上の層間絶縁層が破壊される
ことから、水分や不純物などの汚染物質は、主にヒュー
ズの上方から侵入する場合が多い。すなわち、ヒューズ
の、とくに、上方に第１保護層を形成することで、汚染
物質の侵入防止の効果を高めることができる。また、通
常のプロセスによりヒューズの上に第１保護層を形成す
ると、同時にヒューズの側面も第１保護層に覆われるた
め、さらに、汚染物質の侵入防止の効果を高めることが
できる。
【０００８】本発明は、下記の態様をとることができ
る。
る。
【０００９】（Ａ）本発明の半導体装置は、さらに、前
記第１層間絶縁層と前記ヒューズを含む配線層との間に
形成された第２保護層を備えることができる。
記第１層間絶縁層と前記ヒューズを含む配線層との間に
形成された第２保護層を備えることができる。
【００１０】この態様によれば、ヒューズを構成する配
線層の下方に第２保護層を形成することにより、この第
２保護層より下方に形成されている配線層や半導体素子
に、水分や不純物などの汚染物質が侵入することを防ぐ
ことができる。そして、ガードリング等が必ずしも必要
ではない。また、ヒューズが第１保護層および第２保護
層に覆われることによりヒューズを保護する効果も高く
なる。
線層の下方に第２保護層を形成することにより、この第
２保護層より下方に形成されている配線層や半導体素子
に、水分や不純物などの汚染物質が侵入することを防ぐ
ことができる。そして、ガードリング等が必ずしも必要
ではない。また、ヒューズが第１保護層および第２保護
層に覆われることによりヒューズを保護する効果も高く
なる。
【００１１】（Ｂ）本発明の半導体装置において、前記
第１保護層または前記第２保護層は、前記第２層間絶縁
層に比して水分または不純物の拡散速度が低い層である
ことができる。
第１保護層または前記第２保護層は、前記第２層間絶縁
層に比して水分または不純物の拡散速度が低い層である
ことができる。
【００１２】この態様によれば、水分または不純物の拡
散を抑えることができ、ヒューズを保護する効果を高め
ることができる。
散を抑えることができ、ヒューズを保護する効果を高め
ることができる。
【００１３】（Ｃ）本発明の半導体装置において、前記
第１保護層または前記第２保護層は、窒化シリコン膜で
あることができる。
第１保護層または前記第２保護層は、窒化シリコン膜で
あることができる。
【００１４】（Ｄ）本発明の半導体装置において、前記
第２保護層は、ヒューズを溶断する際に破壊されない厚
さを有することができる。
第２保護層は、ヒューズを溶断する際に破壊されない厚
さを有することができる。
【００１５】（Ｅ）本発明の半導体装置は、さらに、多
層配線構造を有する回路部を備え、前記ヒューズは、前
記多層配線のうち１つの配線層と同一の層に形成される
ことができる。
層配線構造を有する回路部を備え、前記ヒューズは、前
記多層配線のうち１つの配線層と同一の層に形成される
ことができる。
【００１６】（Ｆ）前記ヒューズを回路部の配線層の１
つと同じ層に形成する場合、前記ヒューズは、前記多層
配線のうちの最上の配線層と同一層に形成されることが
できる。
つと同じ層に形成する場合、前記ヒューズは、前記多層
配線のうちの最上の配線層と同一層に形成されることが
できる。
【００１７】（Ｇ）このような半導体装置において、さ
らに、前記第２層間絶縁層の上方に形成されたパッシベ
ーション層と、前記ヒューズが形成された領域上の前記
パッシベーション層に形成された開口部と、を備え、前
記開口部の鉛直下方であって前記ヒューズよりも下層
に、前記回路部を構成する少なくとも１層の配線層が形
成されることができる。
らに、前記第２層間絶縁層の上方に形成されたパッシベ
ーション層と、前記ヒューズが形成された領域上の前記
パッシベーション層に形成された開口部と、を備え、前
記開口部の鉛直下方であって前記ヒューズよりも下層
に、前記回路部を構成する少なくとも１層の配線層が形
成されることができる。
【００１８】この態様によれば、前記ヒューズの形成さ
れる領域の下層を回路部を構成する領域として用いるこ
とができる。このため、本発明による半導体装置は、微
細化を図りやすく、またレイアウト設計の自由度を高め
ることができる。
れる領域の下層を回路部を構成する領域として用いるこ
とができる。このため、本発明による半導体装置は、微
細化を図りやすく、またレイアウト設計の自由度を高め
ることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図１を参照しながら説明する。図１は、本発明の一実
施形態にかかる半導体装置を模式的に示す断面図であ
る。
て図１を参照しながら説明する。図１は、本発明の一実
施形態にかかる半導体装置を模式的に示す断面図であ
る。
【００２０】本実施の形態にかかる半導体装置は、図１
に示すように、多層配線構造を有する回路部１２０と、
レーザ光の照射により溶断されるヒューズ２０を複数個
含むヒューズ部１１０とを含む。
に示すように、多層配線構造を有する回路部１２０と、
レーザ光の照射により溶断されるヒューズ２０を複数個
含むヒューズ部１１０とを含む。
【００２１】回路部１２０およびヒューズ部１１０はと
もに、シリコン基板１０上に形成されている。なお、基
板はシリコン基板に限らず半導体領域を含む基板であれ
ば良く、例えば、ＧａＡｓ基板、ＳｉＧｅ基板、絶縁体
上に薄膜のシリコン層を有するＳＯＩ基板などが挙げら
れる。
もに、シリコン基板１０上に形成されている。なお、基
板はシリコン基板に限らず半導体領域を含む基板であれ
ば良く、例えば、ＧａＡｓ基板、ＳｉＧｅ基板、絶縁体
上に薄膜のシリコン層を有するＳＯＩ基板などが挙げら
れる。
【００２２】シリコン基板１０の上には、シリコン基板
１０側から順に第１層目〜第４層目の層間絶縁層３２，
３４，３６，３８が形成されている。第３層目の層間絶
縁層（第１層間絶縁層）３６と第４層目の層間絶縁層
（第２層間絶縁層）３８との間には、第１保護層４０お
よび第２保護層４２が形成されている。第１層目〜第４
層目の層間絶縁層３２，３４，３６，３８は、酸化シリ
コン、ＦＳＧ（フッ素ドープされた酸化シリコン；fluo
rine doped silicate glass）、またはこれらを積層し
たものから形成されるのが好ましい。なお、本実施の形
態では、第１保護層４０および第２保護層４２が第３層
目の層間絶縁層３６と第４層目の層間絶縁層３８との間
に形成したが、これに限定されず、第１保護層４０と第
２保護層４２との間に、ヒューズ２０が位置するように
形成されればよい。
１０側から順に第１層目〜第４層目の層間絶縁層３２，
３４，３６，３８が形成されている。第３層目の層間絶
縁層（第１層間絶縁層）３６と第４層目の層間絶縁層
（第２層間絶縁層）３８との間には、第１保護層４０お
よび第２保護層４２が形成されている。第１層目〜第４
層目の層間絶縁層３２，３４，３６，３８は、酸化シリ
コン、ＦＳＧ（フッ素ドープされた酸化シリコン；fluo
rine doped silicate glass）、またはこれらを積層し
たものから形成されるのが好ましい。なお、本実施の形
態では、第１保護層４０および第２保護層４２が第３層
目の層間絶縁層３６と第４層目の層間絶縁層３８との間
に形成したが、これに限定されず、第１保護層４０と第
２保護層４２との間に、ヒューズ２０が位置するように
形成されればよい。
【００２３】第１層目〜第４層目の層間絶縁層３２，３
４，３６，３８にはそれぞれ、所定の位置にスルーホー
ル（図示せず）が形成されている。このスルーホール内
には導電性材料が埋め込まれてコンタクト部（図示せ
ず）が形成されている。このコンタクト部によって、各
層間絶縁層の上下に形成された配線層同士が電気的に接
続されている。さらに、第４層目の層間絶縁層３８の上
には、たとえば窒化シリコン膜からなるパッシベーショ
ン層８０が形成されている。
４，３６，３８にはそれぞれ、所定の位置にスルーホー
ル（図示せず）が形成されている。このスルーホール内
には導電性材料が埋め込まれてコンタクト部（図示せ
ず）が形成されている。このコンタクト部によって、各
層間絶縁層の上下に形成された配線層同士が電気的に接
続されている。さらに、第４層目の層間絶縁層３８の上
には、たとえば窒化シリコン膜からなるパッシベーショ
ン層８０が形成されている。
【００２４】まず、回路部１２０について説明する。回
路部１２０は、トランジスタ等の素子を含む回路を含
む。かかる回路としては、記憶回路、液晶駆動回路、ま
たはキャパシタや抵抗素子が形成されたアナログ回路等
が挙げられる。また、前記記憶回路としては、たとえ
ば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等が挙げら
れる。
路部１２０は、トランジスタ等の素子を含む回路を含
む。かかる回路としては、記憶回路、液晶駆動回路、ま
たはキャパシタや抵抗素子が形成されたアナログ回路等
が挙げられる。また、前記記憶回路としては、たとえ
ば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等が挙げら
れる。
【００２５】回路部１２０には、回路部１２０に含まれ
るメモリ等を構成するトランジスタや他の素子（図示せ
ず）と電気的に接続する複数の配線層（図１では配線層
６０，７０のみを示す）が形成されている。図１に示す
半導体装置においては、配線層６０は第２層目の層間絶
縁層３４上に形成されており、配線層７０は第２保護層
４２の上に形成されている。
るメモリ等を構成するトランジスタや他の素子（図示せ
ず）と電気的に接続する複数の配線層（図１では配線層
６０，７０のみを示す）が形成されている。図１に示す
半導体装置においては、配線層６０は第２層目の層間絶
縁層３４上に形成されており、配線層７０は第２保護層
４２の上に形成されている。
【００２６】次にヒューズ部１１０について説明する。
ヒューズ部１１０は、図１に示すように、シリコン基板
１０上に形成された、開口部１６を含む領域である。開
口部１６は、半導体装置の所定の領域を、層間絶縁層３
８の途中までエッチングすることにより形成される。ヒ
ューズ２０は、第２保護層４２の上方に形成されてい
る。そして、ヒューズ２０の上方には第１保護層４０が
形成されている。すなわち、ヒューズ２０は、第１保護
層４０と第２保護層４２との間に位置する構造になって
おり、その底面は第２保護層４２に覆われ、上面および
側面は第１保護層４０に覆われている。
ヒューズ部１１０は、図１に示すように、シリコン基板
１０上に形成された、開口部１６を含む領域である。開
口部１６は、半導体装置の所定の領域を、層間絶縁層３
８の途中までエッチングすることにより形成される。ヒ
ューズ２０は、第２保護層４２の上方に形成されてい
る。そして、ヒューズ２０の上方には第１保護層４０が
形成されている。すなわち、ヒューズ２０は、第１保護
層４０と第２保護層４２との間に位置する構造になって
おり、その底面は第２保護層４２に覆われ、上面および
側面は第１保護層４０に覆われている。
【００２７】本実施の形態にかかる半導体装置によれ
ば、ヒューズ２０が構成される配線層の上には、第１保
護層４０が形成されている。そのため、水分や不純物な
どの汚染物質がヒューズ２０を構成する配線層に侵入す
ることを防ぎ、腐食を防止できる。
ば、ヒューズ２０が構成される配線層の上には、第１保
護層４０が形成されている。そのため、水分や不純物な
どの汚染物質がヒューズ２０を構成する配線層に侵入す
ることを防ぎ、腐食を防止できる。
【００２８】また、レーザーで溶断するヒューズ２０を
形成する場合、その上方にあるパッシベーション層８０
は、開口部を有する。そして、ヒューズ２０を溶断する
際の衝撃により、ヒューズ２０の上の層間絶縁層３８が
破壊される。そのため、水分や不純物などの汚染物質
は、主にヒューズ２０の上方から侵入する場合が多い
が、本実施の形態によれば、ヒューズ２０の上方に第１
保護層４０が形成されているため、汚染物質の侵入を防
止することができる。また、第２保護層４２が、ヒュー
ズ２０が構成されている配線層の下方に形成されている
ことにより、下方に形成されている配線層や半導体素子
に、水分や不純物などの汚染物質が侵入することを防ぐ
ことができる。
形成する場合、その上方にあるパッシベーション層８０
は、開口部を有する。そして、ヒューズ２０を溶断する
際の衝撃により、ヒューズ２０の上の層間絶縁層３８が
破壊される。そのため、水分や不純物などの汚染物質
は、主にヒューズ２０の上方から侵入する場合が多い
が、本実施の形態によれば、ヒューズ２０の上方に第１
保護層４０が形成されているため、汚染物質の侵入を防
止することができる。また、第２保護層４２が、ヒュー
ズ２０が構成されている配線層の下方に形成されている
ことにより、下方に形成されている配線層や半導体素子
に、水分や不純物などの汚染物質が侵入することを防ぐ
ことができる。
【００２９】第１保護層４０および第２保護層４２の材
質としては、前記第４層目の層間絶縁層３８に比して水
分または不純物の拡散速度が低い層で形成されているこ
とが好ましく、たとえば、窒化シリコン膜を用いること
ができる。第１保護層４０は、ヒューズ２０を溶断する
際に破壊されない程度の膜厚を有しており、また、ヒュ
ーズ２０を溶断後においても、保護層として水分や不純
物などの汚染物質の侵入を防ぐために十分な膜厚を有し
ている。第１保護層４０の膜厚は、具体的には、１００
ｎｍ〜２００ｎｍである。第２保護層４２の膜厚は、ヒ
ューズ２０の溶断が困難にならない程度の膜厚を有し、
具体的には、２０ｎｍ〜５０ｎｍである。
質としては、前記第４層目の層間絶縁層３８に比して水
分または不純物の拡散速度が低い層で形成されているこ
とが好ましく、たとえば、窒化シリコン膜を用いること
ができる。第１保護層４０は、ヒューズ２０を溶断する
際に破壊されない程度の膜厚を有しており、また、ヒュ
ーズ２０を溶断後においても、保護層として水分や不純
物などの汚染物質の侵入を防ぐために十分な膜厚を有し
ている。第１保護層４０の膜厚は、具体的には、１００
ｎｍ〜２００ｎｍである。第２保護層４２の膜厚は、ヒ
ューズ２０の溶断が困難にならない程度の膜厚を有し、
具体的には、２０ｎｍ〜５０ｎｍである。
【００３０】第１保護層４０の上方には、第４層目の層
間絶縁層３８が形成されている。第１保護層４０および
第２保護層４２に覆われたヒューズ２０は、第４層目の
層間絶縁層３８によって埋め込まれており、隣接するヒ
ューズ２０同士は第４層目の層間絶縁層３８によって絶
縁されている。
間絶縁層３８が形成されている。第１保護層４０および
第２保護層４２に覆われたヒューズ２０は、第４層目の
層間絶縁層３８によって埋め込まれており、隣接するヒ
ューズ２０同士は第４層目の層間絶縁層３８によって絶
縁されている。
【００３１】図１に示す半導体装置においては、ヒュー
ズ２０は、回路部１２０に形成された配線層７０と同じ
レベルの層に形成されている。配線層７０およびヒュー
ズ２０は同一のパターニング工程により形成することが
できる。したがって、配線層７０およびヒューズ２０は
ともに第２保護層４２上に形成され、ほぼ等しい膜厚を
有し、かつ、同一の材料によって形成される。たとえ
ば、配線層７０およびヒューズ２０はアルミニウム、
銅、ポリシリコン、タングステン、またはチタンから形
成することができる。
ズ２０は、回路部１２０に形成された配線層７０と同じ
レベルの層に形成されている。配線層７０およびヒュー
ズ２０は同一のパターニング工程により形成することが
できる。したがって、配線層７０およびヒューズ２０は
ともに第２保護層４２上に形成され、ほぼ等しい膜厚を
有し、かつ、同一の材料によって形成される。たとえ
ば、配線層７０およびヒューズ２０はアルミニウム、
銅、ポリシリコン、タングステン、またはチタンから形
成することができる。
【００３２】本実施の形態では、ヒューズ２０の下方
に、回路部１２０を構成する配線層の一つが形成されて
いる。このような場合、第１保護層４０および第２保護
層４２があるため、水分や汚染物質などの侵入を防ぐこ
とができる。
に、回路部１２０を構成する配線層の一つが形成されて
いる。このような場合、第１保護層４０および第２保護
層４２があるため、水分や汚染物質などの侵入を防ぐこ
とができる。
【００３３】また、図１に示す半導体装置においては、
ヒューズ２０の上面および底面にはそれぞれ、高融点金
属の窒化物層（図示せず）が形成されている。同様に、
回路部１２０を構成する配線層６０、７０の上面および
底面にもそれぞれ高融点金属の窒化物層（図示せず）が
形成されている。
ヒューズ２０の上面および底面にはそれぞれ、高融点金
属の窒化物層（図示せず）が形成されている。同様に、
回路部１２０を構成する配線層６０、７０の上面および
底面にもそれぞれ高融点金属の窒化物層（図示せず）が
形成されている。
【００３４】配線層６０、７０の上面および底面に形成
される高融点金属の窒化物層は、配線層６０、７０の信
頼性（ストレスマイグレーション耐性およびエレクトロ
マイグレーション耐性など）を向上させるために形成さ
れる。さらに、上面に形成された窒化物層は、配線層６
０、７０を加工する際のフォトリソグラフィ工程におい
て反射防止膜として使用される。
される高融点金属の窒化物層は、配線層６０、７０の信
頼性（ストレスマイグレーション耐性およびエレクトロ
マイグレーション耐性など）を向上させるために形成さ
れる。さらに、上面に形成された窒化物層は、配線層６
０、７０を加工する際のフォトリソグラフィ工程におい
て反射防止膜として使用される。
【００３５】次に、図１に示す本実施の形態の半導体装
置の製造方法の一例について説明する。
置の製造方法の一例について説明する。
【００３６】まず、シリコン基板１０に素子分離領域１
２を形成した後、所定のパターンのレジスト（図示せ
ず）を基板上に形成してから、イオン注入により所定の
位置にウエル（図示せず）を形成する。続いて、シリコ
ン基板１０上の回路部１２０において、トランジスタ
（図示せず）を形成した後、公知のサリサイド技術によ
って、チタンまたはコバルト等の高融点金属を含むシリ
サイド層（図示せず）を形成する。つづいて、窒化シリ
コン膜を主成分とするストッパ層（図示せず）をプラズ
マＣＶＤ法等により形成する。
２を形成した後、所定のパターンのレジスト（図示せ
ず）を基板上に形成してから、イオン注入により所定の
位置にウエル（図示せず）を形成する。続いて、シリコ
ン基板１０上の回路部１２０において、トランジスタ
（図示せず）を形成した後、公知のサリサイド技術によ
って、チタンまたはコバルト等の高融点金属を含むシリ
サイド層（図示せず）を形成する。つづいて、窒化シリ
コン膜を主成分とするストッパ層（図示せず）をプラズ
マＣＶＤ法等により形成する。
【００３７】次いで、ヒューズ部１１０において配線層
５０およびヒューズ２０を形成し、回路部１２０におい
て配線層６０，７０を含む配線層（配線層６０，７０の
み図示する）をそれぞれ形成する。それぞれの工程に合
わせて第１層目〜第３層目の層間絶縁層３２、３４、３
６、窒化シリコン膜からなる第２保護層４２、第１保護
層４０、および第４層目の層間絶縁層３８を形成する。
第１層目〜第４層目の層間絶縁層３２，３４，３６，３
８は、ＨＤＰ法、オゾンＴＥＯＳ(tetraethylorthosili
cate)法、プラズマＣＶＤ法、またはスピンコート法な
どの塗布方法（ＳＯＧを利用した方法）等によって形成
し、必要に応じてＣＭＰ法で平坦化する。第１保護層４
０は、プラズマＣＶＤ法、熱ＣＶＤ法などにより形成さ
れ、窒化シリコン膜以外にオキシナイトライド膜または
窒化シリコン膜を含む積層膜などを用いることができ
る。
５０およびヒューズ２０を形成し、回路部１２０におい
て配線層６０，７０を含む配線層（配線層６０，７０の
み図示する）をそれぞれ形成する。それぞれの工程に合
わせて第１層目〜第３層目の層間絶縁層３２、３４、３
６、窒化シリコン膜からなる第２保護層４２、第１保護
層４０、および第４層目の層間絶縁層３８を形成する。
第１層目〜第４層目の層間絶縁層３２，３４，３６，３
８は、ＨＤＰ法、オゾンＴＥＯＳ(tetraethylorthosili
cate)法、プラズマＣＶＤ法、またはスピンコート法な
どの塗布方法（ＳＯＧを利用した方法）等によって形成
し、必要に応じてＣＭＰ法で平坦化する。第１保護層４
０は、プラズマＣＶＤ法、熱ＣＶＤ法などにより形成さ
れ、窒化シリコン膜以外にオキシナイトライド膜または
窒化シリコン膜を含む積層膜などを用いることができ
る。
【００３８】ヒューズ２０は、配線層７０と同一の工程
にて同一レベルの層に形成する。すなわち、ヒューズ２
０および配線層７０はともに、第２保護層４２上に形成
され、同一の材料にて形成される。
にて同一レベルの層に形成する。すなわち、ヒューズ２
０および配線層７０はともに、第２保護層４２上に形成
され、同一の材料にて形成される。
【００３９】以下、ヒューズ２０の形成工程について説
明する。
明する。
【００４０】まず、第１層目から第３層目の層間絶縁層
３２、３４、３６を形成した後、第３層目の層間絶縁層
３６上に、第２保護層４２となる窒化シリコン膜の層を
形成する。第２保護層４２の上に窒化チタン等の高融点
金属の窒化物層、アルミニウムからなる金属層、および
チタン等の高融点金属層と窒化チタン等の高融点金属の
窒化物層との積層（いずれも図示せず）をスパッタリン
グにより形成し、ついで、これらの層を所定の形状にパ
ターニングする。この工程により、アルミニウムからな
る金属層からヒューズ２０および配線層７０が形成され
る。また、ヒューズ２０および配線層７０の底面には、
高融点金属の窒化物層が形成され、上面には、高融点金
属の窒化物層と高融点金属層との積層からなる高融点金
属の窒化物層が形成される。次に、ヒューズ２０および
配線層７０の上方に第１保護層４０となる窒化シリコン
膜の層が形成される。形成方法や材質については、第２
保護層４２と同様である。
３２、３４、３６を形成した後、第３層目の層間絶縁層
３６上に、第２保護層４２となる窒化シリコン膜の層を
形成する。第２保護層４２の上に窒化チタン等の高融点
金属の窒化物層、アルミニウムからなる金属層、および
チタン等の高融点金属層と窒化チタン等の高融点金属の
窒化物層との積層（いずれも図示せず）をスパッタリン
グにより形成し、ついで、これらの層を所定の形状にパ
ターニングする。この工程により、アルミニウムからな
る金属層からヒューズ２０および配線層７０が形成され
る。また、ヒューズ２０および配線層７０の底面には、
高融点金属の窒化物層が形成され、上面には、高融点金
属の窒化物層と高融点金属層との積層からなる高融点金
属の窒化物層が形成される。次に、ヒューズ２０および
配線層７０の上方に第１保護層４０となる窒化シリコン
膜の層が形成される。形成方法や材質については、第２
保護層４２と同様である。
【００４１】また、各層間絶縁層には、配線層同士を電
気的に接続するためにコンタクト部（図示せず）を形成
する。コンタクト部は、各層間絶縁層を貫通するコンタ
クトホール（図示せず）を設け、このコンタクトホール
に、たとえばスパッタリング等により導電性材料を埋め
込むことにより形成される。さらに、第４層目の層間絶
縁層３８を形成した後、第４層目の層間絶縁層３８の上
に、パッシベーション層８０を形成する。パッシベーシ
ョン層８０は、窒化シリコン膜などで構成される。
気的に接続するためにコンタクト部（図示せず）を形成
する。コンタクト部は、各層間絶縁層を貫通するコンタ
クトホール（図示せず）を設け、このコンタクトホール
に、たとえばスパッタリング等により導電性材料を埋め
込むことにより形成される。さらに、第４層目の層間絶
縁層３８を形成した後、第４層目の層間絶縁層３８の上
に、パッシベーション層８０を形成する。パッシベーシ
ョン層８０は、窒化シリコン膜などで構成される。
【００４２】次に、半導体装置の所定の領域を、パッシ
ベーション層８０側から第４層目の層間絶縁層３８の途
中までエッチングすることにより、図１に示すように、
開口部１６を形成する。この工程において、ヒューズ２
０が開口部１６の底部１６ａの下方にくるように、開口
部１６が形成される。また、図１に示すようにヒューズ
２０上部が第４層目の層間絶縁層３８で覆われるよう
に、第４層目の層間絶縁層３８をエッチングする。すな
わち、少なくともヒューズ２０が露出しないように、第
４層目の層間絶縁層３８をエッチングする。
ベーション層８０側から第４層目の層間絶縁層３８の途
中までエッチングすることにより、図１に示すように、
開口部１６を形成する。この工程において、ヒューズ２
０が開口部１６の底部１６ａの下方にくるように、開口
部１６が形成される。また、図１に示すようにヒューズ
２０上部が第４層目の層間絶縁層３８で覆われるよう
に、第４層目の層間絶縁層３８をエッチングする。すな
わち、少なくともヒューズ２０が露出しないように、第
４層目の層間絶縁層３８をエッチングする。
【００４３】以上説明したように、本発明の半導体装置
によれば、ヒューズ２０の外周が窒化シリコン膜などの
耐湿性に優れた第１保護層４０、４２に覆われているた
め水分の侵入などによる配線の腐食を防ぐことができ
る。また、第４層間絶縁層３８をＳＯＧ膜で構成した場
合、ＳＯＧ膜は吸湿性が強くヒューズの信頼性に問題を
起こすことがあるが、そのような問題を防ぐことができ
る。
によれば、ヒューズ２０の外周が窒化シリコン膜などの
耐湿性に優れた第１保護層４０、４２に覆われているた
め水分の侵入などによる配線の腐食を防ぐことができ
る。また、第４層間絶縁層３８をＳＯＧ膜で構成した場
合、ＳＯＧ膜は吸湿性が強くヒューズの信頼性に問題を
起こすことがあるが、そのような問題を防ぐことができ
る。
【００４４】ヒューズ部１１０の下方に、たとえば、配
線層５０のような回路部を構成する配線層を設ける場合
においては、第１保護層４０が水分や汚染物質の侵入を
防ぎ、配線層の信頼性を高めることができる。
線層５０のような回路部を構成する配線層を設ける場合
においては、第１保護層４０が水分や汚染物質の侵入を
防ぎ、配線層の信頼性を高めることができる。
【００４５】なお、本発明は、本実施の形態に限定され
ない。たとえば、ヒューズの開口部１６を取り囲むよう
にガードリングを設けることができる。また、回路部１
２０を構成する配線層のうち、最上の配線層と同じレベ
ルの層にヒューズ２０が形成されているについて説明し
たが、ヒューズ２０を形成する位置はこの層に限定され
るわけではなく、他の配線層と同じレベルの層に形成す
ることもできる。
ない。たとえば、ヒューズの開口部１６を取り囲むよう
にガードリングを設けることができる。また、回路部１
２０を構成する配線層のうち、最上の配線層と同じレベ
ルの層にヒューズ２０が形成されているについて説明し
たが、ヒューズ２０を形成する位置はこの層に限定され
るわけではなく、他の配線層と同じレベルの層に形成す
ることもできる。
【図１】本発明の半導体装置の断面を模式的に示した図
である。
である。
１０ 半導体装置
１２ 素子分離領域
１６ 開口部
１６ａ 開口部の底部
２０ ヒューズ
３２、３４、３６、３８ 層間絶縁層
４０ 第１保護層
４２ 第２保護層
５０、６０、７０ 配線層
８０ パッシベーション層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 GG01 GG02 HH04 HH08 HH11
HH18 HH19 HH33 PP15 QQ04
QQ09 QQ10 QQ48 RR04 RR06
RR08 RR09 RR11 SS04 SS15
SS22 TT02 VV11 XX00 XX05
XX06 XX18
5F064 BB13 BB14 BB35 CC01 CC22
CC23 DD48 EE23 EE33 EE34
EE36 FF02 FF27 FF30 FF32
FF42
Claims (10)
- 【請求項１】 半導体基板の上方に形成された第１層間
絶縁層と、 前記第１層間絶縁層の上方に形成された、レーザ光によ
り溶断可能なヒューズを含む配線層と、 前記ヒューズを構成する配線層の上方に形成された第１
保護層と、 前記第１保護層の上方に形成された第２層間絶縁層と、
を備える半導体装置。 - 【請求項２】 請求項１において 前記第１保護層は、前記第２層間絶縁層に比して水分ま
たは不純物の拡散速度が低い層である、半導体装置。 - 【請求項３】 請求項１または２において、 前記第１保護層は、窒化シリコン膜である、半導体装
置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 さらに、前記第１層間絶縁層と前記ヒューズを含む配線
層との間に形成された第２保護層を備える、半導体装
置。 - 【請求項５】 請求項４において 前記第２保護層は、前記第２層間絶縁層に比して水分ま
たは不純物の拡散速度が低い層である、半導体装置。 - 【請求項６】 請求項４または５において、 前記第２保護層は、窒化シリコン膜である、半導体装
置。 - 【請求項７】 請求項４〜６のいずれかにおいて、 前記第２保護層は、ヒューズの溶断する際に破壊されな
い厚さを有する、半導体装置。 - 【請求項８】 請求項１〜７のいずれかにおいて、 さらに、多層配線構造を有する回路部を備え、前記ヒュ
ーズは、前記多層配線のうち１つの配線層と同一の層に
形成されている、半導体装置。 - 【請求項９】 請求項８において、 前記ヒューズは、前記多層配線のうちの最上の配線層と
同一の層に形成されている、半導体装置。 - 【請求項１０】 請求項８または９において、 さらに、前記第２層間絶縁層の上方に形成されたパッシ
ベーション層と、 前記ヒューズが形成された領域上の前記パッシベーショ
ン層に形成された開口部と、を備え、 前記開口部の鉛直下方であって前記ヒューズよりも下層
に、前記回路部を構成する少なくとも１層の配線層が形
成されている、半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002007712A JP3584928B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置 |
| US10/329,685 US20030173597A1 (en) | 2002-01-16 | 2002-12-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002007712A JP3584928B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003209173A true JP2003209173A (ja) | 2003-07-25 |
| JP3584928B2 JP3584928B2 (ja) | 2004-11-04 |
Family
ID=27646157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002007712A Expired - Fee Related JP3584928B2 (ja) | 2002-01-16 | 2002-01-16 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3584928B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203688A (ja) * | 2004-01-19 | 2005-07-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100770696B1 (ko) | 2006-06-20 | 2007-10-29 | 삼성전자주식회사 | 퓨즈 구조물 및 그 형성 방법 |
| US7692265B2 (en) | 2004-03-31 | 2010-04-06 | Nec Electronics Corporation | Fuse and seal ring |
| JP2013084829A (ja) * | 2011-10-12 | 2013-05-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2014090068A (ja) * | 2012-10-30 | 2014-05-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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|---|---|---|---|---|
| JP2004055876A (ja) * | 2002-07-22 | 2004-02-19 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
| US7098491B2 (en) * | 2003-12-30 | 2006-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Protection circuit located under fuse window |
| JP4830455B2 (ja) * | 2005-11-10 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6215020B2 (ja) * | 2013-01-25 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| KR102175040B1 (ko) | 2013-12-20 | 2020-11-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP6432737B2 (ja) | 2015-03-04 | 2018-12-05 | セイコーエプソン株式会社 | Ｍｅｍｓデバイス、ヘッド及び液体噴射装置 |
| JP6447819B2 (ja) * | 2015-03-10 | 2019-01-09 | セイコーエプソン株式会社 | ヘッド及び液体噴射装置 |
| US9818691B2 (en) * | 2015-03-12 | 2017-11-14 | Sii Semiconductor Corporation | Semiconductor device having a fuse element |
-
2002
- 2002-01-16 JP JP2002007712A patent/JP3584928B2/ja not_active Expired - Fee Related
- 2002-12-27 US US10/329,685 patent/US20030173597A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203688A (ja) * | 2004-01-19 | 2005-07-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP4673557B2 (ja) * | 2004-01-19 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7692265B2 (en) | 2004-03-31 | 2010-04-06 | Nec Electronics Corporation | Fuse and seal ring |
| KR100770696B1 (ko) | 2006-06-20 | 2007-10-29 | 삼성전자주식회사 | 퓨즈 구조물 및 그 형성 방법 |
| JP2013084829A (ja) * | 2011-10-12 | 2013-05-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2014090068A (ja) * | 2012-10-30 | 2014-05-15 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
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| Publication number | Publication date |
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