JP2014090068A - 表示装置及び電子機器 - Google Patents

表示装置及び電子機器 Download PDF

Info

Publication number
JP2014090068A
JP2014090068A JP2012238918A JP2012238918A JP2014090068A JP 2014090068 A JP2014090068 A JP 2014090068A JP 2012238918 A JP2012238918 A JP 2012238918A JP 2012238918 A JP2012238918 A JP 2012238918A JP 2014090068 A JP2014090068 A JP 2014090068A
Authority
JP
Japan
Prior art keywords
insulating film
film
transistor
display device
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012238918A
Other languages
English (en)
Other versions
JP6219562B2 (ja
Inventor
Junichi Hizuka
純一 肥塚
Yukinori Shima
行徳 島
Hiroyasu Hosaka
泰靖 保坂
Kenichi Okazaki
健一 岡崎
Takuya Matsuo
拓哉 松尾
Shigeyasu Mori
重恭 森
Yosuke Kanzaki
庸輔 神崎
Hiroshi Matsukizono
広志 松木薗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd, Sharp Corp filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012238918A priority Critical patent/JP6219562B2/ja
Priority to US14/062,085 priority patent/US9312278B2/en
Priority to CN201310526469.4A priority patent/CN103794511B/zh
Publication of JP2014090068A publication Critical patent/JP2014090068A/ja
Application granted granted Critical
Publication of JP6219562B2 publication Critical patent/JP6219562B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

【課題】トランジスタの電気特性の変動を抑制すると共に、信頼性を向上させる。
【解決手段】画素部１０４と、前記画素部の外側に設けられる駆動回路部１０６と、を有し、前記画素部は、画素トランジスタ２５２と、前記画素トランジスタを覆う無機材料で形成される第１の絶縁膜１２４と、前記第１の絶縁膜上に設けられ、且つ有機材料で形成される第２の絶縁膜１２６と、前記第２の絶縁膜上に設けられ、且つ無機材料で形成される第３の絶縁膜１３０と、を有し、前記駆動回路部は、前記画素トランジスタに信号を供給する駆動トランジスタ２５０と、前記駆動トランジスタを覆う前記第１の絶縁膜と、前記第１の絶縁膜上に形成される前記第２の絶縁膜と、を有し、前記駆動回路部において、前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない領域を有する表示装置である。
【選択図】図２

Description

本発明は、表示装置及び電子機器に関する。
近年、液晶パネルを用いる表示装置や有機ＥＬパネルを用いる表示装置の開発が盛んである。この表示装置には、大別して画素制御用のトランジスタ（画素トランジスタ）のみを基板上に形成して走査回路（駆動回路）は周辺ＩＣで行うものと、画素トランジスタとともに走査回路を同一基板上に形成するものに分類される。
表示装置の狭額縁化または周辺ＩＣのコスト低減のため、駆動回路一体型の表示装置の方が、有利である。しかしながら、駆動回路に用いるトランジスタとしては、画素トランジスタに用いられる電気特性（例えば、電界効果移動度（μＦＥ）またはしきい値電圧等）よりも、高い電気特性が求められる。
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている（例えば特許文献１，２）。例えば、トランジスタに用いる半導体薄膜として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが注目されている。
酸化物半導体を半導体層に用いるトランジスタは、シリコン系半導体材料である非晶質シリコンを半導体層に用いるトランジスタよりも電界効果移動度が大きいため、動作速度が速く、駆動回路一体型の表示装置には好適であり、且つ多結晶シリコンを半導体層に用いるトランジスタよりも製造工程が容易である。
しかし、酸化物半導体を半導体層に用いるトランジスタは、酸化物半導体に水素、水分等の不純物が入り込むことによってキャリアが形成され、該トランジスタの電気特性の一であるしきい値電圧が変動するという問題がある。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
酸化物半導体層にチャネルが形成されるトランジスタは、その電気特性を十分に維持するためには、水素、水分等を該酸化物半導体層より極力排除することが重要である。
とくに、表示装置の画素部と、該画素部の外側に設けられる駆動回路部の双方に酸化物半導体層にチャネルが形成されるトランジスタを用いる場合、駆動方法にも依存するが、画素部よりも駆動回路部に用いるトランジスタの方が、電気的負荷が大きいため、駆動回路部に用いるトランジスタの電気特性が重要となる。
また、酸化物半導体層にチャネルが形成されるトランジスタを、画素部及び駆動回路部に用いる表示装置では、高温高湿環境下の信頼性試験において、駆動回路部に用いるトランジスタ（駆動トランジスタともいう）の劣化が問題になっている。該駆動トランジスタの劣化原因としては、トランジスタの凹凸の低減のために設けられる有機材料から放出されうる水分等が外部へ放出することができず、酸化物半導体層へ入り込み、該酸化物半導体層のキャリア密度が増加するためである。
また、上記駆動トランジスタの劣化原因の一つとして、表示装置外部から浸入する水分が、駆動トランジスタの酸化物半導体層に入り込み、該駆動トランジスタが劣化する。
そこで、本発明の一態様は、酸化物半導体層にチャネルが形成されるトランジスタを、画素部及び駆動回路部に用いる表示装置において、該トランジスタの電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。とくに、本発明の一態様は、駆動回路部のトランジスタに用いる酸化物半導体層への水素、水分の入り込みを抑制し、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。
駆動トランジスタ上に設けられる有機材料から放出されうる水分等の不純物を好適に外部に拡散させる。より具体的には、有機材料、及び該有機材料上に設けられる無機材料に開口部を設け、該開口部から有機材料中に含まれる水分等の不純物を外部に拡散させる構造とする。また、該開口部全体で有機材料へ浸入しうる表示装置外部からの水分と、該有機材料から放出されうる水分を平衡させて、駆動トランジスタの酸化物半導体層へ入り込む水分を抑制する。
以下に、本発明の種々の態様について説明する。
本発明の一態様は、画素部と、前記画素部の外側に設けられる駆動回路部と、を有し、前記画素部は、画素トランジスタと、前記画素トランジスタを覆う無機材料で形成される第１の絶縁膜と、前記第１の絶縁膜上に設けられ、且つ有機材料で形成される第２の絶縁膜と、前記第２の絶縁膜上に設けられ、且つ無機材料で形成される第３の絶縁膜と、を有し、前記駆動回路部は、前記画素トランジスタに信号を供給する駆動トランジスタと、前記駆動トランジスタを覆う前記第１の絶縁膜と、前記第１の絶縁膜上に形成される前記第２の絶縁膜と、を有し、前記駆動回路部において、前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない第１の領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない第２の領域を有することを特徴とする表示装置である。
また、上記の本発明の一態様において、前記駆動回路部は、前記第２の絶縁膜上に形成される前記第３の絶縁膜と、前記第３の絶縁膜に形成される開口部と、を有し、前記第１の領域または前記第２の領域は、前記開口部下に位置するとよい。
また、上記の本発明の一態様において、前記駆動回路部は、前記開口部が、前記駆動トランジスタ上に形成されるとよい。
また、上記の本発明の一態様において、前記駆動回路部の外側に設けられる非表示領域を有し、前記非表示領域は、前記第１の絶縁膜上に形成される前記第２の絶縁膜を有し、前記非表示領域において、前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない第３の領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない第４の領域を有するとよい。
また、上記の本発明の一態様において、前記駆動回路部は、前記第２の絶縁膜上に形成された、前記駆動トランジスタを覆う前記第３の絶縁膜と、前記第３の絶縁膜に形成される開口部と、を有し、前記駆動トランジスタのチャネル形成領域の中心から２００μｍ以内に前記開口部の端部が形成されるとよい。
また、上記の本発明の一態様において、前記駆動回路部は、前記第２の絶縁膜上に形成された、前記駆動トランジスタを覆う前記第３の絶縁膜と、前記駆動トランジスタのチャネル形成領域の中心から２００μｍ以内に形成される前記第３の絶縁膜の端部と、を有するとよい。
また、上記の本発明の一態様において、前記画素トランジスタ及び前記駆動トランジスタそれぞれは、酸化物半導体層にチャネルが形成されるとよい。
また、上記の本発明の一態様において、前記画素トランジスタ及び前記駆動トランジスタそれぞれは、ゲート電極と、前記ゲート電極上に形成された酸化物半導体層と、前記酸化物半導体層上に形成されたソース電極及びドレイン電極と、を有するとよい。
また、上記の本発明の一態様において、前記酸化物半導体層は、酸化インジウム、酸化スズ、及び酸化亜鉛の群から選択された少なくとも一つの酸化物を含む層であるとよい。
また、上記の本発明の一態様において、前記酸化物半導体層はＩｎ−Ｇａ−Ｚｎ系酸化物半導体層であるとよい。
また、上記の本発明の一態様において、前記酸化物半導体層は、結晶部を含み、前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃うとよい。
また、上記の本発明の一態様において、前記第１の絶縁膜は、酸素または窒素を含むシリコン膜であるとよい。
また、上記の本発明の一態様において、前記第１の絶縁膜は、酸化シリコン膜と、窒化シリコン膜との積層構であるとよい。
また、上記の本発明の一態様において、前記第１の絶縁膜は、酸化窒化シリコン膜と、窒化シリコン膜との積層構造であるとよい。
また、上記の本発明の一態様において、前記窒化シリコン膜は、高温で成膜されたものであるとよい。
また、上記の本発明の一態様において、前記第２の絶縁膜は、アクリル系樹脂材料であるとよい。
また、上記の本発明の一態様において、前記第３の絶縁膜は、窒素を含むシリコン膜であるとよい。
本発明の一態様は、画素部と、前記画素部の外側に設けられる駆動回路部と、を有し、前記画素部は、画素トランジスタと、前記画素トランジスタを覆う酸素を含むシリコン膜からなる第１の絶縁膜と、前記第１の絶縁膜上に設けられ、且つアクリル系樹脂材料からなる第２の絶縁膜と、前記第２の絶縁膜上に設けられ、且つ窒素を含むシリコン膜からなる第３の絶縁膜と、を有し、前記駆動回路部は、前記画素トランジスタに信号を供給する駆動トランジスタと、前記駆動トランジスタを覆う前記第１の絶縁膜と、前記第１の絶縁膜上に形成される前記第２の絶縁膜と、を有し、前記駆動回路部において、前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない領域を有することを特徴とする表示装置である。
また、上記の本発明の一態様において、前記画素部において、前記第２の絶縁膜上に形成された第１の電極と、前記第１の電極上に形成された前記第３の絶縁膜と、前記第３の絶縁膜上に形成された第２の電極と、を有するとよい。
また、本発明の一態様は、上述した表示装置を有する電子機器である。
本発明の一態様を適用することで、酸化物半導体層にチャネルが形成されるトランジスタを、画素部及び駆動回路部に用いる表示装置において、該トランジスタの電気特性の変動を抑制すると共に、信頼性を向上させることができる。とくに、本発明の一態様を適用することで、駆動回路部のトランジスタに用いる酸化物半導体層への水素、水分の入り込みを抑制し、電気特性の変動を抑制すると共に、信頼性を向上させることができる。
（Ａ）は表示装置全体を、（Ｂ）は表示装置の駆動回路部の一部を、（Ｃ）は表示装置の画素部の一部を、それぞれ示す上面図。 図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図。 （Ａ）は第２の絶縁膜から放出される水分等のガスが与える影響を評価するための半導体装置の上面図、（Ｂ）は（Ａ）に示すＸ２−Ｙ２の断面図。 （Ａ）乃至（Ｄ）はトランジスタの電気測定結果を示す図。 （Ａ）乃至（Ｄ）は第３の絶縁膜の開口部を説明するための表示装置の上面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
本実施の形態では、半導体装置の一形態を、図１及び図２を用いて説明する。
図１（Ａ）、（Ｂ）、（Ｃ）に表示装置の一形態として、表示装置の上面図を示す。なお、図１（Ａ）は、表示装置全体を、図１（Ｂ）は、表示装置の駆動回路部の一部を、図１（Ｃ）は表示装置の画素部の一部を、それぞれ示す。また、図２は、図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図に相当する。
図１（Ａ）に示す表示装置において、第１の基板１０２上に設けられた画素部１０４と、画素部１０４の外側に隣接し、該画素部１０４に信号を供給する駆動回路であるゲートドライバ回路部１０６及びソースドライバ回路部１０８を囲むようにして、シール材１１２が設けられ、第２の基板１１０によって封止されている。よって画素部１０４と、ゲートドライバ回路部１０６と、ソースドライバ回路部１０８とは、第１の基板１０２とシール材１１２と第２の基板１１０によって、表示素子と共に封止されている。
また、図１（Ａ）においては、第１の基板１０２上のシール材１１２によって囲まれている領域とは異なる領域に、画素部１０４、ゲートドライバ回路部１０６、ソースドライバ回路部１０８と電気的に接続されているＦＰＣ端子部１１３（ＦＰＣ：Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられている。また、ＦＰＣ端子部１１３には、ＦＰＣ１１４が接続され、画素部１０４、ゲートドライバ回路部１０６、及びソースドライバ回路部１０８に与えられる各種信号、及び電位がＦＰＣ１１４により供給されている。
また、図１（Ａ）においては、ゲートドライバ回路部１０６及びソースドライバ回路部１０８を画素部１０４と同じ第１の基板１０２に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部１０６のみを第１の基板１０２に形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板１０２に実装する構成としても良い。
また、図１（Ａ）においては、ゲートドライバ回路部１０６は画素部１０４の両側に２列配置する構成について例示しているが、この構成に限定されない。例えば、画素部１０４の片側にのみゲートドライバ回路部１０６を配置する構成としても良い。
なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方法などを用いることができる。
このように、トランジスタを含む駆動回路の一部または全体を、画素部１０４と同じ第１の基板１０２上に一体形成し、システムオンパネルを形成することができる。
また、図１（Ｂ）においては、駆動回路であるゲートドライバ回路部１０６に、駆動トランジスタ２５０が形成されている。駆動トランジスタ２５０は、半導体層１１８に対して、ゲート電極１１６、ソース電極１２０、及びドレイン電極１２２が、それぞれ電気的に接続されている。また、ゲートドライバ回路部１０６においては、ゲート電極１１６を含むゲート線が左右方向に延在し、ソース電極１２０を含むソース線が上下方向に延在し、ドレイン電極１２２を含むドレイン線がソース線と離間して上下方向に延在している。
駆動トランジスタ２５０を含むゲートドライバ回路部１０６は、画素部１０４の各画素に含まれるトランジスタに信号を供給することができる。
なお、ゲートドライバ回路部１０６における駆動トランジスタ２５０は、各種信号の制御、及び昇圧等を行うために、高い電圧が必要となる。具体的には、１０Ｖ〜３０Ｖ程度の電圧が必要となる。
また、図１（Ｃ）においては、画素部１０４に、画素トランジスタ２５２が形成されている。画素トランジスタ２５２は、半導体層１１８に対して、ゲート電極１１６、ソース電極１２０、及びドレイン電極１２２が、それぞれ電気的に接続されている。
また、画素トランジスタ２５２は、画素電極１３２と電気的に接続されており、画素電極１３２と対向して共通電極１２８が形成されている。
図１（Ａ）、（Ｂ）、（Ｃ）に示す表示装置の構成をより具体的に説明するため、図１（Ａ）、（Ｂ）、（Ｃ）におけるＸ１−Ｙ１の断面図に相当する図２を用いて、ゲートドライバ回路部１０６、及び画素部１０４の構成について、以下説明を行う。
なお、図２に示す表示装置においては、表示素子として液晶素子を用い、その駆動モードは、垂直配向（ＶＡ）モードを用いた一態様について説明する。
まず、ゲートドライバ回路部１０６と画素部１０４上に設けられる層構造について、説明を行う。
ゲートドライバ回路部１０６は、駆動トランジスタ２５０上に無機材料で形成される第１の絶縁膜１２４と、第１の絶縁膜１２４上に設けられ、有機材料で形成される第２の絶縁膜１２６と、が設けられており、画素部１０４は、画素トランジスタ２５２上に第１の絶縁膜１２４と、第１の絶縁膜１２４上に設けられる第２の絶縁膜１２６と、第２の絶縁膜１２６上に設けられ、無機材料で形成される第３の絶縁膜１３０が設けられている。
すなわち、ゲートドライバ回路部１０６は、第３の絶縁膜１３０が形成されない、または第３の絶縁膜１３０が形成された後、第３の絶縁膜１３０を除去し第２の絶縁膜１２６が第３の絶縁膜１３０より露出した構造である。
別言すれば、ゲートドライバ回路部１０６は、第２の絶縁膜１２６上に第３の絶縁膜１３０が形成されていない領域、または第２の絶縁膜１２６が第３の絶縁膜１３０によって覆われていない領域を有している。
第２の絶縁膜１２６は、表示装置を構成するトランジスタ等の凹凸を低減するために、平坦性の高い有機材料で形成される。トランジスタ等の凹凸を低減することにより、表示装置の画質を向上させることができる。しかしながら、当該有機材料は加熱等により、水素、水分、または有機成分をガスとして放出してしまう。
例えば、トランジスタに用いる半導体層に、シリコン系半導体材料であるシリコン膜を用いるトランジスタにおいては、上述の水素、水分、または有機成分のガスが大きな問題になる可能性が低い。しかし、本発明の一態様においては、半導体層に酸化物半導体層を用いるため、有機材料により形成される第２の絶縁膜１２６から水素、水分、または有機成分のガスを外部に好適に放出させる必要がある。
また、例えば、ゲートドライバ回路部１０６上の全面に第３の絶縁膜１３０を形成した構成の場合、すなわち開口部が無い場合、第３の絶縁膜１３０に生じうるピンホール等を介し、特定領域に水分が集中して入り込んでしまい、該特定領域のトランジスタが劣化し、ゲートドライバ回路部全体として機能しなくなる。
そこで、本実施の形態に示すように、ゲートドライバ回路部１０６に設けられる第２の絶縁膜１２６の上方には、無機材料により形成される第３の絶縁膜１３０が形成されない、または第３の絶縁膜１３０が形成された後、第３の絶縁膜１３０を除去し第２の絶縁膜１２６が第３の絶縁膜１３０より露出した構造とすると、第２の絶縁膜１２６から放出される水分等のガスをゲートドライバ回路部１０６の上方から放出することができる。したがって、駆動トランジスタ２５０、及び画素トランジスタ２５２内部に水分等のガスが取り込まれるのを抑制することができる。
また、ゲートドライバ回路部１０６において、第３の絶縁膜１３０に開口部を設けることによって、第２の絶縁膜１２６から放出される水分（表示装置内部からの水分）と、表示装置外部から浸入する水分（例えば、高温高湿環境下の信頼性試験中の雰囲気）が開口部全体で平衡して生じるため、特定領域のトランジスタが破壊されず、ゲートドライバ回路部全体として信頼性が向上する。
ここで、第３の絶縁膜１３０に設ける開口部の形状の一例について、図５を用いて説明を行う。図５（Ａ）乃至（Ｄ）は、表示装置の上面図を示している。
図５（Ａ）に示す表示装置は、基板１０２と、基板１０２上に設けられた画素部１０４、ゲートドライバ回路部１０６、及びソースドライバ回路部１０８と、を有する。なお、ソースドライバ回路部１０８は、必ずしも設ける必要はなく、別途用意されたソースドライバ回路が形成された基板を、第１の基板１０２に実装する構成としても良い。
なお、図５に示す上面図において、ハッチングで示す領域に第３の絶縁膜１３０が形成され、ハッチングをしていない領域には第３の絶縁膜１３０が形成されない。
図５（Ａ）に示す表示装置は、画素部１０４の領域のみに第３の絶縁膜１３０を設ける構成、すなわち開口部がゲートドライバ回路部１０８、及びパネル外周端（非表示領域）まで形成されている構成である。また、図５（Ｂ）に示す表示装置は、ゲートドライバ回路部１０６、及びソースドライバ回路部１０８の領域上のみ開口部を設ける構成である。また、図５（Ｃ）に示す表示装置は、ゲートドライバ回路部１０６、及びソースドライバ回路部１０８の一部（例えば、駆動トランジスタの上部）に開口部を設ける構成である。また、図５（Ｄ）は、第３の絶縁膜１３０が表示装置全面に設けられた構成であり、本発明の一態様と異なる参考図である。
ここで、図３に示す構成の半導体装置を用いて、図２に示す第２の絶縁膜１２６から放出される水分等のガスがトランジスタに与える影響について、評価を行った。
なお、図３（Ａ）は半導体装置の上面図を示し、図３（Ｂ）は図３（Ａ）に示すＸ２−Ｙ２の断面図に相当する。
図３に示す半導体装置は、基板２０２と、基板２０２上に形成されたゲート電極層２１６と、ゲート電極２１６上に形成された酸化物半導体層２１８と、酸化物半導体層２１８上に形成されたソース電極２２０及びドレイン電極２２２と、を含むトランジスタ２６０が形成されている。トランジスタ２６０は、図２に示す駆動トランジスタ２５０に対応する。
また、トランジスタ２６０上、より詳しくはゲート絶縁膜２１７、酸化物半導体層２１８、ソース電極２２０、及びドレイン電極２２２上に第１の絶縁膜２２４と、第１の絶縁膜２２４上に第２の絶縁膜２２６と、第２の絶縁膜２２６上に第３の絶縁膜２２８が形成されている。第１の絶縁膜２２４は図２に示す第１の絶縁膜１２４に対応し、第２の絶縁膜２２６は図２に示す第２の絶縁膜１２６に対応し、第３の絶縁膜２２８は図２に示す第３の絶縁膜１３０に対応する。
また、トランジスタ２６０と隣接する領域に開口部２６２が形成されており、開口部２６２の領域においては、基板２０２と、基板２０２上に形成されたゲート絶縁膜２１７と、ゲート絶縁膜２１７上に形成された第１の絶縁膜２２４と、第１の絶縁膜２２４上に形成された第２の絶縁膜２２６と、により構成されている。すなわち、開口部２６２においては、トランジスタ２６０上に形成されている第３の絶縁膜２２８が設けられておらず、第２の絶縁膜２２６が表面に露出した構造である。
また、トランジスタ２６０の形成条件としては、基板２０２として、厚さ０．７ｍｍのガラス基板を用い、ゲート電極２１６として、厚さ１００ｎｍのタングステン膜を用い、ゲート絶縁膜２１７として、厚さ４００ｎｍの酸化窒化シリコン膜を用い、酸化物半導体層２１８として、厚さ３５ｎｍのＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝1：1：1）を用い、ソース電極２２０、及びドレイン電極２２２としては、厚さ５０ｎｍのタングステン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜の積層構造を用いた。
また、トランジスタ２６０上に形成した第１の絶縁膜２２４としては、厚さ４５０ｎｍの酸化窒化シリコン膜と、厚さ２００ｎｍの窒化シリコン膜と、の積層膜を用い、第２の絶縁膜２２６としては、厚さ１．５μｍのアクリル樹脂膜を用い、第３の絶縁膜２２８としては、厚さ５０ｎｍの窒化シリコン膜を用いた。
なお、トランジスタ２６０については、図３（Ａ）中に示すトランジスタ２６０のチャネル領域の中心から開口部２６２の端部までの距離をＬ１とし、Ｌ１の距離を４種類の条件振りを行い、該４種類の条件にて、それぞれトランジスタを作製し評価を行った。
図４に４種類の条件のトランジスタの電気特性結果を示す。
図４（Ａ）に示すトランジスタの電気特性結果は、Ｌ１＝２００μｍとした場合の結果である。また、図４（Ｂ）に示すトランジスタの電気特性結果は、Ｌ１＝４００μｍとした場合の結果である。また、図４（Ｃ）に示すトランジスタの電気特性結果は、Ｌ１＝７００μｍとした場合の結果である。また、図４（Ｄ）に示すトランジスタの電気特性結果は、Ｌ１＝１２００μｍとした場合の結果である。
なお、図４（Ａ）乃至（Ｄ）に示すトランジスタの条件としては、チャネル長が３μｍ、チャネル幅が５０μｍのトランジスタである。また、該トランジスタの電気特性の測定条件としては、ソース電極とドレイン電極間の電圧（Ｖｄ）を１Ｖとし、縦軸をドレイン電流（Ｉｄ）で表し、横軸がゲート電圧（Ｖｇ）を表している。なお、ゲート電圧（Ｖｇ）を−１５Ｖから＋１５Ｖまで０．２５Ｖステップで変化させた際のドレイン電流（Ｉｄ）を示している。
図４より、図４（Ａ）に示す電気特性結果以外は、トランジスタのオン／オフがしていないことがわかる。これは、開口部２６２は、トランジスタ２６０の近傍（Ｌ１＝２００μｍ以内）に設ける必要があると示唆された。
以上のように、トランジスタ２６０と開口部２６２の端部までの距離は、トランジスタの電気特性に影響を与えることが確認された。
図４に示す評価結果から、図２に示すゲートドライバ回路部１０６における駆動トランジスタ２５０及び第３の絶縁膜１３０の配置を以下のような形態とした本発明の種々の態様を採用できることが分かった。
本発明の一態様は、ゲートドライバ回路部１０６が第２の絶縁膜１２６上に形成された第３の絶縁膜１３０を有し、この第３の絶縁膜１３０は駆動トランジスタ２５０を覆っており、第３の絶縁膜１３０には開口部が形成され、この開口部の端部が駆動トランジスタ２５０のチャネル形成領域の中心から２００μｍ以内に形成されるものである。
別言すれば、本発明の一態様は、ゲートドライバ回路部１０６が第２の絶縁膜１２６上に形成された第３の絶縁膜１３０を有し、この第３の絶縁膜１３０は駆動トランジスタ２５０を覆っており、第３の絶縁膜１３０の端部が駆動トランジスタ２５０のチャネル形成領域の中心から２００μｍ以内に形成されるものである。
また、本発明の一態様は、ゲートドライバ回路部１０６が、第２の絶縁膜１２６上に形成された第３の絶縁膜１３０と、この第３の絶縁膜１３０に形成された開口部を有し、この開口部が駆動トランジスタ２５０上に形成されるものである。
次に、図２に示すゲートドライバ回路部１０６及び画素部１０４の詳細について、以下説明を行う。
ゲートドライバ回路部１０６において、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、ゲート絶縁膜１１７、及び半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を含む駆動トランジスタ２５０が形成されている。
また、ゲートドライバ回路部１０６において、駆動トランジスタ２５０上、より詳しくはゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に第１の絶縁膜１２４と、第１の絶縁膜１２４上に第２の絶縁膜１２６と、が形成されている。なお、ゲートドライバ回路部１０６において、第２の絶縁膜１２６上の一部に第３の絶縁膜１３０を設ける構成としてもよい。ただし、第３の絶縁膜１３０を設ける構成の場合においては、開口部を有し、第２の絶縁膜１２６の少なくとも一部が露出する構造とする。
第１の絶縁膜１２４は、駆動トランジスタ２５０の保護膜としての機能を有し、第２の絶縁膜１２６は、駆動トランジスタ２５０のソース電極１２０、及びドレイン電極１２２等の凹凸を低減するための平坦化膜としての機能を有する。
また、第２の絶縁膜１２６上には、第１の配向膜１３４と、第１の配向膜１３４上に設けられた液晶層１３６と、液晶層１３６上に設けられた第２の配向膜１３８と、第２の配向膜１３８上に設けられた有機保護絶縁膜１４２と、有機保護絶縁膜１４２上に設けられた第２の基板１１０が形成されている。
画素部１０４において、第１の基板１０２と、第１の基板１０２上に形成されたゲート電極１１６と、ゲート電極１１６上に形成されたゲート絶縁膜１１７と、ゲート絶縁膜１１７上に形成された半導体層１１８と、ゲート絶縁膜１１７、及び半導体層１１８上に形成されたソース電極１２０及びドレイン電極１２２と、を含み、画素トランジスタ２５２が形成されている。
また、画素部１０４において、画素トランジスタ２５２上、より詳しくはゲート絶縁膜１１７、半導体層１１８、ソース電極１２０、及びドレイン電極１２２上に第１の絶縁膜１２４と、第１の絶縁膜１２４上に形成された第２の絶縁膜１２６と、が形成されている。
第１の絶縁膜１２４は、画素トランジスタ２５２の保護膜としての機能を有し、第２の絶縁膜１２６は、画素トランジスタ２５２のソース電極１２０、及びドレイン電極１２２等の凹凸を低減するための平坦化膜としての機能を有する。
さらに、画素部１０４において、第２の絶縁膜１２６上には、容量電極１２８が形成されている。また、第２の絶縁膜１２６及び容量電極１２８上には、無機材料で形成される第３の絶縁膜１３０が形成されている。また、第１の絶縁膜１２４、第２の絶縁膜１２６、及び第３の絶縁膜１３０に、画素トランジスタ２５２のドレイン電極１２２に達する開口部が設けられており、該開口部、及び第３の絶縁膜１３０上に画素電極１３２が形成されている。
なお、容量電極１２８と、第３の絶縁膜１３０と、画素電極１３２により容量素子２５４が形成されている。容量電極１２８、第３の絶縁膜１３０、及び画素電極１３２を、それぞれ、可視光において、透光性を有する材料により形成することで、画素部の開口率を損ねることなく大きな容量を確保することができるので、好適である。
また、画素電極１３２上には、第１の配向膜１３４と、第１の配向膜１３４上に設けられた液晶層１３６と、液晶層１３６上に設けられた第２の配向膜１３８と、第２の配向膜１３８上に設けられた対向電極１４０と、対向電極１４０上に設けられた有機保護絶縁膜１４２と、有機保護絶縁膜１４２上に設けられた有色膜１４４及び遮光膜１４６と、有色膜１４４及び遮光膜１４６上に設けられた第２の基板１１０が形成されている。
なお、画素電極１３２と、第１の配向膜１３４と、液晶層１３６と、第２の配向膜１３８と、対向電極１４０と、により表示素子である液晶素子１４８が形成されている。
ここで、図１及び図２に示す表示装置の他の構成要素について、以下詳細な説明を行う。
第１の基板１０２及び第２の基板１１０としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、第１の基板１０２及び第２の基板１１０は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
ゲート電極１１６としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極１１６は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
ゲート絶縁膜１１７としては、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化シリコン膜、窒化酸化シリコン膜などを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜１１７を積層構造とし、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に酸化絶縁膜を設けることで、ゲート絶縁膜１１７として、欠陥が少なく、且つ水素及びアンモニアの放出量の少ないゲート絶縁膜１１７を形成することができる。この結果、ゲート絶縁膜１１７に含まれる水素及び窒素が、半導体層１１８への移動を抑制することが可能である。例えば、ゲート絶縁膜１１７として、５０ｎｍの酸化シリコン膜と、３２５ｎｍの窒化シリコン膜との積層構造を用いることができる。
また、ゲート絶縁膜１１７に窒化シリコン膜を用いることで、以下の効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタの静電破壊を抑制することができる。
ゲート絶縁膜１１７の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上４５０ｎｍ以下、より好ましくは５０ｎｍ以上４００ｎｍ以下とするとよい。
半導体層１１８は、酸化物半導体を用い、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
また、半導体層１１８として用いることのできる酸化物半導体層としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体層を用いることで、トランジスタのオフ電流を低減することができる。
また、半導体層１１８として用いる酸化物半導体層は、非晶質構造、単結晶構造、または多結晶構造であってもよい。
また、半導体層１１８として用いる酸化物半導体層として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いてもよい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
半導体層１１８に用いる酸化物半導体層の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは３ｎｍ以上８５ｎｍ以下とすることが好ましい。
半導体層１１８に用いる酸化物半導体層において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
また、半導体層１１８に用いる酸化物半導体層において、二次イオン質量分析法により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
酸化物半導体層に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱理した部分）には欠損が形成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体層の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体層の水素濃度を低減することが可能である。このため、水素をできるだけ除去された酸化物半導体層をチャネル領域とすることにより、しきい値電圧のマイナスシフトを抑制することができると共に、電気特性のばらつきを低減することができる。また、トランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を低減することが可能である。
ソース電極１２０及びドレイン電極１２２としては、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
なお、本実施の形態では、ソース電極１２０及びドレイン電極１２２を半導体層１１８上に設けたが、ゲート絶縁膜１１７と半導体層１１８の間に設けても良い。
第１の絶縁膜１２４としては、半導体層１１８として用いる酸化物半導体層との界面特性を向上させるため、無機材料の酸化物絶縁膜を用いることが好ましく、例えば酸素または窒素を含むシリコン膜を用いてもよい。第１の絶縁膜１２４としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜等を用いることができる。また、第１の絶縁膜１２４としては、酸化物絶縁膜と窒化物絶縁膜との積層構造としてもよい。例えば、第１の絶縁膜１２４として、酸化窒化シリコン膜と、窒化シリコン膜との積層構造とすることができる。より具体的には、酸化窒化シリコン膜３００ｎｍ上に窒化シリコン膜１５０ｎｍを積層する構造などである。このとき窒化シリコン膜は、トランジスタの半導体層１１８への水分浸入を防止するブロック層としての機能を有する。このブロック性を高めるため窒化シリコン膜は高温で成膜されることが好ましく、例えば基板温度３５０℃での成膜が考えられる。このサンプルの薄膜トランジスタ断面を走査型電子顕微鏡で観察すると、ソースドレイン電極の段差被覆部分について、下層の酸化窒化シリコン膜の部分に鬆があっても、その上層の窒化シリコン膜には第２の絶縁膜まで通じるような鬆がなく良好に被覆されていることが観察できる。また高温で成膜する場合は、半導体層１１８として用いる酸化物半導体層から酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度が上限となる。
第２の絶縁膜１２６としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、第２の絶縁膜１２６を形成してもよい。第２の絶縁膜１２６を用いることにより、トランジスタ等の凹凸を平坦化させることが可能となる。
容量電極１２８及び画素電極１３２としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
第３の絶縁膜１３０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などの無機材料を用いることができる。
第１の配向膜１３４及び第２の配向膜１３８としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。
液晶層１３６としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等の液晶材料を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、本実施の形態においては、液晶素子１４８は、垂直配向（ＶＡ）モードを用いた表示装置について例示したが、これに限定されない。例えば、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
また、上述した垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いてもよい。
また、図１及び図２においては、図示していないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けても良い。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、画素部１０４における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
また、第２の基板１１０上には、スペーサ１６０が形成されており、第１の基板１０２と第２の基板１１０との間隔（セルギャップともいう）を制御するために設けられている。なお、セルギャップにより、液晶層１３６の膜厚が決定される。なお、スペーサ１６０としては、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ、球状のスペーサ等の任意の形状のスペーサを用いればよい。
また、有色膜１４４は、所謂カラーフィルタとして機能する。有色膜１４４としては、特定波長帯域の光に対して透過性を示す材料を用いればよく、染料や顔料を含有した有機樹脂膜等を用いることができる。
また、遮光膜１４６は、所謂ブラックマトリクスとして機能する。遮光膜１４６としては、隣接する画素間の放射光を遮光できればよく、金属膜、及び黒色染料や黒色顔料を含有した有機樹脂膜等を用いることができる。
また、有機保護絶縁膜１４２としては、有色膜１４４に含まれるイオン性物質が液晶層１３６中に拡散しないように設ける。ただし、有機保護絶縁膜１４２は、この構成に限定されず、設けない構成としても良い。
また、シール材１１２としては、熱硬化型樹脂、または紫外線硬化型の樹脂等を用いることができる。なお、図２に示すシール材１１２の封止領域においては、第１の基板１０２と第２の基板１１０との間に、ゲート絶縁膜１１７と、第１の絶縁膜１２４を設ける構成を例示したがこれに限定されない。例えば、シール材１１２の封止領域を、ゲート絶縁膜１１７と、第１の絶縁膜１２４と、第３の絶縁膜１３０と、を設ける構成としてもよい。なお、図２に示すように、シール材１１２の封止領域においては、有機材料である第２の絶縁膜１２６を除去したほうが、外部からの水分等の入り込みがないため、好適である。
以上が本発明の一態様における表示装置であり、該表示装置に用いる酸化物半導体層にチャネルが形成されるトランジスタの電気特性の変動を抑制すると共に、信頼性を向上させることができる。とくに、駆動回路部のトランジスタに用いる酸化物半導体層への水素、水分の入り込みを抑制し、電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、本発明の一態様としては、上述した表示装置を有する電子機器に適用してもよい。
本実施例では、表示装置の一例として、画素部および駆動回路部を同一基板上に形成した液晶表示パネルについて、第３の絶縁膜の開口部の有無により該液晶表示パネルの信頼性試験について調べた結果について説明する。
本実施例で用いた液晶表示パネルにおいては、画素部および駆動回路部に上述した実施の形態に示すトランジスタを用いた。なお、該トランジスタの半導体層としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体層（以下ＩＧＺＯ膜とする）を用いた。なお、ＩＧＺＯ膜はＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成のターゲットを用いてスパッタリング法により形成し、その膜厚は７０ｎｍとした。
また、上記トランジスタの第１の絶縁膜としては、膜厚３００ｎｍの酸化窒化シリコン膜と、該酸化窒化シリコン膜上に形成された膜厚１５０ｎｍの窒化シリコン膜と、の積層構造を用いた。なお、第１の絶縁膜として用いた窒化シリコン膜は、基板温度３５０℃の条件を用いた。また、第２の絶縁膜としては、膜厚２．５μｍのアクリル樹脂を用いた。また、第３の絶縁膜としては、膜厚１８０ｎｍの窒化シリコン膜を用いた。
ここで、上述した構造のトランジスタの信頼性試験を行った。なお、信頼性試験としては、高温高湿動作エージング試験を行い、該高温高湿動作エージング試験条件としては、温度７０℃、湿度９５％、時間２００ｈで行った。
また、本実施例で示す液晶表示パネルは、実施の形態の図５（Ａ）に示す構造を用いた。また、比較例の液晶表示パネルとしては、実施の形態の図５（Ｄ）に示す構造を用いた。すなわち、比較例の液晶表示パネルは、第３の開口部が設けられていない構造である。また、本実施例及び比較例の液晶表示パネルとしては、各々４サンプル作成し、上述の信頼性試験を行った。
信頼性試験の評価結果を表１に示す。
Figure 2014090068
なお、表１において、「○」で示す欄は、信頼性試験中に異常が発生しなかったサンプルを表し、「×」で示す欄は、信頼性試験中にドライバ回路内のトランジスタにおいて、該トランジスタの特性劣化による異常が発生したサンプルを表す。
表１に示すように、本実施例の液晶表示パネルは、第３の絶縁膜に開口部を設けることによって、４／４のサンプルにおいて、信頼性試験中に異常が発生していない。すなわち１００％の歩留まりとなっているのがわかる。一方、比較例の液晶表示パネルは、第３の絶縁膜に開口部を設けていないため、２／４のサンプルにおいて、信頼性試験中に異常が発生している。すなわち５０％の歩留まりとなっているのがわかる。このように、本実施例に示すように第３の絶縁膜に開口部を設けることによって、液晶表示パネルの信頼性が大幅に向上することが確認された。
本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０２ 第１の基板
１０４ 画素部
１０６ ゲートドライバ回路部
１０８ ソースドライバ回路部
１１０ 第２の基板
１１２ シール材
１１３ ＦＰＣ端子部
１１４ ＦＰＣ
１１６ ゲート電極
１１７ ゲート絶縁膜
１１８ 半導体層
１２０ ソース電極
１２２ ドレイン電極
１２４ 第１の絶縁膜
１２６ 第２の絶縁膜
１２８ 容量電極（共通電極）
１３０ 第３の絶縁膜
１３２ 画素電極
１３４ 第１の配向膜
１３６ 液晶層
１３８ 第２の配向膜
１４０ 対向電極
１４２ 有機保護絶縁膜
１４４ 有色膜
１４６ 遮光膜
１４８ 液晶素子
２０２ 基板
２１６ ゲート電極
２１７ ゲート絶縁膜
２１８ 酸化物半導体層
２２０ ソース電極
２２２ ドレイン電極
２２４ 第１の絶縁膜
２２６ 第２の絶縁膜
２２８ 第３の絶縁膜
２５０ 駆動トランジスタ
２５２ 画素トランジスタ
２５４ 容量素子
２６０ トランジスタ
２６２ 開口部

Claims (20)

  1. 画素部と、前記画素部の外側に設けられる駆動回路部と、を有し、
    前記画素部は、
    画素トランジスタと、
    前記画素トランジスタを覆う無機材料で形成される第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、且つ有機材料で形成される第２の絶縁膜と、
    前記第２の絶縁膜上に設けられ、且つ無機材料で形成される第３の絶縁膜と、
    を有し、
    前記駆動回路部は、
    前記画素トランジスタに信号を供給する駆動トランジスタと、
    前記駆動トランジスタを覆う前記第１の絶縁膜と、
    前記第１の絶縁膜上に形成される前記第２の絶縁膜と、
    を有し、
    前記駆動回路部において、
    前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない第１の領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない第２の領域を有する
    ことを特徴とする表示装置。
  2. 請求項１において、
    前記駆動回路部は、
    前記第２の絶縁膜上に形成される前記第３の絶縁膜と、
    前記第３の絶縁膜に形成される開口部と、
    を有し、
    前記第１の領域または前記第２の領域は、前記開口部下に位置する
    ことを特徴とする表示装置。
  3. 請求項２において、
    前記駆動回路部は、
    前記開口部が、前記駆動トランジスタ上に形成される
    ことを特徴とする表示装置。
  4. 請求項１において、
    前記駆動回路部の外側に設けられる非表示領域を有し、
    前記非表示領域は、前記第１の絶縁膜上に形成される前記第２の絶縁膜を有し、
    前記非表示領域において、
    前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない第３の領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない第４の領域を有する
    ことを特徴とする表示装置。
  5. 請求項１において、
    前記駆動回路部は、
    前記第２の絶縁膜上に形成された、前記駆動トランジスタを覆う前記第３の絶縁膜と、
    前記第３の絶縁膜に形成される開口部と、
    を有し、
    前記駆動トランジスタのチャネル形成領域の中心から２００μｍ以内に前記開口部の端部が形成される
    ことを特徴とする表示装置。
  6. 請求項１において、
    前記駆動回路部は、
    前記第２の絶縁膜上に形成された、前記駆動トランジスタを覆う前記第３の絶縁膜と、
    前記駆動トランジスタのチャネル形成領域の中心から２００μｍ以内に形成される前記第３の絶縁膜の端部と、
    を有することを特徴とする表示装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記画素トランジスタ及び前記駆動トランジスタそれぞれは、酸化物半導体層にチャネルが形成される
    ことを特徴とする表示装置。
  8. 請求項１乃至請求項６のいずれか一において、
    前記画素トランジスタ及び前記駆動トランジスタそれぞれは、
    ゲート電極と、
    前記ゲート電極上に形成された酸化物半導体層と、
    前記酸化物半導体層上に形成されたソース電極及びドレイン電極と、を有する
    ことを特徴とする表示装置。
  9. 請求項７または請求項８において、
    前記酸化物半導体層は、酸化インジウム、酸化スズ、及び酸化亜鉛の群から選択された少なくとも一つの酸化物を含む層である
    ことを特徴とする表示装置。
  10. 請求項７乃至請求項９のいずれか一において、
    前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体層である
    ことを特徴とする表示装置。
  11. 請求項７乃至１０のいずれか一において、
    前記酸化物半導体層は、結晶部を含み、
    前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃う
    ことを特徴とする表示装置。
  12. 請求項１乃至請求項１１のいずれか一において、
    前記第１の絶縁膜は、酸素または窒素を含むシリコン膜である
    ことを特徴とする表示装置。
  13. 請求項１２において、
    前記第１の絶縁膜は、
    酸化シリコン膜と、窒化シリコン膜との積層構である
    ことを特徴とする表示装置。
  14. 請求項１２において、
    前記第１の絶縁膜は、酸化窒化シリコン膜と、窒化シリコン膜との積層構造である
    ことを特徴とする表示装置。
  15. 請求項１３または請求項１４において、
    前記窒化シリコン膜は、前記酸化窒化シリコン膜に形成された鬆を覆う
    ことを特徴とする表示装置。
  16. 請求項１乃至請求項１５のいずれか一において、
    前記第２の絶縁膜はアクリル系樹脂材料である
    ことを特徴とする表示装置。
  17. 請求項１乃至請求項１６のいずれか一において、
    前記第３の絶縁膜は、窒素を含むシリコン膜である
    ことを特徴とする表示装置。
  18. 画素部と、前記画素部の外側に設けられる駆動回路部と、を有し、
    前記画素部は、
    画素トランジスタと、
    前記画素トランジスタを覆う酸素を含むシリコン膜からなる第１の絶縁膜と、
    前記第１の絶縁膜上に設けられ、且つアクリル系樹脂材料からなる第２の絶縁膜と、
    前記第２の絶縁膜上に設けられ、且つ窒素を含むシリコン膜からなる第３の絶縁膜と、
    を有し、
    前記駆動回路部は、
    前記画素トランジスタに信号を供給する駆動トランジスタと、
    前記駆動トランジスタを覆う前記第１の絶縁膜と、
    前記第１の絶縁膜上に形成される前記第２の絶縁膜と、
    を有し、
    前記駆動回路部において、
    前記第２の絶縁膜上に前記第３の絶縁膜が形成されていない領域、または前記第２の絶縁膜が前記第３の絶縁膜によって覆われていない領域を有する
    ことを特徴とする表示装置。
  19. 請求項１乃至請求項１８のいずれか一において、
    前記画素部において、
    前記第２の絶縁膜上に形成された第１の電極と、
    前記第１の電極上に形成された前記第３の絶縁膜と、
    前記第３の絶縁膜上に形成された第２の電極と、
    を有する
    ことを特徴とする表示装置。
  20. 請求項１乃至請求項１９のいずれか一に記載する表示装置を有する電子機器。
JP2012238918A 2012-10-30 2012-10-30 表示装置及び電子機器 Active JP6219562B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012238918A JP6219562B2 (ja) 2012-10-30 2012-10-30 表示装置及び電子機器
US14/062,085 US9312278B2 (en) 2012-10-30 2013-10-24 Display device and electronic device
CN201310526469.4A CN103794511B (zh) 2012-10-30 2013-10-30 显示装置以及电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012238918A JP6219562B2 (ja) 2012-10-30 2012-10-30 表示装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2014090068A true JP2014090068A (ja) 2014-05-15
JP6219562B2 JP6219562B2 (ja) 2017-10-25

Family

ID=50546196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012238918A Active JP6219562B2 (ja) 2012-10-30 2012-10-30 表示装置及び電子機器

Country Status (3)

Country Link
US (1) US9312278B2 (ja)
JP (1) JP6219562B2 (ja)
CN (1) CN103794511B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018012490A1 (ja) * 2016-07-15 2018-01-18 シャープ株式会社 走査アンテナ、及び走査アンテナの製造方法
WO2018021093A1 (ja) * 2016-07-26 2018-02-01 シャープ株式会社 走査アンテナおよび走査アンテナの製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108780619A (zh) * 2016-03-04 2018-11-09 夏普株式会社 薄膜晶体管基板和显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003044762A1 (en) * 2001-11-21 2003-05-30 Seiko Epson Corporation Active matrix substrate, electro-optical apparatus, and electronic device
JP2003209173A (ja) * 2002-01-16 2003-07-25 Seiko Epson Corp 半導体装置
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2011129037A1 (ja) * 2010-04-16 2011-10-20 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
JP2012161344A (ja) * 2011-02-03 2012-08-30 Seiko Epson Corp 脈波計測装置、およびプログラム
US20120256973A1 (en) * 2011-04-07 2012-10-11 Hee-Dong Choi Organic light emitting display device and method for manufacturing the same

Family Cites Families (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2014014039A1 (en) 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the display device
DE112013003606B4 (de) 2012-07-20 2022-03-24 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003044762A1 (en) * 2001-11-21 2003-05-30 Seiko Epson Corporation Active matrix substrate, electro-optical apparatus, and electronic device
JP2003209173A (ja) * 2002-01-16 2003-07-25 Seiko Epson Corp 半導体装置
JP2007096055A (ja) * 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
WO2011129037A1 (ja) * 2010-04-16 2011-10-20 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
JP2012161344A (ja) * 2011-02-03 2012-08-30 Seiko Epson Corp 脈波計測装置、およびプログラム
US20120256973A1 (en) * 2011-04-07 2012-10-11 Hee-Dong Choi Organic light emitting display device and method for manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018012490A1 (ja) * 2016-07-15 2018-01-18 シャープ株式会社 走査アンテナ、及び走査アンテナの製造方法
JPWO2018012490A1 (ja) * 2016-07-15 2019-06-13 シャープ株式会社 走査アンテナ、及び走査アンテナの製造方法
WO2018021093A1 (ja) * 2016-07-26 2018-02-01 シャープ株式会社 走査アンテナおよび走査アンテナの製造方法
CN109478727A (zh) * 2016-07-26 2019-03-15 夏普株式会社 扫描天线及扫描天线的制造方法
JPWO2018021093A1 (ja) * 2016-07-26 2019-06-13 シャープ株式会社 走査アンテナおよび走査アンテナの製造方法
CN109478727B (zh) * 2016-07-26 2021-03-09 夏普株式会社 扫描天线及扫描天线的制造方法

Also Published As

Publication number Publication date
CN103794511A (zh) 2014-05-14
JP6219562B2 (ja) 2017-10-25
CN103794511B (zh) 2018-08-03
US20140117350A1 (en) 2014-05-01
US9312278B2 (en) 2016-04-12

Similar Documents

Publication Publication Date Title
JP6974401B2 (ja) 半導体装置
JP6552567B2 (ja) 表示装置
TWI809225B (zh) 半導體裝置
KR102244511B1 (ko) 반도체 장치
TWI716941B (zh) 顯示裝置
JP6317059B2 (ja) 半導体装置及び表示装置
JP6198434B2 (ja) 表示装置及び電子機器
JP6219562B2 (ja) 表示装置及び電子機器
JP6224338B2 (ja) 半導体装置、表示装置及び半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170928

R150 Certificate of patent or registration of utility model

Ref document number: 6219562

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250