JP2003151906A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003151906A JP2003151906A JP2002180425A JP2002180425A JP2003151906A JP 2003151906 A JP2003151906 A JP 2003151906A JP 2002180425 A JP2002180425 A JP 2002180425A JP 2002180425 A JP2002180425 A JP 2002180425A JP 2003151906 A JP2003151906 A JP 2003151906A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor film
- narrow region
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 214
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000010408 film Substances 0.000 claims abstract description 309
- 239000010409 thin film Substances 0.000 claims abstract description 19
- 239000013078 crystal Substances 0.000 claims description 147
- 238000000034 method Methods 0.000 claims description 68
- 239000000758 substrate Substances 0.000 claims description 34
- 238000002425 crystallisation Methods 0.000 claims description 13
- 230000008025 crystallization Effects 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 230000001678 irradiating effect Effects 0.000 claims description 11
- 238000012545 processing Methods 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 7
- 238000013459 approach Methods 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 25
- 230000000694 effects Effects 0.000 abstract description 2
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 230000037230 mobility Effects 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000011521 glass Substances 0.000 description 12
- 230000007246 mechanism Effects 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 238000010438 heat treatment Methods 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 239000007790 solid phase Substances 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 238000004458 analytical method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000007711 solidification Methods 0.000 description 5
- 230000008023 solidification Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001816 cooling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000007715 excimer laser crystallization Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000155 melt Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- FOXXZZGDIAQPQI-XKNYDFJKSA-N Asp-Pro-Ser-Ser Chemical compound OC(=O)C[C@H](N)C(=O)N1CCC[C@H]1C(=O)N[C@@H](CO)C(=O)N[C@@H](CO)C(O)=O FOXXZZGDIAQPQI-XKNYDFJKSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000002109 crystal growth method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002003 electron diffraction Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000006911 nucleation Effects 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100321669 Fagopyrum esculentum FA02 gene Proteins 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000879 optical micrograph Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02683—Continuous wave laser beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02691—Scanning of a beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/949—Energy beam treating radiation resist on semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
体薄膜から動作半導体膜を形成し、極めて高い移動度の
薄膜型の半導体装置を実現する。 【解決手段】 幅広領域3aと幅狭領域3bとを有し、
幅狭領域3bが幅広領域3aに対して非対称に位置する
ように連結されてなる形状の非晶質シリコン膜3を形成
し、幅狭領域3bをシリコン酸化膜4を介して多結晶シ
リコン膜5が保温膜として側面から囲む状態で、幅広領
域3aから幅狭領域3bへ向かってCWレーザ光を走査
して結晶化させ、動作半導体膜11を形成する。
Description
する薄膜型の半導体装置及びその製造方法に関し、特
に、動作半導体膜にソース/ドレインが形成され、チャ
ネル領域上にゲート電極が形成されてなる薄膜トランジ
スタに適用して好適である。
Transistor)は、極めて薄く微細な動作半導体膜に形成
されるものであるため、近時の大面積化の要請を考慮し
て大画面の液晶パネル等への搭載が期待されている。
リコン膜(a−Si膜)に比してキャリア移動度が高く
熱的に安定なことから、多結晶シリコン膜の使用が検討
されている。現在のところ、多結晶シリコン膜を用いた
動作半導体膜の形成方法としては、以下に示す手法が利
用されている。
の熱処理を加えて結晶化し、多結晶シリコン膜を形成す
る方法が採用されている。この手法は、熱処理の初期段
階に結晶の核を形成させ、これを成長させることにより
結晶化を図る。 a−Si膜をレーザのエネルギーを加えて熔融させ、
冷却時に結晶化させて多結晶シリコン膜を形成する。 600℃以上の温度において化学気相成長法、または
物理蒸着法により直接多結晶シリコン膜を形成する。
上に半導体薄膜を形成する方法を例に採り、従来の技術
の問題点を論ずる。基板材料にはガラスを利用するため
に、基板の温度は600℃以下に限定される。
いう熱処理温度を必要とするが、この温度はガラスにと
って高温度で熱処理することに相当し、ガラスに変形が
生じる。また、成長した結晶内には積層欠陥や双晶を多
量に含んでおり、結晶性の良い多結晶シリコン膜の形成
は望めない。に述べた結晶成長方法では、柱状結晶が
形成され、結晶粒径も小さいために結晶性が十分ではな
く、高い移動度を示す結晶を形成できない。
では、基板の温度を上昇させないことを考慮して使用で
きるレーザはエキシマレーザに限定される。エキシマレ
ーザを利用した場合には、溶融相を経由して結晶が成長
されるため高品質な多結晶シリコン膜が得られる。しか
し、高品質の多結晶シリコン膜が得られるエネルギー領
域が非常に狭いという問題点がある。また、エキシマレ
ーザを利用した場合には、表層のシリコン薄膜領域のみ
が溶融して高温度になるが、ガラス自身の温度は低い。
そのためシリコン融液の冷却速度が大きくなる。
り、多量の結晶核が形成され、結晶粒径が小さい。通
常、300nmから600nm程度の結晶粒径となる。
結晶性が最も良いエキシマレーザを利用して多結晶シリ
コン薄膜を形成した場合、薄膜トランジスタの移動度は
200cm2/Vs程度であり、単結晶シリコンの移動
度600cm2/Vsと比較して遥かに小さい。この原
因は、結晶粒径が小さく結晶粒界部分がキャリアの強い
散乱体として作用するためである。
晶シリコン膜から構成するも、結晶粒界による移動度の
低下を抑えることができず、高品質の動作半導体膜を確
実に得ることが困難であるという深刻な問題がある。
得るほど小さい半導体薄膜から動作半導体膜を形成し、
極めて高い移動度を実現する薄膜型の半導体装置と、当
該半導体装置を容易且つ確実に製造することを可能とす
る半導体装置の製造方法を提供することを目的とする。
するため、以下に示す諸態様を備える。
なる薄膜型の半導体装置及びその製造方法を対象とす
る。
膜が幅広領域と幅狭領域とが連結されてなる形状とされ
ている。そして、前記幅広領域は結晶粒の大きいフロー
パターンの状態であり、前記フローパターンの結晶粒界
の方向が前記幅狭領域の長手方向と非平行であるととも
に、前記幅狭領域はほぼ単結晶状態とされている。
板の上方に前記動作半導体膜となる半導体膜を形成する
工程と、前記半導体膜を、幅広領域と幅狭領域とを有
し、前記幅狭領域が前記幅広領域に対して非対称に位置
するように連結されてなる形状に加工する工程と、前記
半導体膜に対して前記幅広領域から前記幅狭領域へ向か
い前記幅狭領域の長手方向に沿ってエネルギービームを
照射し、前記半導体膜を結晶化する工程とを含む。
は、前記基板の上方に前記動作半導体膜となる半導体膜
を形成する工程と、前記半導体膜を、幅広領域と幅狭領
域とを有する形状に加工する工程と、ビームスポットの
走査面を前記半導体膜の長手方向に直交する位置から傾
斜させて前記半導体膜にエネルギービームを照射し、前
記半導体膜を結晶化する工程とを含む。
す結晶粒界の発生を抑制することができれば、移動度は
向上し、半導体素子の性能が向上する。このためには、
動作半導体膜を粒径の大きい結晶粒から構成すればよ
く、完全な単結晶半導体であることが究極の姿である。
が、幅広領域では結晶粒の大きいフローパターンの結晶
状態、幅狭領域ではほぼ単結晶状態とされて構成され
る。ここで、幅狭領域にはフローパターンによる結晶粒
界は実質的に存在せず、従って幅狭領域をチャネルとし
て用いれば、必然的に高移動度の半導体装置を実現でき
る。
領域が幅広領域に対して非対称に位置するように連結さ
れてなる形状にパターニングされた半導体膜に対し、幅
広領域から幅狭領域へ向かい幅狭領域の長手方向に沿っ
てエネルギービームを照射する。このとき、幅広領域に
は照射方向に沿って固化が進み、成長方向の制御された
大粒径の結晶粒を含むフローパターンが幅広領域に形成
される。フローパターンには幅狭領域へ向かい結晶粒界
が形成され、各フローパターンの全体により形成される
結晶粒界の形状は前記照射方向に対して対称となるが、
幅狭領域が幅広領域に対して非対称に形成されているた
め、幅狭領域の幅広領域との境界近傍の壁に結晶粒界が
衝突して消滅する可能性が高く、幅狭領域の内部に結晶
粒界が形成されることが抑止される。この作用により、
幅広領域では結晶粒の大きいフローパターンの結晶状
態、幅狭領域ではほぼ単結晶状態とされた動作半導体膜
が形成されることになる。
域が幅広領域に対して非対称に位置するように連結され
てなる形状にパターニングされた半導体膜に対し、ビー
ムスポットの走査面を半導体膜の長手方向に直交する位
置から傾斜させてエネルギービームを照射する。このと
き、幅広領域には照射方向に沿って固化が進み、成長方
向の制御された大粒径の結晶粒を含むフローパターンが
幅広領域に形成される。フローパターンには幅狭領域へ
向かい結晶粒界が形成され、各フローパターンの全体に
より形成される結晶粒界の形状は前記照射方向に対して
対称となるが、ビームスポットの走査面に傾斜角が付与
されているため、幅狭領域の幅広領域との境界近傍の壁
に結晶粒界が確実に衝突して消滅し、幅狭領域の内部に
結晶粒界が形成されることが抑止される。この作用によ
り、幅広領域では結晶粒の大きいフローパターンの結晶
状態、幅狭領域ではほぼ単結晶状態とされた動作半導体
膜が形成されることになる。
域の側部位のみを選択的に覆うように保温膜を形成し、
この状態でエネルギービームを照射する。これにより、
保温膜が熱容量の大きい熱浴として機能し、融液の冷却
速度を小さくし、且つ半導体膜の温度分布を制御して、
核形成位置および結晶成長方向を制御する。この場合、
前記幅狭領域の中心部分から温度低下が進行して結晶化
してゆくが、前記幅狭領域の側部位が保温膜で選択的に
覆われていることにより、当該側部位が最も温度低下し
難くなり、効率的な結晶化が実現する。よって、確実に
大粒径の結晶状態を実現することができる。
諸実施形態について図面を参照しながら詳細に説明す
る。本実施形態では、半導体装置として薄膜トランジス
タ(TFT)を例示し、その構成を製造方法とともに説
明する。
あるTFTの動作半導体膜の構造について説明する。
れる最重要ポイントは、当該動作半導体膜のチャネル部
位をほぼ単結晶構造とすることである。種結晶が存在し
ない基板上にかかる構成の動作半導体膜を形成するに
は、以下のメカニズムを実現することが重要となる。 1つの結晶粒を形成するためのメカニズム 成長方向を制御するメカニズム 成長中に他の結晶粒の発生を抑えるメカニズム
を形成したい領域から排除すればよい。
過程による。結晶は融液シリコンと下地との界面で偶然
に形成された結晶核から成長する。この結晶核の位置を
制御することは極めて困難である。結晶核の数が少ない
場合には、結晶粒径はシリコン膜厚よりもはるかに大き
く、距離は短いながらもラテラル成長が生じていると見
なすことができる。その結晶サイズは隣の結晶核から成
長してきた結晶粒の衝突で決まる。このラテラル成長は
人為的に制御されたものではなく自然現象による。これ
に対して、時間に対して連続的にエネルギーを出力する
エネルギービーム、ここではCWレーザを利用した結晶
化過程では、エネルギービームをスキャンすることによ
りフローパターンを形成し、成長方向をある程度の距離
にわたって制御することが可能である。
の温度勾配を制御すればよい。
ローパターンの境界となる結晶粒界がチャネル領域に進
入することを防止する必要がある。そこで本発明では、
後述するように、前記〜のメカニズムを踏まえ、結
晶粒界のチャネル領域への進入を防止するメカニズムを
提起する。
について説明する。図1及び図2は、動作半導体膜の第
1の形成方法を工程順に示す概略断面図である。先ず、
図1(a)に示すように、ガラス基板1上に膜厚400
nm程度にバッファー層となるシリコン酸化膜2を形成
した後、半導体膜として膜厚200nm程度に、ここで
はアモルファスシリコンからなる非晶質シリコン膜3を
PECVD法で形成する。非晶質シリコン膜3の膜厚
は、後述する保温膜の膜厚との関係から、400nm以
下、好ましくは30nm〜200nm程度とする。次
に、水素出しのためにガラス基板1に450℃で2時間
の熱処理を加える。
シリコン膜3を島状に加工する。本実施形態では、図3
に示すように、幅広領域3aと幅狭領域3bとを有し、
幅狭領域3bが幅広領域3aに対して非対称に位置する
ように連結されてなる形状となるように、フォトリソグ
ラフィー及びドライエッチングによりパターニングす
る。ここで、幅広領域3aと幅狭領域3bとの境界近傍
がネッキング領域となる。
シリコン膜3の全面(側面及び上面)を覆うように、分
離膜となるシリコン酸化膜4をPECVD法により膜厚
50nm程度となるように形成する。
マCVD法によりシリコン酸化膜4を介して非晶質シリ
コン膜3を覆うように非晶質シリコン膜を膜厚250n
m程度に形成し、ニッケル(Ni)を利用した金属誘起
固相成長により非晶質シリコン膜を多結晶シリコン膜5
に変化させる。固相成長を誘起する金属不純物にはNi
以外のものを用いてもよい。このとき、固相成長温度を
570℃、熱処理時間を8時間とする。この処理によ
り、膜厚300nm程度の非晶質シリコン膜は多結晶シ
リコン膜5に変化するが、分離膜であるシリコン酸化膜
4に覆われた非晶質シリコン膜3はシリコン酸化膜4が
Niの拡散を防止するために、非晶質シリコンの状態に
保たれる。
より非晶質シリコン膜3を覆うように当初から多結晶シ
リコン膜5を形成するようにしてもよい。また、アモル
ファス状のシリコンを利用しても好適である。
に、多結晶シリコン膜5を幅狭領域3bの側部位を覆う
島状にパターニングし、続いて露出したシリコン酸化膜
4をHF溶液を用いて除去する。このとき、幅狭領域3
bの表面は側部位を除き露出している。
域3bをシリコン酸化膜4を介して多結晶シリコン膜5
が保温膜として側面から囲む状態で、上面からCWレー
ザ光、ここでは半導体励起(LD励起)の固体レーザ
(DPSSレーザ)を照射し、非晶質シリコン膜3を結
晶化させ、動作半導体膜11を形成する。
波長が532nmの第2高調波を用いた半導体LD励起
のNd:YVO4レーザであり、出力は10Wである。
半導体LD励起の固体レーザは、そのエネルギービーム
の不安定性を示すノイズ(光ノイズ)が、10Hz〜2
MHzの領域で0.1rms%以下、エネルギービーム
の出力不安定性が±1%/時間より小とされており、他
のエネルギービームに比べて格段に優れている。
に限定したものではなく、裏面側から行っても良い。
ン)方向)としては、図5に示すように、面積の大きい
幅広領域3aから面積の小さい幅狭領域3bへ向かっ
て、幅狭領域3bの長手方向に平行に走査する。このと
き、幅が急激に狭くなる部位であるネッキング領域がい
わゆるフィルター効果を奏し、多くの結晶粒界がこの領
域で消滅し、結晶粒界の幅狭領域3bへの進入が抑止さ
れるために、単結晶シリコンが形成される。なお、CW
レーザ光の照射に際して、幅狭領域3bに整合させて、
連続的にエネルギーを出力するCWレーザ光をパルス変
調にして照射するようにしても良い。
る単結晶シリコン形成のメカニズムを以下で説明する。
この非晶質シリコン膜3は、幅狭領域3bの側部位のみ
が保温膜となる厚い多結晶シリコン膜5で覆われている
ために、側面の多結晶シリコン膜5が熱浴として作用す
る。その結果、幅狭領域3bの側面から結晶核が発生す
ることはない。この場合、幅狭領域3bの中心部分から
温度低下が進行して結晶化してゆくが、幅狭領域3bの
側部位のみが多結晶シリコン膜5で選択的に覆われてい
ることにより、当該側部位が最も温度低下し難くなり、
効率的な結晶化が実現する。ネッキング領域で選択され
た単一結晶粒は、幅狭領域3bの結晶化の際における種
結晶として作用する(図6(a))。CWレーザ光は幅
狭領域3bに平行に走査されるので固液界面も幅狭領域
3bに平行に移動する。結晶化はただ1つの種結晶から
進行するために、幅狭領域3bには単結晶シリコンが形
成されることになる(図6(b))。
域3aのエッジにて結晶核が形成され、内部へ向かって
成長が進行する。
示すように、結晶粒径が5μm以上、即ちエキシマレー
ザ結晶化(ELC)による結晶粒径の10倍〜100倍
の大きさに相当する大粒径の走査方向に流れるような形
状(フローパターン)に結晶成長がなされる。このと
き、結晶粒界は幅広領域3aの中心に向かって進行す
る。実際にSEMにより観測した結果を図7(b)に示
す。この画像ではセコエッチングを行い、結晶粒界を顕
在化させた様子を示す。
bを幅広領域3aに対して対称となるように形成した一
例を図7(c)に示す。このように、幅広領域3aで形
成されたフローパターンの結晶粒界は幅広領域3aの中
心に向かって進行する傾向にあるので、幅広領域3aの
中央部分に幅狭領域3bを設定すると、結晶粒界が幅狭
領域3bに多量に進入する。この場合、幅狭領域3bに
おける単結晶成長の可能性は極めて低くなる。
広領域3aに対して非対称となるように形成されている
ため、結晶粒界は幅狭領域3bへ向かって斜めに走るこ
とになり、幅狭領域3bの幅広領域3aとの境界部位で
は結晶粒界が幅狭領域3bの壁と衝突し消滅し、幅狭領
域3bの内部まで進入することが抑止される。これによ
り幅狭領域3bは極めて単結晶状態になり易い。
域3aから面積の小さい幅狭領域3bへ向けて走査され
るため、結晶粒は走査距離が長いほど大きく成長する傾
向があることによる。大きな結晶粒が形成されると幅狭
領域3bに結晶粒界が入りこむ確率も減少する。従っ
て、幅狭領域3bの幅は結晶粒の幅よりも狭いことが望
ましい。
ザ光による溶融の後の固化時に、中央部位で低温度、周
辺部位で高温度に温度分布が形成される。このため、中
央部位から周辺部位に向かって温度勾配が形成され、幅
狭領域3bに結晶粒界が混入しても成長中に外に向かっ
て逃げてゆく。即ち、走査距離が長くなれば欠陥部分は
全て外部に逸れてゆき、これにより単結晶の形成が助長
される。以上のメカニズムにより、幅狭領域3bが単結
晶化される。
に、形成された動作半導体膜11のシリコン酸化膜4及
び多結晶シリコン膜5が存在しない部分をレジスト膜1
2で覆う。
ト膜12をマスクとして多結晶シリコン膜5をドライエ
ッチングして除去した後、レジスト膜12を灰化処理等
により除去し、次いでシリコン酸化膜4をHF溶液によ
り除去する。以上により、動作半導体膜(シリコン島)
11を完成させる。
EM写真を図10に示す。ここでは、欠陥を明瞭化させ
るためにセコエッテングを行っており、幅狭領域11b
のみを残すマスクパターンを利用して幅狭領域11bの
結晶性を調べた。そのために幅広領域11aの一部が消
失している。この写真からも、幅狭領域11bが単結晶
状態となっていることが確認される。
して、図9に示すように、更に新たなパターニングによ
り、幅広領域11aに対して幅狭領域11bが対称とな
る形状のTFTの動作半導体膜11を形成しても良い。
ここで、膜の剥離等の欠陥はシリコン島の周縁部位に発
生しがちであるため、当該パターニングにより周縁部位
を除去することで欠陥の無いより良好な動作半導体膜が
形成される。
異なる動作半導体膜を形成する変形例について説明す
る。本例では、非晶質シリコン膜3を島状に加工するに
際して、図11に示すように、幅狭領域3bに、後のレ
ーザ光照射工程において幅広領域3aのフローパターン
の結晶粒界の一部が差し掛かる一端部に切り欠き部13
を形成しておく。これにより、フローパターンの結晶粒
界の幅狭領域3b内への進入が更に抑止され、より確実
な単結晶化が実現する。
について説明する。図12及び図13は、動作半導体膜
の第1の形成方法を工程順に示す概略断面図である。先
ず、図12(a)に示すように、ガラス基板1上に膜厚
400nm程度にバッファー層となるシリコン酸化膜2
を形成した後、半導体膜として膜厚200nm程度に、
ここではアモルファスシリコンからなる非晶質シリコン
膜31をPECVD法で形成する。非晶質シリコン膜3
1の膜厚は、保温膜の膜厚との関係から、400nm以
下、好ましくは30nm〜200nm程度とする。次
に、水素出しのためにガラス基板1に550℃で2時間
の熱処理を加える。
うに、非晶質シリコン膜31を、幅広領域31a及び幅
狭領域31bを有し、幅狭領域31bが幅広領域31a
に対して対称に位置するように連結されてなる形状とな
るように、フォトリソグラフィー及びドライエッチング
によりパターニングする。ここで、幅広領域31aと幅
狭領域31bとの境界近傍がネッキング領域となる。
質シリコン膜31の全面(側面及び上面)を覆うよう
に、分離膜となるシリコン酸化膜4をPECVD法によ
り膜厚50nm程度となるように形成する。
ズマCVD法によりシリコン酸化膜4を介して非晶質シ
リコン膜31を覆うように非晶質シリコン膜を膜厚25
0nm程度に形成し、ニッケル(Ni)を利用した金属
誘起固相成長により非晶質シリコン膜を多結晶シリコン
膜5に変化させる。固相成長を誘起する金属不純物には
Ni以外のものを用いてもよい。このとき、固相成長温
度を570℃、熱処理時間を8時間とする。この処理に
より、膜厚300nm程度の非晶質シリコン膜は多結晶
シリコン膜5に変化するが、分離膜であるシリコン酸化
膜4に覆われた非晶質シリコン膜31はシリコン酸化膜
4がNiの拡散を防止するために、非晶質シリコンの状
態に保たれる。
より非晶質シリコン膜31を覆うように当初から多結晶
シリコン膜5を形成するようにしてもよい。また、アモ
ルファス状のシリコンを利用しても好適である。
うに、多結晶シリコン膜5を幅狭領域31bの側部位を
覆う島状にパターニングし、続いて露出したシリコン酸
化膜4をHF溶液を用いて除去する。このとき、幅狭領
域31bの表面は側部を除き露出している。
領域3bをシリコン酸化膜4を介して多結晶シリコン膜
5が保温膜として側面から囲む状態で、上面からCWレ
ーザ光、ここでは半導体励起(LD励起)の固体レーザ
(DPSSレーザ)を照射し、非晶質シリコン膜31を
結晶化させ、動作半導体膜32を形成する。
こではCWレーザは、波長が532nmの第2高調波を
用いた半導体LD励起のNd:YVO4レーザであり、
出力は10Wである。半導体LD励起の固体レーザは、
そのエネルギービームの不安定性を示すノイズ(光ノイ
ズ)が、10Hz〜2MHzの領域で0.1rms%以
下、エネルギービームの出力不安定性が±1%/時間よ
り小とされており、他のエネルギービームに比べて格段
に優れている。
に限定したものではなく、裏面側から行っても良い。
リコン膜31に照射するに際して、図16に示すよう
に、CWレーザ光のビームスポット41の走査面42を
非晶質シリコン膜31の長手方向(図中、X軸で示す)
に直交する位置(図中、Y軸で示す)から所定角度だけ
傾斜させ(傾斜角φ)、非晶質シリコン膜31の長手方
向に直交する方向(図中、Y軸及び矢印Mで示す)にビ
ームスポット41を走査する。ここで、ビームスポット
41としては、帯形状又は楕円形状で走査面42がほぼ
平坦面とされたものを用いることが好ましい。このと
き、幅が急激に狭くなる部位はネッキング領域として作
用するために、単結晶シリコンが形成される。
る単結晶シリコン形成のメカニズムを以下で説明する。
図17に示すように、TFTのチャネルとなる幅狭領域
31bを単結晶で形成するには、幅狭領域31bにおけ
る結晶核の発生を抑止するとともに、幅広領域31aに
おける面積の大きい領域Aで成長した結晶粒の境界とな
る結晶粒界が幅狭領域31bに侵入することを防止する
必要がある。本形成方法では、幅狭領域31bの幅広領
域31aとの境界部分に対してビームスポット41を傾
斜させながらスキャン照射しており、結晶粒界はビーム
スポット41の走査面42の境界と直交する方向に形成
されるために、結晶粒界がX軸方向に対してビームスポ
ット41を傾斜させた割合だけ斜めに形成させる。この
ことにより、ある結晶核から成長した単一結晶粒の結晶
粒界が幅狭領域31bに侵入しても、結晶粒界は幅狭領
域31bへ向かって斜めに走ることになり、幅狭領域3
1bの幅広領域31aとの境界部位では結晶粒界が幅狭
領域31bの壁と衝突して殆ど消滅するため、結晶粒界
が幅狭領域31bの内部まで進入することが抑止され
る。これにより幅狭領域31bは極めて単結晶状態にな
り易い。
法と異なり、幅広領域3aと幅狭領域3bとの境界部位
で結晶粒界が確実に斜めに進入する。即ち本形成方法に
よれば、幅狭領域31bの壁への結晶粒界の衝突を、言
わば偶発性に依存することなく確実に惹起させることが
できる。
ット41の走査面42の傾斜角φとしては、+15°〜
+75°又は−75°〜−15°とすることが好まし
い。+15°以下(−15°以上)であると、幅狭領域
31bの壁への結晶粒界の衝突が困難となり、+75°
以上(−75°以下)であると、幅狭領域31bの単結
晶化率が低下するために、CWレーザ光の非晶質シリコ
ン膜31への実効的な照射を確保することが困難となる
からである。
31bの側部位のみが保温膜となる厚い多結晶シリコン
膜5で覆われているために、側面の多結晶シリコン膜5
が熱容量の大きい熱浴として機能し、融液の冷却速度を
小さくし、且つ非晶質シリコン膜31の温度分布を制御
して、核形成位置及び結晶成長方向を制御する。この場
合、幅狭領域31bの中心部分から温度低下が進行して
結晶化してゆくが、幅狭領域31bの側部位のみが多結
晶シリコン膜5で選択的に覆われていることにより、当
該側部位が最も温度低下し難くなり、効率的な結晶化が
実現する。その結果、幅狭領域31bの側壁から結晶核
が発生することなく、確実に大粒径の結晶状態を実現す
ることができる。
大きく成長する傾向があることから、斜め方向に結晶成
長させることは有益である。更に、第1の形成方法のよ
うに、幅狭領域31bを幅広領域31aに対して非対称
に形成すること、並びに幅広領域31aを大きく形成す
ることにより、更にレーザ走査距離を伸ばすことが可能
となる。巨大結晶粒が形成されると幅狭領域31bに結
晶粒界の入り込む確率もより減少する。
による溶融の後の固化時に、中央部位で低温度、周辺部
位で高温度に温度分布が形成される。このため、中央部
位から周辺部位に向かって温度勾配が形成され、幅狭領
域31bに結晶粒界が混入しても成長中に外に向かって
逃げてゆく。即ち、走査距離が長くなれば欠陥部分は全
て外部に逸れてゆき、これにより単結晶の形成が助長さ
れる。以上のメカニズムにより、幅狭領域31bが単結
晶化される。
3(c)に示すように、形成された動作半導体膜32の
シリコン酸化膜4及び多結晶シリコン膜5が存在しない
部分をレジスト膜12で覆う。
スト膜12をマスクとして多結晶シリコン膜5をドライ
エッチングして除去した後、レジスト膜12を灰化処理
等により除去し、次いでシリコン酸化膜4をHF溶液に
より除去する。以上により、動作半導体膜32(シリコ
ン島)を完成させる。
学顕微鏡による写真を図18に示す。ここでは、ビーム
スポットに傾斜角φを付与して結晶化した時の一例とし
て、傾斜角φ=45°としたものを例示する。幅狭領域
には大きな結晶粒界は無く単一結晶粒となっていること
が確認できる。また、幅狭領域の膜の干渉色にも大きな
色の変化が見えないことから、平坦な膜が得られている
ことが判る。動作半導体膜の平坦性としては、表面粗さ
Raが7程度以下であれば充分に平坦であるとみなせ
る。実際、この幅狭領域の表面粗さRaをAFM観察像
により調べたところ、Ra=6.1nmであった。
φ:45度)と同一領域の幅狭領域をTEMにより観察
した結果を図19に示す。電子回折像では転位などの無
いきれいなパターンが見られ、5μm×20μmほどの
幅狭領域には結晶粒界が全く見られず、単一結晶粒であ
ることが判る。また、電子回折像からこの幅狭領域の単
結晶状態は(110)配向であることが判る。また同様
に、単結晶状態として(100)配向に制御することも
可能である。実際、本発明者が幅狭領域の単結晶状態を
調べたところ、傾斜角φが15°〜45°、好ましくは
30°〜45°であれば(100)配向、傾斜角φが4
5°〜75°、好ましくは45°〜60°であれば(1
10)配向となり易い傾向にあることが判った。
晶質シリコン膜31の幅狭領域31bを結晶化するに際
して、結晶性の優れた単一結晶粒の形成、及び結晶の配
向性の制御が可能である。
して、図20に示すように、更に新たなパターニングに
より、幅広領域32a及び幅狭領域32bを有するTF
Tの動作半導体膜32を形成しても良い。ここで、膜の
剥離等の欠陥はシリコン島の周縁部位に発生しがちであ
るため、当該パターニングにより周縁部位を除去するこ
とで欠陥の無い良好な動作半導体膜が形成される。
リコン膜31に照射するに際して、ビームスポット41
の走査面42を傾斜角φだけ傾斜させ非晶質シリコン膜
31の長手方向に直交する方向にビームスポット41を
走査する旨を開示したが、本変形例では、図21に示す
ように、ビームスポット41の走査面42を傾斜角φだ
け傾斜させ、当該傾斜角φの方向(図中、矢印Nで示
す)にビームスポット41を走査する。なお、本変形例
では、ビームスポット41の走査方向のみが第2の形成
方法と異なり、動作半導体膜32の形状や結晶化の態様
及びそのメカニズム、及びCWレーザの構成やその使用
態様(走査方向を除く)等については、第2の形成方法
と同様である。
学顕微鏡による写真を図22に示す。ここでは、ビーム
スポットに傾斜角φを付与して結晶化した時の各例とし
て、傾斜角φ及び走査方向=−45°、30°、45
°、60°としたものをそれぞれ図22(a),
(b),(c),(d)に例示する。各々の写真におい
て、幅狭領域には大きな結晶粒界は無く単一結晶粒とな
っていることが確認できる。また、幅狭領域の膜の干渉
色にも大きな色の変化が見えないことから、平坦な膜が
得られていることが判る。
斜角φ及び走査方向=30°、45°、60°)と同一
の幅狭領域をEBSD(Electron Back Scattered Diff
raction)装置により観察したマッピング解析結果を図
23に示す。図(a),(b),(c)がそれぞれ傾斜
角φ及び走査方向=30°、45°、60°に対応して
いる。各図中、結晶粒表面の方位が(100)に対して
どの方向を示しているかを基本三角形の色で表してい
る。
le Figure)マップ解析では、幅狭領域の全域で大きな
色変化は無く同一色で示されていることから、単一結晶
粒であることが判る。また、EBSD装置における鮮明
さの指標を示すIQ(ImageQuality)マップ解析でも、
幅狭領域の結晶粒を鮮明に確認できることから、幅狭領
域では結晶粒界や表層歪の無い結晶性の非常に優れた結
晶粒が形成されていることが判る。
レーザ走査で形成した幅狭領域の部分をそれぞれ任意に
選択してEBSD解析したところ、同一の傾斜角φ及び
走査方向では各々の結晶の配向性が(100)に比較的
近いことが示された。このことから、傾斜角φ及び走査
方向を調節することにより結晶の配向性をある程度制御
可能であることが判る。具体的に、本発明者が幅狭領域
の単結晶状態を調べたところ、傾斜角φが15°〜45
°、好ましくは30°〜45°であれば(100)配
向、傾斜角φが45°〜75°、好ましくは45°〜6
0°であれば(110)配向となり易い傾向にあること
が判明した。
様に、幅狭領域31bの壁への結晶粒界の衝突を、言わ
ば偶発性に依存することなく確実に惹起させることが可
能であり、幅狭領域31bを確実に大粒径の単結晶状態
とすることができる。
て、TFT(nチャネルTFT)を製造する。図24〜
図27は、本実施形態に係るTFTの製造方法を工程順
に示す概略断面図である。以下、第1の形成方法による
動作半導体膜11を用いるものとして説明する。
基板21上にバッファーとなるシリコン酸化膜22を介
して上記の手法により形成された動作半導体膜11を用
意する。ここでは、動作半導体膜11の幅狭領域11b
がチャネルとして機能することになる。
半導体膜11上に膜厚120nm程度にゲート酸化膜と
なるシリコン酸化膜23をPECVD法により形成す
る。このとき、他の手法、例えばLPCVD法又はスパ
ッタリング法等を利用しても良い。
350nm程度となるようにアルミニウム膜(又はアル
ミニウム合金膜)24をスパッタリング法により成膜形
成する。
ミニウム膜24をフォトリソグラフィー及びそれに続く
ドライエッチングにより電極形状にパターニングし、ゲ
ート電極24を形成する。
ーニングされたゲート電極24をマスクとしてシリコン
酸化膜23をパターニングし、ゲート電極24の形状に
倣った形状のゲート酸化膜23を形成する。
ト電極24をマスクとして動作半導体膜11のゲート電
極24の両側部位にイオンドープする。具体的には、n
型不純物、ここではリン(P)を加速エネルギー10k
eV、ドーズ量5×1015/cm2の条件でイオンド
ープし、ソース/ドレイン領域を形成する。
ス/ドレイン領域のリンを活性化するためにエキシマレ
ーザ照射を行った後、図26(b)に示すように、全面
を覆うように膜厚300nm程度にSiNを堆積し、層
間絶縁膜25を形成する。
ト電極24上、動作半導体膜11のソース/ドレイン領
域上をそれぞれ露出させる各コンタクトホール26を層
間絶縁膜25に開口形成する。
ンタクトホール26を埋め込むようにアルミニウム等の
金属膜27を形成した後、図27(c)に示すように、
金属膜27をパターニングし、それぞれコンタクトホー
ル26を通じてゲート電極24、動作半導体膜11のソ
ース/ドレイン領域と導通する配線27を形成する。し
かる後、全面を覆う保温膜の形成等を経て、n型TFT
を完成させる。
半導体膜11がチャネル長5μm程度、チャネル幅3μ
m程度となるように作製し、その移動度を測定した結
果、560cm2/Vsという高移動度が達成された
(図28(a))。なお、同様の手法によりp型TFT
を作製して移動度を測定した結果、200cm2/Vs
を実現した(図28(b))。
32を用い、図24〜図27と同様にしてn型TFT
(チャネル長5μm程度、チャネル幅3μm程度)を作
製し、その移動度を測定した結果、580cm2/Vs
という高移動度が達成された(図29(a))。なお、
同様の手法によりp型TFTを作製して移動度を測定し
た結果、234cm2/Vsを実現した(図29
(b))。
ば、結晶粒界の影響が無視し得るほど小さい優れた動作
半導体膜11又は32を形成し、極めて高い移動度のT
FTを実現することができる。
晶質シリコンを利用したが、非晶質シリコン以外に多結
晶シリコンを利用しても良い。また、この多結晶シリコ
ンは金属誘起固相成長で形成しても良い。また結晶化の
際には、基板温度を上昇させて結晶品質を改良したり、
熱歪みを緩和しても好適である。また、シリコンとゲル
マニウムの混合物(化合物)を利用してもよい。
Tを備えた周辺回路一体型の液晶ディスプレイ(LC
D)やシステムオンパネル、システムオンガラス、更に
はSOI素子として適用することが可能である。
て記載する。
ーン形成された動作半導体膜とを含み、前記動作半導体
膜は、幅広領域と幅狭領域とが連結されてなる形状とさ
れており、前記幅広領域は、結晶粒の大きいフローパタ
ーンの状態であり、前記フローパターンの結晶粒界の方
向が前記幅狭領域の長手方向と非平行であるとともに、
前記幅狭領域は、ほぼ単結晶状態であることを特徴とす
る半導体装置。
機能することを特徴とする付記1に記載の半導体装置。
ターンの前記結晶粒界の一部が差し掛かる一端部に切り
欠きが形成されていることを特徴とする付記1に記載の
半導体装置。
より狭いことを特徴とする付記1に記載の半導体装置。
ーン形成された動作半導体膜とを備えてなる薄膜型の半
導体装置の製造方法であって、前記基板の上方に前記動
作半導体膜となる半導体膜を形成する工程と、前記半導
体膜を、幅広領域と幅狭領域とを有し、前記幅狭領域が
前記幅広領域に対して非対称に位置するように連結され
てなる形状に加工する工程と、前記半導体膜を加工した
後、前記幅狭領域の側部位を選択的に覆うように、分離
膜を介して当該幅狭領域の保温膜を形成する工程と、前
記保温膜が形成された状態で、前記半導体膜に対して前
記幅広領域から前記幅狭領域へ向かい前記幅狭領域の長
手方向に沿ってエネルギービームを照射し、前記半導体
膜を結晶化する工程とを含むことを特徴とする半導体装
置の製造方法。
て、前記幅狭領域に切り欠きを形成することを特徴とす
る付記5に記載の半導体装置の製造方法。
前記半導体膜を前記幅狭領域が前記幅広領域に対して対
称に位置する形状となるように前記半導体膜の周縁部位
を除去し、前記動作半導体膜を形成することを特徴とす
る付記5に記載の半導体装置の製造方法。
に対して連続的にエネルギーを出力するものであること
を特徴とする付記5に記載の半導体装置の製造方法。
ーを出力する前記エネルギービームがCWレーザ光であ
ることを特徴とする付記8に記載の半導体装置の製造方
法。
起の固体レーザ光であることを特徴とする付記9に記載
の半導体装置の製造方法。
不安定性が±1%/時間より小値であることを特徴とす
る付記8に記載の半導体装置の製造方法。
nm以下となるように形成することを特徴とする付記5
に記載の半導体装置の製造方法。
体膜のチャネルとなるように形成することを特徴とする
付記5に記載の半導体装置の製造方法。
粒の幅より狭くなるように形成することを特徴とする付
記5に記載の半導体装置の製造方法。
状又は楕円形状で前記走査面がほぼ平坦面とされたもの
であることを特徴とする付記5に記載の半導体装置の製
造方法。
ターン形成された動作半導体膜とを備えてなる薄膜型の
半導体装置の製造方法であって、前記基板の上方に前記
動作半導体膜となる半導体膜を形成する工程と、前記半
導体膜を、幅広領域と幅狭領域とを有する形状に加工す
る工程と、ビームスポットの走査面を前記半導体膜の長
手方向に直交する位置から傾斜させて前記半導体膜にエ
ネルギービームを照射し、前記半導体膜を結晶化する工
程とを含むことを特徴とする半導体装置の製造方法。
ービームを照射するに際して、前記半導体膜の長手方向
に沿って前記ビームスポットを走査することを特徴とす
る付記16に記載の半導体装置の製造方法。
ービームを照射するに際して、傾斜させた前記ビームス
ポットの走査面と直交する方向に前記ビームスポットを
走査することを特徴とする付記16に記載の半導体装置
の製造方法。
の前記傾斜角度を+15°〜+75°又は−75°〜−
15°とすることを特徴とする付記16に記載の半導体
装置の製造方法。
して、前記幅狭領域に切り欠きを形成することを特徴と
する付記16に記載の半導体装置の製造方法。
前記幅狭領域の側部位を覆うように、分離膜を介して当
該幅狭領域の保温膜を形成する工程を更に含み、前記保
温膜が形成された状態で、前記半導体膜に対して前記幅
狭領域の長手方向に沿って前記エネルギービームを照射
することを特徴とする付記17に記載の半導体装置の製
造方法。
後、前記半導体膜を前記幅狭領域が前記幅広領域に対し
て対称に位置する形状となるように前記半導体膜の周縁
部位を除去し、前記動作半導体膜を形成することを特徴
とする付記16に記載の半導体装置の製造方法。
間に対して連続的にエネルギーを出力するものであるこ
とを特徴とする付記16に記載の半導体装置の製造方
法。
ギーを出力する前記エネルギービームがCWレーザ光で
あることを特徴とする付記23に記載の半導体装置の製
造方法。
起の固体レーザ光であることを特徴とする付記24に記
載の半導体装置の製造方法。
不安定性が±1%/時間より小値であることを特徴とす
る23に記載の半導体装置の製造方法。
nm以下となるように形成することを特徴とする付記1
6に記載の半導体装置の製造方法。
体膜のチャネルとなるように形成することを特徴とする
付記16に記載の半導体装置の製造方法。
粒の幅より狭くなるように形成することを特徴とする付
記16に記載の半導体装置の製造方法。
状又は楕円形状で前記走査面がほぼ平坦面とされたもの
であることを特徴とする付記16に記載の半導体装置の
製造方法。
る位置)に整合させて、連続的にエネルギーを出力する
前記CWレーザ光をパルス変調にして照射することを特
徴とする付記5〜30のいずれか1項に記載の半導体装
置の製造方法。
し得るほど小さい半導体薄膜から動作半導体膜を形成
し、極めて高い移動度の薄膜型の半導体装置と、当該半
導体装置を容易且つ確実に製造することを可能とする半
導体装置の製造方法を提供することができる。
導体膜の形成方法を工程順に示す概略断面図である。
程順に示す概略断面図である。
である。
示す概略平面図である。
る。
図である。
略平面図である。
面図である。
M写真を示す図である。
コン膜の様子を示す概略平面図である。
半導体膜の形成方法を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
図である。
を示す概略平面図である。
ある。
鏡による写真を示す図である。
度)と同一領域の幅狭領域を表すTEM写真を示す図で
ある。
子を示す概略断面図である。
質シリコン膜へのレーザ照射の様子を示す概略平面図で
ある。
鏡写真を示す図である。
領域をEBSD装置により観察したマッピング解析結果
を示す図である。
に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
n型,p型TFTの移動度をそれぞれ示す特性図であ
る。
n型,p型TFTの移動度をそれぞれ示す特性図であ
る。
Claims (10)
- 【請求項1】 基板と、 前記基板の上方にパターン形成された動作半導体膜とを
含み、 前記動作半導体膜は、幅広領域と幅狭領域とが連結され
てなる形状とされており、 前記幅広領域は、結晶粒の大きいフローパターンの状態
であり、前記フローパターンの結晶粒界の方向が前記幅
狭領域の長手方向と非平行であるとともに、 前記幅狭領域は、ほぼ単結晶状態であることを特徴とす
る半導体装置。 - 【請求項2】 前記幅狭領域がチャネルとして機能する
ことを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記幅狭領域は、前記フローパターンの
前記結晶粒界の一部が差し掛かる一端部に切り欠きが形
成されていることを特徴とする請求項1又は2に記載の
半導体装置。 - 【請求項4】 基板と、 前記基板の上方にパターン形成された動作半導体膜と を備えてなる薄膜型の半導体装置の製造方法であって、 前記基板の上方に前記動作半導体膜となる半導体膜を形
成する工程と、 前記半導体膜を、幅広領域と幅狭領域とを有し、前記幅
狭領域が前記幅広領域に対して非対称に位置するように
連結されてなる形状に加工する工程と、 前記半導体膜を加工した後、前記幅狭領域の側部位を選
択的に覆うように、分離膜を介して当該幅狭領域の保温
膜を形成する工程と、 前記保温膜が形成された状態で、前記半導体膜に対して
前記幅広領域から前記幅狭領域へ向かい前記幅狭領域の
長手方向に沿ってエネルギービームを照射し、前記半導
体膜を結晶化する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項5】 前記半導体膜を結晶化した後、前記半導
体膜を前記幅狭領域が前記幅広領域に対して対称に位置
する形状となるように前記半導体膜の周縁部位を除去
し、前記動作半導体膜を形成することを特徴とする請求
項4に記載の半導体装置の製造方法。 - 【請求項6】 基板と、 前記基板の上方にパターン形成された動作半導体膜とを
備えてなる薄膜型の半導体装置の製造方法であって、前
記基板の上方に前記動作半導体膜となる半導体膜を形成
する工程と、 前記半導体膜を、幅広領域と幅狭領域とを有する形状に
加工する工程と、 ビームスポットの走査面を前記半導体膜の長手方向に直
交する位置から傾斜させて前記半導体膜にエネルギービ
ームを照射し、前記半導体膜を結晶化する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項7】 前記半導体膜に前記エネルギービームを
照射するに際して、 前記半導体膜の長手方向に沿って前記ビームスポットを
走査することを特徴とする請求項4〜6のいずれか1項
に記載の半導体装置の製造方法。 - 【請求項8】 前記半導体膜に前記エネルギービームを
照射するに際して、 傾斜させた前記ビームスポットの走査面と直交する方向
に前記ビームスポットを走査することを特徴とする請求
項4〜6のいずれか1項に記載の半導体装置の製造方
法。 - 【請求項9】 前記ビームスポットは、帯形状又は楕円
形状で前記走査面がほぼ平坦面とされたものであること
を特徴とする請求項4〜8のいずれか1項に記載の半導
体装置の製造方法。 - 【請求項10】 前記エネルギービームを、時間に対し
て連続的にエネルギーを出力するCWレーザ光とすると
ともに、 前記幅狭領域に整合させて、前記CWレーザ光をパルス
変調にして照射することを特徴とする請求項4〜9のい
ずれか1項に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002180425A JP4558262B2 (ja) | 2001-08-30 | 2002-06-20 | 半導体装置の製造方法 |
KR1020020049655A KR100797591B1 (ko) | 2001-08-30 | 2002-08-22 | 반도체 장치 및 그 제조 방법 |
US10/230,161 US6767773B2 (en) | 2001-08-30 | 2002-08-29 | Method of Production of a thin film type semiconductor device having a heat-retaining layer |
TW091119696A TW558744B (en) | 2001-08-30 | 2002-08-29 | Semiconductor device and method of production thereof |
CNB021414106A CN1265423C (zh) | 2001-08-30 | 2002-08-30 | 半导体器件及其制造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001262160 | 2001-08-30 | ||
JP2001-262160 | 2001-08-30 | ||
JP2002180425A JP4558262B2 (ja) | 2001-08-30 | 2002-06-20 | 半導体装置の製造方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006293163A Division JP4663615B2 (ja) | 2001-08-30 | 2006-10-27 | 半導体装置 |
JP2007110939A Division JP4584953B2 (ja) | 2001-08-30 | 2007-04-19 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003151906A true JP2003151906A (ja) | 2003-05-23 |
JP4558262B2 JP4558262B2 (ja) | 2010-10-06 |
Family
ID=26621332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002180425A Expired - Fee Related JP4558262B2 (ja) | 2001-08-30 | 2002-06-20 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6767773B2 (ja) |
JP (1) | JP4558262B2 (ja) |
KR (1) | KR100797591B1 (ja) |
CN (1) | CN1265423C (ja) |
TW (1) | TW558744B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003289080A (ja) * | 2002-01-24 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2004363168A (ja) * | 2003-06-02 | 2004-12-24 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
JP2005322842A (ja) * | 2004-05-11 | 2005-11-17 | Hitachi Cable Ltd | 薄膜半導体基板及びその製造方法 |
JP2013041892A (ja) * | 2011-08-11 | 2013-02-28 | Hiroshima Univ | 薄膜製造方法、それを用いた半導体デバイスの製造方法およびそれらに用いられる半導体薄膜部品 |
JP2020072227A (ja) * | 2018-11-02 | 2020-05-07 | 株式会社ブイ・テクノロジー | レーザアニール装置およびレーザアニール方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4310076B2 (ja) * | 2001-05-31 | 2009-08-05 | キヤノン株式会社 | 結晶性薄膜の製造方法 |
US6737307B2 (en) * | 2002-06-28 | 2004-05-18 | Industrial Technology Research Institute | Method for forming amorphous silicon film on single crystal silicon and structure formed |
JP4326477B2 (ja) * | 2003-05-14 | 2009-09-09 | シャープ株式会社 | 半導体薄膜の結晶化方法 |
JP2005167084A (ja) * | 2003-12-04 | 2005-06-23 | Fujitsu Ltd | レーザ結晶化装置及びレーザ結晶化方法 |
JP4746858B2 (ja) * | 2004-09-29 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置、ウェーハ、半導体装置の設計方法及び製造方法 |
TWI268122B (en) * | 2005-01-25 | 2006-12-01 | Au Optronics Corp | Semiconductor structure having multilayer of polysilicon and display panel applied with the same |
KR100646937B1 (ko) * | 2005-08-22 | 2006-11-23 | 삼성에스디아이 주식회사 | 다결정 실리콘 박막트랜지스터 및 그 제조방법 |
JP2007281420A (ja) * | 2006-03-13 | 2007-10-25 | Sony Corp | 半導体薄膜の結晶化方法 |
KR100818285B1 (ko) * | 2006-11-17 | 2008-04-01 | 삼성전자주식회사 | 단결정 실리콘 로드 제조방법 |
US9472776B2 (en) * | 2011-10-14 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing sealed structure including welded glass frits |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59161014A (ja) * | 1983-03-03 | 1984-09-11 | Seiko Instr & Electronics Ltd | 半導体薄膜結晶化方法 |
JP3919838B2 (ja) * | 1994-09-16 | 2007-05-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
US5915174A (en) * | 1994-09-30 | 1999-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for producing the same |
TW317643B (ja) * | 1996-02-23 | 1997-10-11 | Handotai Energy Kenkyusho Kk | |
JP3204986B2 (ja) * | 1996-05-28 | 2001-09-04 | ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク | 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス |
US6066547A (en) * | 1997-06-20 | 2000-05-23 | Sharp Laboratories Of America, Inc. | Thin-film transistor polycrystalline film formation by nickel induced, rapid thermal annealing method |
JP3844640B2 (ja) * | 1999-08-31 | 2006-11-15 | シャープ株式会社 | 半導体装置の製造方法 |
US6255148B1 (en) | 1998-07-13 | 2001-07-03 | Fujitsu Limited | Polycrystal thin film forming method and forming system |
KR100317623B1 (ko) * | 1999-04-16 | 2001-12-22 | 구본준, 론 위라하디락사 | 실리콘 박막을 결정화하는 방법과 이를 이용하여 제조되는 박막트랜지스터 및 그 제조방법 |
US6737672B2 (en) * | 2000-08-25 | 2004-05-18 | Fujitsu Limited | Semiconductor device, manufacturing method thereof, and semiconductor manufacturing apparatus |
US6573163B2 (en) * | 2001-01-29 | 2003-06-03 | Sharp Laboratories Of America, Inc. | Method of optimizing channel characteristics using multiple masks to form laterally crystallized ELA poly-Si films |
US6475835B1 (en) * | 2002-02-28 | 2002-11-05 | Industrial Technology Research Institute | Method for forming thin film transistor |
-
2002
- 2002-06-20 JP JP2002180425A patent/JP4558262B2/ja not_active Expired - Fee Related
- 2002-08-22 KR KR1020020049655A patent/KR100797591B1/ko not_active IP Right Cessation
- 2002-08-29 US US10/230,161 patent/US6767773B2/en not_active Expired - Lifetime
- 2002-08-29 TW TW091119696A patent/TW558744B/zh not_active IP Right Cessation
- 2002-08-30 CN CNB021414106A patent/CN1265423C/zh not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003289080A (ja) * | 2002-01-24 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
JP2004363168A (ja) * | 2003-06-02 | 2004-12-24 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
JP4589606B2 (ja) * | 2003-06-02 | 2010-12-01 | 住友重機械工業株式会社 | 半導体装置の製造方法 |
US7932185B2 (en) | 2003-06-02 | 2011-04-26 | Sumitomo Heavy Industries, Ltd. | Process for fabricating semiconductor device |
JP2005322842A (ja) * | 2004-05-11 | 2005-11-17 | Hitachi Cable Ltd | 薄膜半導体基板及びその製造方法 |
JP4534585B2 (ja) * | 2004-05-11 | 2010-09-01 | 日立電線株式会社 | 薄膜半導体基板及びその製造方法 |
JP2013041892A (ja) * | 2011-08-11 | 2013-02-28 | Hiroshima Univ | 薄膜製造方法、それを用いた半導体デバイスの製造方法およびそれらに用いられる半導体薄膜部品 |
JP2020072227A (ja) * | 2018-11-02 | 2020-05-07 | 株式会社ブイ・テクノロジー | レーザアニール装置およびレーザアニール方法 |
WO2020090396A1 (ja) * | 2018-11-02 | 2020-05-07 | 株式会社ブイ・テクノロジー | レーザアニール装置およびレーザアニール方法 |
JP7226767B2 (ja) | 2018-11-02 | 2023-02-21 | 株式会社ブイ・テクノロジー | レーザアニール装置およびレーザアニール方法 |
Also Published As
Publication number | Publication date |
---|---|
TW558744B (en) | 2003-10-21 |
US20030042486A1 (en) | 2003-03-06 |
CN1404101A (zh) | 2003-03-19 |
US6767773B2 (en) | 2004-07-27 |
KR20030019889A (ko) | 2003-03-07 |
JP4558262B2 (ja) | 2010-10-06 |
CN1265423C (zh) | 2006-07-19 |
KR100797591B1 (ko) | 2008-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4470395B2 (ja) | 半導体薄膜の製造方法及び製造装置、並びに薄膜トランジスタ | |
JP4558262B2 (ja) | 半導体装置の製造方法 | |
JP3658213B2 (ja) | 半導体装置の製造方法 | |
US20040192013A1 (en) | Method for fabricating single crystal silicon film | |
JP3227980B2 (ja) | 多結晶シリコン薄膜形成方法およびmosトランジスタのチャネル形成方法 | |
JP3844640B2 (ja) | 半導体装置の製造方法 | |
JP4203141B2 (ja) | 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法 | |
JP2006295117A (ja) | 多結晶シリコン薄膜の製造方法、及びこれを有する薄膜トランジスタの製造方法 | |
JP4353352B2 (ja) | 半導体装置及びその製造方法 | |
JP3357707B2 (ja) | 多結晶半導体膜の製造方法及び薄膜トランジスタの製造方法 | |
JP4663615B2 (ja) | 半導体装置 | |
JP2004063478A (ja) | 薄膜トランジスタ及びその製造方法 | |
JPH1168109A (ja) | 多結晶薄膜の製造方法及び薄膜トランジスタの製造方法 | |
JP4316149B2 (ja) | 薄膜トランジスタ製造方法 | |
JP4584953B2 (ja) | 半導体装置の製造方法 | |
JP2809152B2 (ja) | 薄膜トランジスタの製造方法 | |
JP3345363B2 (ja) | 多結晶シリコン薄膜の形成方法及び薄膜トランジスタの製造方法 | |
JP2001127301A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2004253451A (ja) | 半導体装置の製造方法 | |
JP3266185B2 (ja) | 多結晶半導体薄膜の製造方法 | |
JP4075042B2 (ja) | 半導体装置の製造方法およびこの方法で得られる半導体装置 | |
KR100860007B1 (ko) | 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법 | |
JPS5880831A (ja) | 半導体装置用基板の製造方法 | |
JPH09237767A (ja) | 半導体装置の製造方法 | |
JPWO2007086442A1 (ja) | Soiウェーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041026 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050803 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060630 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061027 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070419 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070514 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070601 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100528 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100721 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4558262 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |