KR100797591B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

결정립계의 영향이 무시할 수 있을 정도로 작은 반도체막으로부터 동작 반도체막을 형성하여, 매우 높은 이동도의 박막형의 반도체 장치를 실현하는 것을 과제로 한다.
광폭 영역(3a)과 협폭 영역(3b)을 갖고, 협폭 영역(3b)이 광폭 영역(3a)에 대해 비대칭으로 위치하도록 연결되어 이루어진 형상의 비정질 실리콘막(3)을 형성하고, 협폭 영역(3b)을 실리콘 산화막(4)을 개재시켜 다결정 실리콘막(5)이 보온막으로서 측면으로부터 둘러싼 상태에서, 광폭 영역(3a)으로부터 협폭 영역(3b)을 향해 CW 레이저광을 주사하여 결정화시켜, 동작 반도체막(11)을 형성한다.
결정립, 비정질 실리콘막, 동작 반도체막, 광폭 영역, 협폭 영역

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 실시예의 제 1 형성 방법에 있어서, 동작 반도체막의 형성 방법을 공정순으로 나타내는 개략 단면도.
도 2는 도 1에 이어서, 동작 반도체막의 형성 방법을 공정순으로 나타내는 개략 단면도.
도 3은 가공된 비정질 실리콘막을 나타내는 개략 평면도.
도 4는 보온막이 형성된 비정질 실리콘막의 모습을 나타내는 개략 평면도.
도 5는 CW 레이저광의 조사 방향을 나타내는 개략 평면도.
도 6은 결정 성장의 모습을 나타내는 개략 단면도.
도 7은 결정 성장의 모습을 비교예와 함께 나타내는 개략 평면도.
도 8은 레지스트로 일부 덮여진 동작 반도체막을 나타내는 개략 평면도.
도 9는 패터닝된 동작 반도체막을 나타내는 개략 평면도.
도 10은 완성한 동작 반도체막의 결정 상태를 표시하는 SEM 사진을 나타내는 도면.
도 11은 제 1 형성 방법에서의 변형예인 비정질 실리콘막의 모습을 나타내는 개략 평면도.
도 12는 본 실시예의 제 2 형성 방법에 있어서, 동작 반도체막의 형성 방법을 공정순으로 나타내는 개략 단면도.
도 13은 도 12에 이어서, 동작 반도체막의 형성 방법을 공정순으로 나타내는 개략 단면도.
도 14는 가공된 비정질 실리콘막을 나타내는 개략 평면도.
도 15는 보온막이 형성된 비정질 실리콘막의 모습을 나타내는 개략 평면도.
도 16은 CW 레이저광의 조사 방향을 나타내는 개략 평면도.
도 17은 결정 성장의 모습을 나타내는 개략 평면도.
도 18은 완성한 동작 반도체막의 결정 상태의 광학 현미경에 의한 사진을 나타내는 도면.
도 19는 도 18의 광학 현미경 사진(경사각 φ: 45도)과 동일 영역의 협폭 영역을 표시하는 TEM 사진을 나타내는 도면.
도 20은 TFT의 동작 반도체막을 패턴 형성하는 모습을 나타내는 개략 단면도.
도 21은 제 2 형성 방법에서의 변형예에 있어서의 비정질 실리콘막으로의 레이저 조사의 모습을 나타내는 개략 평면도.
도 22는 완성한 동작 반도체막의 결정 상태의 광학 현미경 사진을 나타내는 도면.
도 23은 도 22의 광학 현미경에 의한 사진과 동일한 협폭 영역을 EBSD 장치에 의해 관찰한 매핑 해석 결과를 나타내는 도면.
도 24는 본 실시예에 따른 TFT의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 25는 도 24에 이어서, 본 실시예에 따른 TFT의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 26은 도 25에 이어서, 본 실시예에 따른 TFT의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 27은 도 26에 이어서, 본 실시예에 따른 TFT의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 28은 제 1 형성 방법에 의한 동작 반도체막을 사용한 n형, p형 TFT의 이동도를 각각 나타내는 특성도.
도 29는 제 2 형성 방법에 의한 동작 반도체막을 사용한 n형, p형 TFT의 이동도를 각각 나타내는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 유리 기판
2, 22 : 버퍼로 되는 실리콘 산화막
3, 31 : 비정질 실리콘막
3a, 11a, 31a, 32a : 광폭 영역
3b, 11b, 31b, 32b : 협폭 영역
4 : 분리막으로 되는 실리콘 산화막
5 : 보온막으로 되는 다결정 실리콘막
11, 32 : 동작 반도체막
12 : 네킹부
13 : 열 흡수체
23 : 게이트 산화막(실리콘 산화막)
24 : 게이트 전극(알루미늄막)
25 : 층간 절연막
26 : 콘택트 홀
26 : 배선(금속막)
41 : 빔 스폿
42 : 주사면
본 발명은 동작 반도체막을 갖는 박막형의 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 동작 반도체막에 소스/드레인이 형성되고, 채널 영역 상에 게이트 전극이 형성되어 이루어지는 박막 트랜지스터에 적용하는데 적합하다.
박막 트랜지스터(TFT : Thin Film Transistor)는 매우 얇고 미세한 동작 반도체막에 형성되기 때문에, 최근의 대면적화의 요청을 고려하여 대화면의 액정 패널 등으로의 탑재가 기대되고 있다.
TFT의 동작 반도체막으로서는, 비정질 실리콘막(a-Si막)에 비해 캐리어 이동 도가 높고 열적으로 안정하기 때문에, 다결정 실리콘막의 사용이 검토되고 있다. 현재로서는, 다결정 실리콘막을 사용한 동작 반도체막의 형성 방법으로서는 이하에 나타내는 수법이 이용되고 있다.
① a-Si막에 600˚C ~ 1100˚C 정도의 열처리를 가해 결정화하고, 다결정 실리콘막을 형성하는 방법이 채용되고 있다. 이 수법은 열처리의 초기 단계에서 결정의 핵을 형성시키고, 이것을 성장시킴으로써 결정화를 도모한다.
② a-Si막을 레이저의 에너지를 가해 용해시키고, 냉각시에 결정화시켜 다결정 실리콘막을 형성한다.
③ 600˚C 이상의 온도에서 화학 기상 성장, 또는 물리 증착법에 의해 직접 다결정 실리콘막을 형성한다.
여기서는, 유리 기판 상에 반도체막을 형성하는 방법을 예로 들어, 종래 기술의 문제점을 논한다. 기판 재료로는 유리를 이용하기 때문에, 기판의 온도는 600˚C 이하로 한정된다.
①에 서술한 결정 성장 방법에서는, 600˚C라는 열처리 온도를 필요로 하지만, 이 온도는 유리에서 고온도로 열처리하는 것에 상당하여, 유리에 변형이 생긴다. 또한, 성장한 결정 내에는 적층 결함이나 쌍정(雙晶)을 다량으로 포함하고 있어, 결정성이 양호한 다결정 실리콘막의 형성을 기대할 수 없다.
③에 서술한 결정 성장 방법에서는, 기둥 형상 결정이 형성되어, 결정립 지름도 작기 때문에 결정성이 충분하지 않아서, 높은 이동도를 나타내는 결정을 형성 할 수 없다.
②에 서술한 레이저 어닐(laser anneal)을 이용하는 방법에서, 기판의 온도를 상승시키지 않는 것을 고려하여 사용할 수 있는 레이저는 엑시머 레이저로 한정된다. 엑시머 레이저를 이용한 경우에는, 용융상(溶融相)을 경유하여 결정이 성장되기 때문에 고품질의 다결정 실리콘막이 얻어진다. 그러나, 고품질의 다결정 실리콘막이 얻어지는 에너지 영역이 상당히 좁은 문제점이 있다. 또한, 엑시머 레이저를 이용한 경우에는, 표층의 실리콘 박막 영역만이 용융하여 고온도로 되지만, 유리 자신의 온도는 낮다. 그 때문에 실리콘 용액의 냉각 속도가 크게 된다.
그 때문에, 과냉각 상태에서의 용액 성장으로 되어, 다량의 결정핵이 형성되고, 결정립 지름이 작다. 통상, 300nm 내지 600nm 정도의 결정립 지름이 된다. 결정성이 가장 좋은 엑시머 레이저를 이용하여 다결정 실리콘 박막을 형성한 경우, 박막 트랜지스터의 이동도는 200㎠/Vs 정도로서, 단결정 실리콘의 이동도 600㎠/Vs와 비교해 매우 작다. 이 원인은, 결정립 지름이 작고 결정립 경계 부분이 캐리어의 강한 산란체로서 작용하기 때문이다.
이와 같이 종래에는, 동작 반도체막을 다결정 실리콘막으로부터 구성해도, 결정립계에 의한 이동도의 저하를 억제할 수 없고, 고품질의 동작 반도체막을 확실하게 얻는 것이 곤란하다고 하는 심각한 문제가 있다.
그래서, 본 발명은 결정립계의 영향을 무시할 수 있을 정도로 작은 반도체 박막으로부터 동작 반도체막을 형성하고, 매우 높은 이동도를 실현하는 박막형의 반도체 장치와, 이 반도체 장치를 용이하고 확실하게 제조할 수 있는 반도체 장치 의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 과제를 해결하기 위해, 이하에 나타내는 양태를 갖는다.
본 발명은 기판 상에 동작 반도체막을 구비하여 이루어지는 박막형의 반도체 장치 및 그 제조 방법을 대상으로 한다.
본 발명의 반도체 장치에서는, 상기 동작 반도체막이 광폭 영역(廣幅 領域)과 협폭 영역(狹幅 領域)이 연결되어 이루어지는 형상으로 되어 있다. 그리고, 상기 광폭 영역은 결정립이 큰 플로우 패턴(flow pattern)의 상태이고, 상기 플로우 패턴의 결정립계의 방향은 상기 협폭 영역의 길이 방향과 비평형인 동시에, 상기 협폭 영역은 거의 단결정 상태로 되어 있다.
본 발명의 반도체 장치의 제조 방법은, 상기 기판의 위쪽에 상기 동작 반도체막으로 된 반도체막을 형성하는 공정과, 상기 반도체막을 광폭 영역과 협폭 영역을 갖고, 상기 협폭 영역이 상기 광폭 영역에 대해 비대칭으로 위치하도록 연결되어 이루어지는 형상으로 가공하는 공정과, 상기 반도체막에 대해 상기 광폭 영역으로부터 상기 협폭 영역을 향해 상기 협폭 영역의 길이 방향을 따라 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법의 다른 양태는, 상기 기판의 위쪽에 상기 동작 반도체막으로 된 반도체막을 형성하는 공정과, 상기 반도체막을 광폭 영역과 협폭 영역을 갖는 형상으로 가공하는 공정과, 빔 스폿의 주사면을 상기 반도체막의 길이 방향으로 직교하는 위치로부터 경사시켜 상기 반도체막에 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정을 포함한다.
상기의 고찰로부터, 이동도의 저하를 일으키는 결정립계의 발생을 억제할 수 있으면, 이동도는 향상하고, 반도체 소자의 성능이 향상한다. 이 때문에, 동작 반도체막을 입자 지름이 큰 결정립으로부터 구성하면 좋고, 완전한 단결정 반도체인 것이 궁극적인 모습이다.
본 발명의 반도체 장치에서는, 동작 반도체막이 광폭 영역에서는 결정립이 큰 플로우 패턴의 결정 상태, 협폭 영역에서는 거의 단결정 상태로 되어 구성된다. 여기서, 협폭 영역에는 플로우 패턴에 의한 결정립계가 실질적으로 존재하지 않고, 따라서 협폭 영역을 채널로서 사용하면, 필연적으로 고이동도의 반도체 장치를 실현할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 협폭 영역이 광폭 영역에 대해 비대칭으로 위치하도록 연결되어 이루어지는 형상으로 패터닝된 반도체막에 대해, 광폭 영역으로부터 협폭 영역을 향해 협폭 영역의 길이 방향을 따라 에너지 빔을 조사한다. 이 때, 광폭 영역에는 조사 방향을 따라 고화(固化)가 진행하고, 성장 방향이 제어된 입자 지름이 큰 결정 입자를 포함하는 플로우 패턴이 광폭 영역에 형성된다. 플로우 패턴에는 협폭 영역을 향해 결정립계가 형성되고, 각 플로우 패턴의 전체에 의해 형성되는 결정립계의 형상은 상기 조사 방향에 대해 대칭으로 되지만, 협폭 영역이 광폭 영역에 대해 비대칭으로 형성되어 있기 때문에, 협폭 영역의 광폭 영역과의 경계 근방의 벽에 결정립계가 충돌하여 소멸할 가능성이 높고, 협폭 영역의 내부에 결정립계가 형성되는 것이 억제된다. 이 작용에 의해, 광폭 영역에서는 결정립이 큰 플로우 패턴의 결정 상태, 협폭 영역에서는 거의 단결정 상태로 된 동작 반도체막이 형성되는 것으로 된다.
본 발명의 제조 방법의 다른 양태에서는, 협폭 영역이 광폭 영역에 대해 비대칭으로 위치하도록 연결되어 있는 형상에 패터닝된 반도체막에 대해, 빔 스폿의 주사면을 반도체막의 길이 방향에 직교하는 위치로부터 경사시켜 에너지 빔을 조사한다. 이 때, 광폭 영역에는 조사 방향을 따라 고화가 진행되고, 성장 방향의 제어된 입자 지름이 큰 결정립을 포함하는 플로우 패턴이 광폭 영역에 형성된다. 플로우 패턴에는 광폭 영역을 향해 결정립계가 형성되고, 각 플로우 패턴의 전체에 의해 형성되는 결정립계의 형상은 상기 조사 방향에 대해 대칭으로 되지만, 빔 스폿의 주사면에 경사각이 부여되어 있기 때문에, 협폭 영역의 광폭 영역과의 경계 근방의 벽에 결정립계가 확실하게 충돌하여 소멸하고, 협폭 영역의 내부에 결정립계가 형성되는 것이 억제된다. 이 작용에 의해, 광폭 영역에서는 결정립이 큰 플로우 패턴의 결정 상태, 협폭 영역에서는 거의 단결정 상태로 된 동작 반도체막이 형성되는 것으로 된다.
또한, 이들 제조 방법에서는, 상기 협폭 영역의 측면 부위만을 선택적으로 덮도록 보온막을 형성하고, 이 상태에서 에너지 빔을 조사한다. 이에 의해, 보온막이 열용량이 큰 열욕(熱浴)으로서 기능하고, 융액(融液)의 냉각 속도를 작게 하고, 또한 반도체막의 온도 분포를 제어하여, 핵 형성 위치 및 결정 성장 방향을 제어한다. 이 경우, 상기 협폭 영역의 중심 부분으로부터 온도 저하가 진행하여 결정화해가고 있지만, 상기 협폭 영역의 측면 부위가 보온막으로 선택적으로 덮여 있 어므로, 이 측면 부위가 가장 온도 저하가 어렵게 되고, 효율적인 결정화가 실현된다. 따라서, 확실하게 입자 지름이 큰 결정 상태를 실현할 수 있다.
이하, 본 발명을 적용한 구체적인 실시예에 대해 도면을 참조하면서 상세하게 설명한다.
본 실시예에서는, 반도체 장치로서 박막 트랜지스터(TFT)를 예시하고, 그 구성을 제조 방법과 함께 설명한다.
-동작 반도체막의 구조-
이 제조 방법을 서술함에 있어, 우선, 본 발명의 특징인 TFT의 동작 반도체막의 구조에 대해 설명한다.
본 발명의 특징인 동작 반도체막에 요구되는 가장 중요한 포인트는, 이 동작 반도체막의 채널 부위를 거의 단결정 구조로 하는 것이다. 종결정(種結晶)이 존재하지 않는 기판 상에 이러한 구성의 동작 반도체막을 형성하기 위해서는, 이하의 메카니즘을 실현하는 것이 중요하다.
① 한 개의 결정립을 형성하기 위한 메카니즘
② 성장 방향을 제어하는 메카니즘
③ 성장 중에 다른 결정립의 발생을 억제하는 메카니즘
①에 대해
한 개의 결정립을 형성하기 위해서는, 여분의 결정립계를 단결정을 형성할 영역으로부터 배체하면 좋다.
②에 대해
엑시머 레이저 결정화(ELC)는 고속의 용융·응고의 과정에 의한다. 결정은 융액 실리콘과 하지와의 계면에서 우연히 형성된 결정핵으로부터 성장한다. 이 결정핵의 위치를 제어하는 것은 매우 곤란하다. 결정핵의 수가 적은 경우에는, 결정립 지름은 실리콘막 두께보다도 상당히 크고, 거리는 짧으면서도 측면(lateral) 성장이 생기고 있는 것을 볼 수 있다. 그 결정 크기는 인접한 결정핵으로부터 성장시킨 결정립의 충돌에 의해 정해진다. 이 측면 성장은 인위적으로 제어된 것이 아니고, 자연 현상에 의한다. 이에 대해, 시간에 대해 연속적으로 에너지를 출력하는 에너지 빔, 여기서는 CW 레이저를 이용한 결정화 과정에서는, 에너지 빔을 스캔함으로써 플로우 패턴을 형성하고, 성장 방향을 어느 정도의 거리에 걸쳐서 제어하는 것이 가능하다.
③에 대해
목적으로 하는 결정립 이외의 성장을 억제하기 위해서는, 반도체막의 온도 구배를 제어하면 좋다.
채널 영역을 단결정으로 형성하기 위해서는, 플로우 패턴의 경계로 되는 결정립계가 채널 영역에 진입하는 것을 방지할 필요가 있다. 그래서, 본 발명에서는, 후술하는 바와 같이, 상기 ① ~ ③의 메카니즘을 거쳐서, 결정립계의 채널 영역으로의 진입을 방지하는 메카니즘을 제기한다.
-동작 반도체막의 형성 방법-
다음으로, 동작 반도체막의 형성 방법에 대해 설명한다.
[제 1 형성 방법]
처음으로, 제 1 형성 방법에 대해 설명한다. 도 1 및 도 2는 동작 반도체막의 제 1 형성 방법을 공정순으로 나타내는 개략도이다.
우선, 도 1의 (a)에 나타내는 바와 같이, 유리 기판(1) 상에 막 두께 400nm 정도로 버퍼층으로 되는 실리콘 산화막(2)을 형성한 후, 반도체막으로서 막 두께 200nm 정도로, 여기서는 비정질 실리콘으로 이루어진 비정질 실리콘막(3)을 PECVD법으로 형성한다. 비정질 실리콘막(3)의 막 두께는 후술하는 보온막의 막 두께와의 관계로부터, 400nm 이하, 바람직하게는 30nm ~ 200nm 정도로 한다. 다음으로, 수소를 내보내기 위해 유리 기판(1)에 450˚C에서 2시간의 열처리를 가한다.
계속하여, 도 1의 (b)에 나타내는 바와 같이, 비정질 실리콘막(3)을 섬 형상으로 가공한다. 본 실시예에서는, 도 3에 나타내는 바와 같이, 광폭 영역(3a)과 협폭 영역(3b)을 갖고, 협폭 영역(3b)이 광폭 영역(3a)에 대해 비대칭으로 위치하도록 연결되어 이루어지는 형상으로 되도록, 포토리소그래피 및 드라이 에칭에 의해 패터닝한다. 여기서, 광폭 영역(3a)과 협폭 영역(3b)과의 경계 근방이 네킹(necking) 영역으로 된다.
계속하여, 도 1의 (c)에 나타내는 바와 같이, 비정질 실리콘막(3)의 전체 면(측면 및 상면)을 덮도록, 분리막으로 되는 실리콘 산화막(4)을 PECVD법에 의해 막 두께 50nm 정도가 되도록 형성한다.
계속하여, 도 1의 (d)에 나타내는 바와 같이, 플라즈마 CVD법에 의해 실리콘 산화막(4)을 개재시켜 비정질 실리콘막(3)을 덮도록 비정질 실리콘막을 막 두께 250nm 정도로 형성하고, 니켈(Ni)을 사용한 금속 유기 고상 성장(金屬 誘起 固相 成長)에 의해 비정질 실리콘막을 다결정 실리콘막(5)으로 변화시킨다. 고상 성장을 유기하는 금속 불순물에는 Ni 이외의 것을 사용해도 좋다. 이 때, 고상 성장 온도를 570˚C, 열처리 시간을 8시간으로 한다. 이 처리에 의해, 막 두께 300nm 정도의 비정질 실리콘막은 다결정 실리콘막(5)으로 변화하지만, 분리막인 실리콘 산화막(4)에 덮여진 비정질 실리콘막(3)은 실리콘 산화막(3)이 Ni의 확산을 방지하기 때문에, 비정질 실리콘의 상태로 유지된다.
여기서, 화학 기상 성장법 또는 물리 증착법에 의해 비정질 실리콘막(3)을 덮도록 당초부터 다결정 실리콘막(5)을 형성하도록 해도 좋다. 또한, 비정질 형상의 실리콘을 사용해도 바람직하다.
계속하여, 도 2의 (a) 및 도 4에 나타내는 바와 같이, 다결정 실리콘막(5)을 광폭 영역(3b)의 측면 부위를 덮는 섬 형상으로 패터닝하고, 계속하여 노출한 실리콘 산화막(4)을 HF 용액을 사용하여 제거한다. 이 때, 협폭 영역(3b)의 표면은 측면 부위를 제거해 노출하고 있다.
계속하여, 도 2의 (b)에 나타내는 바와 같이, 협폭 영역(3b)을 실리콘 산화막(4)을 개재시켜 다결정 실리콘막(5)이 보온막으로서 측면으로부터 둘러싸는 상태에서, 상면으로부터 CW 레이저광, 여기서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 조사하고, 비정질 실리콘막(3)을 결정화시켜, 동작 반도체막(11)을 형성한다.
여기서 일예로서, 상기 고체 레이저는 파장이 532nm인 제 2 고주파를 사용한 반도체 LD 여기의 Nd:YVO4 레이저이고, 출력은 10W이다. 반도체 LD 여기의 고체 레이저는 그 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)가, 10Hz ~ 2MHz의 영역에서 0.1rms％ 이하, 에너지 빔의 출력 불안정성이 ±1％/시간 보다 작게 되어 있어, 다른 에너지 빔에 비해 현격히 우수하다.
또한, CW 레이저광 조사 부위는 기판 표면 측에 한정하지 않고, 이면 측으로부터 행해져도 좋다.
CW 레이저광의 조사 방향(주사(스캔) 방향)으로서는, 도 5에 나타내는 바와 같이, 면적이 큰 광폭 영역(3a)으로부터 면적이 작은 협폭 영역(3b)으로 향해, 협폭 영역(3b)의 길이 방향으로 평행하게 주사한다. 이 때, 폭이 급격하게 좁아지는 부위인 네킹 영역이 소위 필터 효과를 나타내서, 많은 결정립계가 그 영역에서 소멸하고, 결정립계의 협폭 영역(3b)으로의 진입이 억제되기 때문에, 단결정 실리콘이 형성된다. 또한, CW 레이저광의 조사시에 협폭 영역(3b)에 정합시켜, 연속적으로 에너지를 출력하는 CW 레이저광을 펄스 변조로 하여 조사하도록 해도 좋다.
본 형성 방법에서의 CW 레이저광 조사에 의한 단결정 실리콘 형성의 메카니즘을 이하에서 설명한다.
이 비정질 실리콘막(3)은, 협폭 영역(3b)의 측면 부위만이 보온막으로 되는 두꺼운 다결정 실리콘막(5)으로 덮여있기 때문에, 측면의 다결정 실리콘막(5)이 열욕으로서 작용한다. 그 결과, 협폭 영역(3b)의 측면으로부터 결정핵이 발생하는 일은 없다. 이 경우, 협폭 영역(3b)의 중심 부분으로부터 온도 저하가 진행하여 결정화하고 있지만, 협폭 영역(3b)의 측면 부위만이 다결정 실리콘막(5)으로 선택적으로 덮여져 있기 때문에, 이 측면 부위가 가장 온도 저하하기 어렵게 되어, 효율적인 결정화가 실현된다. 네킹 영역에서 선택된 단결정립은, 협폭 영역(3b)이 결정화 될 때의 종결정으로서 작용한다(도 6의 (a)). CW 레이저광은 협폭 영역(3b)에 평행하게 주사되므로 고체 액체 계면도 협폭 영역(3b)에 평행하게 이동한다. 결정화는 단지 한 개의 종결정으로부터 진행하기 때문에, 협폭 영역(3b)에는 단결정 실리콘이 형성되는 것으로 된다(도 6의 (b)).
광폭 영역(3a)에서의 결정 성장은, 광폭 영역(3a)의 에지(edge)에서 결정핵이 형성되어, 내부를 향해 성장이 진행된다.
그리고, 광폭 영역(3a)에서는, 도 7의 (a)에 나타내는 바와 같이, 결정립 지름이 5㎛ 이상, 즉 엑시머 레이저 결정화(ELC)에 의한 결정립 지름의 10배 ~ 100배의 크기에 상당하는 입자 지름이 큰 주사 방향으로 흐르도록 한 형상(플로우 패턴)으로 결정 성장이 이루어진다. 이 때, 결정립계는 광폭 영역(3a)의 중심을 향해 진행한다.
실제로 SEM에 의해 관측한 결과를 도 7의 (b)에 나타낸다. 이 화상에서는 두 번째 에칭을 행하고, 결정립계를 표면화시킨 모습을 나타낸다.
여기서, 본 예와의 비교를 위해, 협폭 영역(3b)을 광폭 영역(3a)에 대해 대칭이 되도록 형성한 일례를 도 7의 (c)에 나타낸다. 이와 같이, 광폭 영역(3a)에서 형성된 플로우 패턴의 결정립계는 광폭 영역(3a)의 중심을 향해 진행하는 경향이 있으므로, 광폭 영역(3a)의 중앙 부분에 협폭 영역(3b)을 설정하면, 결정립계가 협폭 영역(3b)에 다량으로 진입한다. 이 경우, 협폭 영역(3b)에서의 단결정 성장의 가능성은 매우 적게 된다.
이에 대해 본 예에서는, 협폭 영역(3b)이 광폭 영역(3a)에 대해 비대칭으로 되도록 형성되어 있기 때문에, 결정립계는 협폭 영역(3b)을 향해 경사지게 기울어져서, 협폭 영역(3b)의 광폭 영역(3a)과의 경계 부위에서는 결정립계가 협폭 영역(3b)의 벽과 충돌하여 소멸하고, 협폭 영역(3b)의 내부까지 진입하는 것이 억제된다. 이에 의해 협폭 영역(3b)은 단결정 상태로 되가 매우 쉽다.
또한, CW 레이저광은 면적이 큰 광폭 영역(3a)으로부터 면적이 작은 협폭 영역(3b)을 향해 주사되기 때문에, 결정립은 주사 거리가 긴 만큼 크게 성장하는 경향이 있게 된다. 큰 결정립이 형성되면 협폭 영역(3b)에 결정립계가 들어갈 확율도 감소한다. 따라서, 협폭 영역(3b)의 폭은 결정립의 폭보다도 좁은 것이 바람직하다.
또한, 협폭 영역(3b)에 있어서는, CW 레이저광에 의한 용융 후의 고화시에, 중앙 부위에서 저온도, 주변 부위에서 고온도로 온도 분포가 형성된다. 이 때문에, 중앙 부위로부터 주변 부위를 향해 온도 구배가 형성되어, 협폭 영역(3b)에 결정립계가 혼입해도 성장 중에 밖으로 빠져나간다. 즉, 주사 거리가 길게 되면 결함 부분은 전부 외부로 벗어나고, 이에 의해 단결정의 형성이 조장된다.
이상의 메카니즘에 의해, 협폭 영역(3b)이 단결정화된다.
계속하여, 도 2의 (c) 및 도 8에 나타내는 바와 같이, 형성된 동작 반도체막(11)의 실리콘 산화막(4) 및 다결정 실리콘막(5)이 존재하지 않는 부분을 레지스트막(12)으로 덮는다.
그리고, 도 2의 (d)에 나타내는 바와 같이, 레지스트막(12)을 마스크로 하여 다결정 실리콘막(5)을 드라이 에칭하여 제거한 후, 레지스트막(12)을 열화(灰化) 처리 등에 의해 제거하고, 다음으로 실리콘 산화막(4)을 HF 용액에 의해 제거한다.
이상에 의해, 동작 반도체막(실리콘 섬)(11)을 완성시킨다.
완성한 동작 반도체막(11)의 결정 상태의 SEM 사진을 도 10에 나타낸다.
여기서는, 결함을 명료화시키기 위해서 두 번째 에칭을 행하고, 협폭 영역(11b)만을 남기는 마스크 패턴을 이용하여 협폭 영역(11b)의 결정성을 조사했다. 이 때문에 광폭 영역(11a)의 일부가 소실하고 있다. 이 사진으로부터도, 협폭 영역(11b)이 단결정 상태로 되어 있다는 것이 확인된다.
이와 같이 하여 형성된 실리콘 섬을 이용하여, 도 9에 나타내는 바와 같이, 더욱 새로운 패터닝에 의해 광폭 영역(11a)에 대해 협폭 영역(11b)이 대칭으로 되는 형상의 TFT의 동작 반도체막(11)을 형성하여도 좋다. 여기서, 막의 박리 등의 결함은 실리콘 섬의 주연 부위에서 발생하기 쉽기 때문에, 이 패터닝에 의해 주연 부위를 제거함으로써 결함이 없는 보다 양호한 동작 반도체막이 형성된다.
-변형예-
여기서, 양호한 결정 성장을 고려하여, 패터닝 형상이 다른 동작 반도체막을 형성하는 변형예에 대해 설명한다.
본 예에서는, 비정질 실리콘막(3)을 섬 형상으로 가공할 때에, 도 11에 나타내는 바와 같이, 협폭 영역(3b)에 후의 레이저광 조사 공정에 있어서 광폭 영역(3a)의 플로우 패턴의 결정립계의 일부가 걸치는 일단부에 노치부(notch)(13)를 형성하여 둔다. 이에 의해, 플로우 패턴의 결정립계의 협폭 영역(3b) 내로의 진입이 더욱 억제되어, 보다 확실한 단결정화가 실현된다.
[제 2 형성 방법]
다음으로, 제 2 형성 방법에 대해 설명한다. 도 12 및 도 13은 동작 반도체막의 제 1 형성 방법을 공정순으로 나타내는 개략 단면도이다.
우선, 도 12의 (a)에 나타내는 바와 같이, 유리 기판(1) 상에 막 두께 400nm 정도로 버퍼층으로 되는 실리콘 산화막(2)을 형성한 후, 반도체막으로서 막 두께 200nm 정도로, 여기서는 비정질 실리콘으로 이루어진 비정질 실리콘막(31)을 PECVD법으로 형성한다. 비정질 실리콘막(31)의 막 두께는, 보온막의 막 두께와의 관계로부터 400nm 이하, 바람직하게는 30nm ~ 200nm 정도로 한다. 다음으로, 수소가 빠져 나오기 때문에 유리 기판(1)에 550℃로 2시간의 열처리를 가한다.
계속하여, 도 12(b) 및 도 14에 나타내는 바와 같이, 비정질 실리콘막(31)을 광폭 영역(31a) 및 협폭 영역(31b)을 갖고, 협폭 영역(31b)이 광폭 영역(31a)에 대해 대칭으로 위치하도록 연결되어 있는 형상이 되도록, 포토리소그래피 및 드라이 에칭에 의해 패터닝한다. 여기서, 광폭 영역(31a)과 협폭 영역(31b)과의 경계 근방이 네킹 영역이 된다.
계속하여, 도 12의 (c)에 나타내는 바와 같이, 비정질 실리콘막(31)의 전체 면(측면 및 상면)을 덮도록, 분리막으로 되는 실리콘 산화막(4)을 PECVD법에 의해 막 두께 50nm 정도가 되도록 형성한다.
계속하여, 도 12의 (d)에 나타내는 바와 같이, 플라즈마 CVD법에 의해 실리콘 산화막(4)을 개재시켜 비정질 실리콘막(31)을 덮도록 비정질 실리콘막을 막 두께 250nm 정도로 형성하고, 니켈(Ni)을 이용한 금속 유기 고상 성장에 의해 비정질 실리콘막을 다결정 실리콘막(5)으로 변화시킨다. 고상 성장을 유기하는 금속 불순물로는 Ni 이외의 것을 사용해도 좋다. 이 때, 고상 성장 온도를 570℃, 열처리 시간을 8시간으로 한다. 이 처리에 의해, 막 두께 300nm 정도의 비정질 실리콘막은 다결정 실리콘막(5)으로 변화하지만, 분리막인 실리콘 산화막(4)으로 덮인 비정질 실리콘막(31)은 실리콘 산화막(4)이 Ni의 확산을 방지하기 때문에, 비정질 실리콘의 상태로 유지된다.
여기서, 화학 기상 성장법 또는 물리 증착법에 의해 비정질 실리콘막(31)을 덮도록 당초부터 다결정 실리콘막(5)을 형성하도록 해도 좋다. 또한, 비정질 형상의 실리콘막을 이용해도 바람직하다.
계속하여, 도 13의 (a) 및 도 15에 나타내는 바와 같이, 다결정 실리콘막(5)을 협폭 영역(31b)의 측면 부위를 덮는 섬 형상으로 패터닝하고, 계속하여 노출한 실리콘 산화막(4)을 HF 용액을 사용하여 제거한다. 이 때, 협폭 영역(31b)의 표면은 측면부를 제거하여 노출되어 있다.
계속하여 도 13의 (b)에 나타내는 바와 같이, 협폭 영역(3b)을 실리콘 산화막(4)을 개재시켜 다결정 실리콘막(5)이 보온막으로서 측면으로부터 둘러싸는 상태에서, 상면으로부터 CW 레이저광, 여기서는 반도체 여기(LD 여기)의 고체 레이저(DPSS 레이저)를 조사하고, 비정질 실리콘막(31)을 결정화시켜, 동작 반도체 막(32)을 형성한다.
여기서 일예로서, 상기의 고체 레이저, 여기서는 CW 레이저는, 파장이 532nm의 제 2 고주파를 사용한 반도체 LD 여기의 Nd:YVO4 레이저이고, 출력은 10W이다. 반도체 LD 여기의 고체 레이저는 그 에너지 빔의 불안정성을 나타내는 노이즈(광 노이즈)가, 10Hz ~ 2MHz의 영역이고, 0.1rms％ 이하, 에너지 빔의 출력 불안정성이 ±1％/시간보다 작게 되어 있어, 다른 에너지 빔에 비해 현격히 우수하다.
또한, CW 레이저광 조사 부위는 기판 표면 측에 한정하지 않고, 이면측으로부터 행해져도 좋다.
본 형성 방법에서는, CW 레이저광을 비정질 실리콘막(31)에 조사하는 때에, 도 16에 나타내는 바와 같이, CW 레이저광의 빔 스폿(41)의 주사면(42)을 비정질 실리콘막(31)의 길이 방향(도면 중, X축으로 나타냄)에 직교하는 위치(도면 중, Y축 방향으로 나타냄)로부터 소정 각도만큼 경사시켜(경사각 φ), 비정질 실리콘막(31)의 길이 방향에 직교하는 방향(도면 중, Y축 및 화살표 M으로 나타냄)으로 빔 스폿(41)을 주사한다. 여기서, 빔 스폿(41)으로서는, 띠 형상 또는 타원 형상이고 주사면(42)이 거의 평탄면으로 된 것을 사용하는 것이 바람직하다. 이 때, 폭이 급격히 좁아지는 부위는 네킹 영역으로서 작용하기 때문에, 단결정 실리콘이 형성된다.
본 형성 방법에서의 CW 레이저광 조사에 의한 단결정 실리콘 형성의 메카니즘을 이하에서 설명한다.
도 17에 나타내는 바와 같이, TFT의 채널로 되는 협폭 영역(31b)을 단결정으로 형성하기 위해서는, 협폭 영역(31b)에서의 결정핵의 발생을 억제하는 동시에, 광폭 영역(31a)에서의 면적이 큰 영역(A)에서 성장한 결정립의 경계로 되는 결정립계가 협폭 영역(31b)에 침입하는 것을 방지할 필요가 있다. 본 형성 방법에서는, 협폭 영역(31b)의 광폭 영역(31a)과의 경계 부위에 대해 빔 스폿(41)을 경사시키면서 스캔 조사하여 두고, 결정립계는 빔 스폿(41)의 주사면(42)의 경계와 직교하는 방향으로 형성되기 때문에, 결정립계가 X축 방향에 대해 빔 스폿(41)을 경사시킨 비율만큼 경사져서 형성시킨다. 이것에 의해, 소정의 결정핵으로부터 성장한 단일 결정립의 결정립계가 협폭 영역(31b)에 침입해도, 결정립계는 협폭 영역(31b)을 향해 경사져서 기울어지고, 협폭 영역(31b)의 광폭 영역(31a)과의 경계 부위에서는 결정립계가 협폭 영역(31b)의 벽과 충돌하여 대부분 소멸하기 때문에, 결정립계가 협폭 영역(31b)의 내부까지 진입하는 것이 억제된다. 이에 의해 협폭 영역(31b)은 단결정 상태로 되기가 매우 쉽다.
본 형성 방법의 경우, 상술한 제 1 형성 방법과 달리, 광폭 영역(3a)과 협폭 영역(3b)과의 경계 부위에서 결정립계가 확실하게 사선으로 진입한다. 즉, 본 형성 방법에 의하면, 협폭 영역(31b)의 벽으로의 결정립계의 충돌을, 다시 말하면 우발성에 의존하지 않고 확실하게 야기시킬 수 있다.
상기 설명 내용을 근거로 하면, 빔 스폿(41)의 주사면(42)의 경사각 φ로서는, +15°~ +75° 또는 -75°~ -15°로 하는 것이 바람직하다. +15°이하(-15°이상)이면, 협폭 영역(31b)의 벽으로의 결정립계의 충돌이 곤란하게 되고, +75°이상(-75°이하)이면, 협폭 영역(31b)의 단결정화율이 저하되기 때문에, CW 레이저광의 비정질 실리콘막(31)으로의 실효성있는 조사를 확보하는 것이 곤란하게 되기 때문이다.
또한, 비정질 실리콘막(31)은, 협폭 영역(31b)의 측면 부위만이 보온막으로 되는 두꺼운 다결정 실리콘막(5)으로 덮여있기 때문에, 측면의 다결정 실리콘막(5)이 열용량이 큰 열욕으로서 기능하고, 융액의 냉각 속도를 적게 하고, 또한 비결정 실리콘막(31)의 온도 분포를 제어하여, 핵형성 위치 및 결정 성장 방향을 제어한다. 이 경우, 협폭 영역(31b)의 중심 부부으로부터 온도 저하가 진행하여 결정화되어 가지만, 광폭 영역(31b)의 측면 부위만이 다결정 실리콘막(5)에서 선택적으로 덮이므로써, 이 측면 부위가 가장 온도 저하하기 어렵게 되어, 효율적인 결정화가 실현된다. 그 결과, 협폭 영역(31b)의 측벽으로부터 결정핵이 발생하는 일이 없이, 확실하게 입자 지름이 큰 결정 상태를 실현할 수 있다.
또한, 결정립은 레이저 주사 거리가 긴 만큼 크게 성장하는 경향이 있기 때문에, 사선 방향으로 결정 성장시키는 것이 유익하다. 또한, 제 1 형성 방법과 같이, 협폭 영역(31b)을 광폭 영역(31a)에 대해 비대칭으로 형성하는 것, 병렬로 광폭 영역(31a)을 크게 형성하는 것에 의해, 더욱 레이저 주사 거리를 늘릴 수 있다. 거대 결정립이 형성되면, 협폭 영역(31b)에 결정립계가 들어갈 확률도 보다 감소한다.
협폭 영역(31b)에 있어서는, CW 레이저광에 의한 용융 후의 고화시에, 중앙 부위에서 저온도, 주변 부위에서 고온도로 온도 분포가 형성된다. 이 때문에, 중 앙 부위로부터 주변 부위를 향해 온도 구배가 형성되어, 협폭 영역(31b)에 결정립계가 혼입해도 성장 중에 밖으로 빠져나간다. 즉, 주사 거리가 길게 되면 결함 부분은 전부 외부로 벗어나고, 이에 의해 단결정의 형성이 조장된다.
이상의 메카니즘에 의해, 협폭 영역(31b)이 단결정화된다.
그 후, 제 1 형성 방법과 마찬가지로, 도 13의 (c)에 나타내는 바와 같이, 형성된 동작 반도체막(32)의 실리콘 산화막(4) 및 다결정 실리콘막(5)이 존재하지 않는 부분을 레지스트막(12)으로 덮는다.
그리고, 도 13의 (d)에서 나타내는 바와 같이, 레지스트막(12)을 마스크로 하여 다결정 실리콘막(5)을 드라이 에칭하여 제거한 후, 레지스트막(12)을 열화 처리 등에 의해 제거하고, 다음으로 실리콘 산화막(4)을 HF 용액에 의해 제거한다.
이상에 의해, 동작 반도체막(32)(실리콘 섬)을 완성시킨다.
완성한 동작 반도체막(32)의 결정 상태의 광학 현미경에 의한 사진을 도 18에 나타낸다.
여기서는, 빔 스폿에 경사각 φ을 부여하여 결정화한 때의 일예로서, 경사각 φ= 45°로 한 것을 예시한다. 협폭 영역에는 큰 결정립계는 없고 단일 결정립으로 되어 있는 것을 확인할 수 있다. 또한, 협폭 영역의 막의 간섭색에도 큰 색의 변화가 보이지 않는 것으로부터, 평탄한 막이 얻어지고 있는 것을 알 수 있다. 동작 반도체막의 평탄성으로서는, 표면조 Ra가 7정도 이하이면 충분히 평탄하다고 볼 수 있다. 실제, 이 협폭 영역의 표면조 Ra를 AFM 관찰상에 의해 조사한 경우, Ra = 6.1nm였다.
다음으로, 도 18의 광학 현미경 사진(경사각 φ: 45도)과 동일 영역의 협폭 영역을 TEM에 의해 관찰한 결과를 도 19에 나타낸다.
전자 회절상에서는 전위 등이 없는 깨끗한 패턴이 보이고, 5㎛×20㎛ 정도의 협폭 영역에서는 결정립계가 전부 보이지 않고, 단일 결정립인 것을 알 수 있다. 또한, 전자 회절상으로부터 이 협폭 영역의 단결정 상태는 (110) 배향인 것을 알 수 있다. 또한, 마찬가지로 단결정 상태로서 (100) 배향으로 제어하는 것도 가능하다. 실제, 본 발명자가 협폭 영역의 단결정 상태를 조사해 보았더니, 경사각 φ가 15°~ 45°, 바람직하게는 30°~ 45°이면, (100) 배향, 경사각 φ가 45°~ 75°, 바람직하게는 45°~ 60이면, (110) 배향으로 되기 쉬운 경향이 있다는 것을 알아냈다.
이상으로부터, 본 형성 방법에 의하면, 비정질 실리콘막(31)의 협폭 영역(31b)을 결정화할 때에, 결정성이 우수한 단일 결정립의 형성, 및 결정의 배향성의 제어가 가능하다.
이와 같이 해서 형성된 실리콘 섬을 이용하여, 도 20에 나타내는 바와 같이, 더욱 새로운 패터닝에 의해 광폭 영역(32a) 및 협폭 영역(32b)을 갖는 TFT의 동작 반도체막(32)을 형성해도 좋다. 여기서, 막의 박리 등의 결함은 실리콘 섬의 주연 부위에 발생하기 쉽기 때문에, 이 패터닝에 의해 주연 부위를 제거함으로써, 결함이 없는 양호한 동작 반도체막이 형성된다.
-변형예-
상술한 제 2 형성 방법은, CW 레이저광을 비정질 실리콘막(31)에 조사할 때 에, 빔 스폿(41)의 주사면(42)을 경사각 φ만큼 경사시켜 비정질 실리콘막(31)의 길이 방향에 직교하는 방향으로 빔 스폿(41)을 주사하는 내용을 개시하였지만, 본 변형예에서는 도 21에 나타내는 바와 같이, 빔 스폿(41)의 주사면(42)의 경사각 φ만큼 경사시켜, 이 경사각 φ의 방향(도면 중, 화살표 N으로 나타냄)으로 빔 스폿(41)을 주사한다. 또한, 본 변형예에서는, 빔 스폿(41)의 주사 방향만이 제 2 형성 방법과 다르고, 동작 반도체막(32)의 형상이나 결정화의 양태 및 그 메카니즘, 및 CW 레이저의 구성이나 그 사용 양태(주사 방향을 제외함) 등에 대해서는, 제 2 형성 방법과 동일하다.
완성한 동작 반도체막(32)의 결정 상태의 광학 현미경에 의한 사진을 도 22에 나타낸다.
여기서는, 빔 스폿에 경사각 φ를 부여하여 결정화한 때의 각 예로서, 경사각 φ 및 주사 방향 = -45°, 30°, 45°, 60°로 한 것을 각각 도 22의 (a), (b), (c), (d)에 표시한다. 각각의 사진에서, 협폭 영역에는 큰 결정립계는 없고 단일 결정립으로 되어 있는 것을 확인할 수 있다. 또한, 협폭 영역의 막의 간섭색에도 큰 색의 변화를 볼 수 없는 것으로부터, 평탄한 막이 얻어지는 것을 알 수 있다.
다음으로, 도 22의 광학 현미경에 의한 사진(경사각 φ 및 주사 방향 = 30°, 45°, 60°)과 동일한 협폭 영역을 EBSD(Electron Back Scattered Diffraction) 장치에 의해 관찰한 매핑(mapping) 해석 결과를 도 23에 나타낸다. 도 22의 (a), (b), (c)가 각각 경사각 φ 및 주사 방향 = 30°, 45°, 60°에 대응하고 있다. 각 도면 중, 결정립 표면의 방위가 (100)에 대해 어느 방향을 나타내 고 있는가를 기본 삼각형의 색으로 표시하고 있다.
결정 방위의 지표를 나타내는 IPE(Inverse Pole Figure) 맵 해석에서는, 협폭 영역의 전역에서 큰 색 변화는 없고 동일 색으로 나타내고 있는 것으로부터, 단일 결정립인 것을 알 수 있다. 또한, EBSD 장치에서의 선명도의 지표를 나타내는 IQ(Image Quality) 맵 해석에서도, 협폭 영역의 결정립을 선명하게 확인할 수 있는 것으로부터, 협폭 영역에서는 결정립계나 표층에 왜곡이 없이 결정성이 매우 우수한 결정립이 형성되어 있는 것을 알 수 있다.
또한, 동일한 경사각 φ 및 주사 방향에 의한 레이저 주사로 형성한 협폭 영역의 부분을 각각 임의로 선택하여 EBSD 해석해 보았더니, 동일한 경사각 φ 및 주사 방향에서는 각각의 결정의 배향성이 (100)에 비교적 가까운 것으로 나타났다. 이것으로부터, 경사각 φ 및 주사 방향을 조절함으로써 결정의 배향성을 어느 정도 제어 가능한 것을 알 수 있었다. 구체적으로, 본 발명자가 협폭 영역의 단결정 상태를 조사해 보았더니, 경사각 φ가 15°~ 45°, 바람직하게는 30°~ 45°이면, (100) 배향, 경사각 φ가 45°~ 75°, 바람직하게는 45°~ 60°이면, (110) 배향으로 되기 쉬운 경향이 있는 것으로 판명되었다.
본 변형예에서도, 제 2 형성 방법과 마찬가지로, 협폭 영역(31b)의 벽으로의 결정립계의 충돌을, 다시 말해 우발성에 의존하지 않고 확실하게 야기시키는 것이 가능하고, 협폭 영역(31b)을 확실하게 입자 지름이 큰 단결정 상태로 할 수 있다.
-TFT의 제작-
상기와 같이 형성된 동작 반도체막(11 또는 32)을 사용하여, TFT(n 채널 TFT)를 제조한다. 도 24 ~ 도 27은, 본 실시예에 따른 TFT의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 이하, 제 1 형성 방법에 의한 동작 반도체막(11)을 사용하는 것으로 하여 설명한다.
우선, 도 24의 (a)에 나타내는 바와 같이, 유리 기판(21) 상에 버퍼로 되는 실리콘 산화막(22)을 개재시켜 상기의 수법에 의해 형성된 동작 반도체막(11)을 준비한다. 여기서는, 동작 반도체막(11)의 협폭 영역(11b)이 채널로서 기능하게 된다.
계속하여, 도 24의 (b)에 나타내는 바와 같이, 동작 반도체막(11) 상에 막 두께 120nm 정도로 게이트 산화막으로 되는 실리콘 산화막(23)을 PECVD법에 의해 형성한다. 이 때, 다른 수법, 예를 들면 LPCVD법 또는 스퍼터링(sputtering)법 등을 사용하여도 좋다.
계속하여, 도 24의 (c)에 나타내는 바와 같이, 막 두께 350nm 정도가 되도록 알루미늄막(또는 알루미늄 합금막)(24)을 스퍼터링법에 의해 성막 형성한다.
계속하여, 도 25의 (a)에 나타내는 바와 같이, 알루미늄막(24)을 포토리소그래피 및 이어지는 드라이 에칭에 의해 전극 형상으로 패터닝하여, 게이트 전극(24)을 형성한다.
계속해서, 도 25의 (b)에 나타내는 바와 같이, 패터닝된 게이트 전극(24)을 마스크로 하여 실리콘막(23)을 패터닝하고, 게이트(24)의 형상을 모방한 형상의 게이트 산화막(23)을 형성한다.
계속해서, 도 25의 (c)에 나타내는 바와 같이, 게이트 전극(24)을 마스크로 하여 동작 반도체막(11)의 게이트 전극(24)의 양측 부위에 이온 도핑한다. 구체적으로는, n형 불순물, 여기서는 인(P)을 가속 에너지 10keV, 도스량 5×1015/cm2의 조건에서 이온 도핑하여, 소스/드레인 영역을 형성한다.
계속해서, 도 26의 (a)에 나타내는 바와 같이, 소스/드레인 영역의 인을 활성화하기 위해 엑시머 레이저 조사를 행한 후, 도 26의 (b)에 나타내는 바와 같이, 전면을 덮도록 막 두께 300nm 정도로 SiN을 퇴적하고, 층간 절연막(25)을 형성한다.
계속해서, 도 27의 (a)에 나타내는 바와 같이, 게이트 전극(24) 위, 동작 반도체막(11)의 소스/드레인 영역 위를 각각 노출시키는 각 콘택트 홀(26)을 층간 절연막(25)에 개구 형성한다.
계속해서, 도 27의 (b)에 나타내는 바와 같이, 각 콘택트 홀(26)을 매립하도록 알루미늄 등의 금속막(27)을 형성한 후, 도 27의 (c)에 나타내는 바와 같이, 금속막(27)을 패터닝하고, 각각 콘택트 홀(26)을 통하여 게이트 전극(24), 동작 반도체막(11)의 소스/드레인 영역과 도통하는 배선(27)을 형성한다.
그 후, 전면을 덮는 보온막의 형성 등을 거쳐, n형 TFT를 완성시킨다.
실제로, 본 실시예의 n형 TFT를, 동작 반도체막(11)이 채널 길이 5㎛ 정도, 채널 폭 3㎛ 정도로 되도록 제작하고, 그 이동도를 측정한 결과, 560cm2/Vs라고 하는 고이동도가 달성되었다(도 28의 (a)). 또한, 동일한 수법에 의해 p형 TFT를 제작하여 이동도를 측정한 결과, 200cm2/Vs를 실현하였다(도 28의 (b)).
또한, 제 2 형성 방법에 의한 동작 반도체막(32)을 사용하고, 도 24 ~ 도 27과 마찬가지로 하여 n형 TFT(채널 길이 5㎛ 정도, 채널 폭 3㎛ 정도)를 제작하고, 그 이동도를 측정한 결과, 580cm2/Vs라고 하는 고이동도가 달성되었다(도 29의 (a)). 또한, 동일한 수법에 의한 p형 TFT를 제작하여 이동도를 측정한 결과, 234cm2/Vs를 실현하였다(도 29의 (b)).
이상 설명한 바와 같이, 본 실시예에 의하면, 결정립계의 영향이 무시할 수 있을 정도로 작아 우수한 동작 반도체막(11 또는 32)을 형성하여, 매우 높은 이동도의 TFT를 실현할 수 있다.
또한, 본 실시예에서는, 반도체막으로서 비정질 실리콘을 이용하였지만, 비정질 실리콘 이외에 다결정 실리콘을 이용해도 좋다. 또한, 이 다결정 실리콘은 금속 유기 고상 성장으로 형성해도 좋다. 또한, 결정화 시에는, 기판 온도를 상승시켜 결정 품질을 개량하거나, 열 왜곡를 완화시켜도 바람직하다. 또한, 실리콘과 게르마늄의 혼합물(화합물)을 사용해도 좋다.
본 실시예에서 설명한 반도체 장치는, TFT를 구비한 주변 회로 일체형의 액정 디스플레이(LCD)나 시스템 온 패널(system on panel), 시스템 온 글라스(system on glass), 또는 SOI 소자로서 적용하는 것이 가능하다.
이하, 본 발명의 양태를 부기로서 모아서 기재한다.
(부기 1)
기판과,
상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 포함하고,
상기 동작 반도체막은 광폭 영역과 협폭 영역이 연결되어 이루어진 형상으로 되어 있고,
상기 광폭 영역은 결정립이 큰 플로우 패턴의 상태이고, 상기 플로우 패턴의 결정립계의 방향이 상기 협폭 영역의 길이 방향과 비평행인 동시에,
상기 협폭 영역은 거의 단결정 상태인 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 협폭 영역이 채널로서 기능하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 협폭 영역은 상기 플로우 패턴의 상기 결정립계의 일부가 걸치는 일단부에 노치부가 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 4)
상기 협폭 영역의 폭은 결정립의 폭보다 좁은 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 5)
기판과,
상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 구비하여 이루어진 박막형의 반도체 장치의 제조 방법으로서,
상기 기판의 위쪽으로 상기 동작 반도체막으로 되는 반도체막을 형성하는 공 정과,
상기 반도체막을, 광폭 영역과 협폭 영역을 갖고, 상기 협폭 영역이 상기 광폭 영역에 대해 비대칭으로 위치하도록 연결되어 이루어지는 형상으로 가공하는 공정과,
상기 반도체막을 가공한 후, 상기 협폭 영역의 측면 부위를 선택적으로 덮도록 분리막을 개재시켜 이 협폭 영역의 보온막을 형성하는 공정과,
상기 보온막이 형성된 상태에서, 상기 반도체막에 대해 상기 광폭 영역으로부터 상기 협폭 영역을 향해 상기 협폭 영역의 길이 방향을 따라 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 6)
상기 반도체막을 가공할 때에, 상기 협폭 영역에 노치를 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 반도체막을 결정화한 후, 상기 반도체막을 상기 협폭 영역이 상기 광폭 영역에 대해 대칭으로 위치하는 형상이 되도록 상기 반도체막의 주연 부위를 제거하여 상기 반도체막을 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 에너지 빔은 시간에 대해 연속적으로 에너지를 출력하는 것인 것을 특 징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 9)
시간에 대해 연속적으로 에너지를 출력하는 상기 에너지 빔이 CW 레이저광인 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 CW 레이저광이 반도체 여기의 고체 레이저광인 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 에너지 빔의 출력 불안정성이 ±1％/시간보다 작은 값인 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 반도체막을 두께가 400nm 이하가 되도록 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 협폭 영역을 상기 동작 반도체막의 채널로 되도록 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 14)
상기 협폭 영역을 그 폭이 결정립의 폭보다 좁게 되도록 형성하는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 15)
상기 빔 스폿은 띠 형상 또는 타원 형상이고, 상기 주사면이 거의 평탄면으로 된 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 16)
기판과,
상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 구비하여 이루어진 박막형의 반도체 장치의 제조 방법으로서,
상기 기판의 위쪽에 상기 동작 반도체막으로 되는 반도체막을 형성하는 공정과,
상기 반도체막을 협폭 영역과 광폭 영역을 갖는 형상으로 가공하는 공정과,
빔 스폿의 주사면을 상기 반도체막의 길이 방향에 직교하는 위치로부터 경사시켜 상기 반도체막에 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 17)
상기 반도체막에 상기 에너지 빔을 조사할 때에,
상기 반도체막을 길이 방향을 따라 상기 빔 스폿을 주사하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 반도체막에 상기 에너지 빔을 조사할 때에,
경사시킨 상기 빔 스폿의 주사면과 직교하는 방향으로 상기 빔 스폿을 주사하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 빔 스폿의 주사면의 상기 경사각도를 +15°~ +75°, 또는 -75°~ -15°로 하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 반도체막을 가공할 때에, 상기 협폭 영역에 노치를 형성하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 21)
상기 반도체막을 가공할 때에, 상기 협폭 영역의 측면 부위를 덮도록 분리막을 개재시켜 이 협폭 영역의 보온막을 형성하는 공정을 더 포함하고,
상기 보온막이 형성된 상태에서, 상기 반도체막에 대해 상기 협폭 영역의 길이 방향을 따라 상기 에너지 빔을 조사하는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 22)
상기 반도체막을 결정화한 후, 상기 반도체막을 상기 협폭 영역이 상기 광폭 영역에 대해 대칭으로 위치하는 형상으로 되도록 상기 반도체막의 주연 부위를 제거하여 상기 동작 반도체막을 형성하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 23)
상기 에너지 빔은 시간에 대해 연속적으로 에너지를 출력하는 것인 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 24)
시간에 대해 연속적으로 에너지를 출력하는 상기 에너지 빔이 CW 레이저광인 것을 특징으로 하는 부기 23에 기재된 반도체 장치의 제조 방법.
(부기 25)
상기 CW 레이저광이 반도체 여기의 고체 레이저광인 것을 특징으로 하는 부기 24에 기재된 반도체 장치의 제조 방법.
(부기 26)
상기 에너지 빔의 출력 불안정이 ±1％/시간보다 작은 값인 것을 특징으로 하는 부기 23에 기재된 반도체 장치의 제조 방법.
(부기 27)
상기 반도체막을 두께가 400nm 이상이 되도록 형성하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 28)
상기 협폭 영역을 상기 동작 반도체막의 채널이 되도록 형성하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 29)
상기 협폭 영역을 그 폭이 결정립의 폭보다 좁게 되도록 형성하는 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 30)
상기 빔 스폿은 띠 형상 또는 타원 형상이고, 상기 주사면이 거의 평탄면으 로 된 것을 특징으로 하는 부기 16에 기재된 반도체 장치의 제조 방법.
(부기 31)
상기 협폭 영역(채널로 되는 위치)에 정합시켜, 연속적으로 에너지를 출력하는 상기 CW 레이저광을 펄스 변조로 하여 조사하는 것을 특징으로 하는 부기 5 ~ 30 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 결정 위치의 영향이 무시할 수 있을 정도로 작은 반도체 박막으로부터 동작 반도체막을 형성하여, 매우 높은 이동도의 박막형의 반도체 장치와, 이 반도체 장치를 용이하고 확실하게 제조하는 것을 가능하게 하는 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (36)

  1. 기판과,
    상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 포함하고,
    상기 동작 반도체막은 광폭 영역과 협폭 영역이 연결되어 이루어지는 형상으로 되어 있고,
    상기 광폭 영역은 결정립(結晶粒)이 큰 플로우 패턴의 상태이고, 상기 플로우 패턴의 결정립계의 방향이 상기 협폭 영역의 길이 방향과 비(非)평행인 동시에,
    상기 협폭 영역은 단결정 상태인
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 협폭 영역이 채널로서 기능하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 협폭 영역은 상기 플로우 패턴의 상기 결정립계의 일부가 걸치는 일단부에 노치부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 기판과,
    상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 구비하여 이루어진 박막형 반도체 장치의 제조 방법으로서,
    상기 기판의 위쪽에 상기 동작 반도체막으로 되는 반도체막을 형성하는 공정과,
    상기 반도체막을, 광폭 영역과 협폭 영역을 갖고, 상기 협폭 영역이 상기 광폭 영역에 대해 비대칭으로 위치하도록 연결되어 이루어진 형상으로 가공하는 공정과,
    상기 반도체막을 가공한 후, 상기 협폭 영역의 측면 부위를 선택적으로 덮도록, 분리막을 개재시켜 이 협폭 영역의 보온막을 형성하는 공정과,
    상기 보온막이 형성된 상태에서, 상기 반도체막에 대해 상기 광폭 영역으로부터 상기 협폭 영역을 향해 상기 협폭 영역의 길이 방향을 따라 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 반도체막을 결정화한 후, 상기 반도체막을 상기 협폭 영역이 상기 광폭 영역에 대해 대칭으로 위치하는 형상이 되도록 상기 반도체막의 주연(周緣) 부위를 제거하여 상기 동작 반도체막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 기판과,
    상기 기판의 위쪽에 패턴 형성된 동작 반도체막을 구비하여 이루어진 박막형 반도체 장치의 제조 방법으로서,
    상기 기판의 위쪽에 상기 동작 반도체막으로 되는 반도체막을 형성하는 공정과,
    상기 반도체막을 협폭 영역과 광폭 영역을 갖는 형상으로 가공하는 공정과,
    에너지 빔의 빔 스폿의 주사면을 상기 반도체막의 길이 방향에 직교하는 위치로부터 경사시켜 상기 반도체막에 상기 에너지 빔을 조사하여 상기 반도체막을 결정화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체막에 상기 에너지 빔을 조사할 때에, 상기 반도체막의 길이 방향을 따라 상기 에너지 빔의 빔 스폿을 주사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 반도체막에 상기 에너지 빔을 조사할 때에, 경사시킨 상기 빔 스폿의 주사면과 직교하는 방향으로 상기 빔 스폿을 주사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 에너지 빔의 빔 스폿은 띠 형상 또는 타원 형상이고, 상기 빔 스폿의 주사면이 평탄면으로 된 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 에너지 빔을, 시간에 대해 연속적으로 에너지를 출력하는 CW 레이저 빔으로 하는 동시에,
    상기 협폭 영역에 정합(整合)시켜, 상기 CW 레이저 빔을 펄스 변조하여 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 4 항에 있어서,
    상기 반도체막의 가공시에 상기 협폭 영역에 노치부가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 4 항에 있어서,
    상기 반도체막을 결정화한 후, 상기 반도체막을 상기 협폭 영역이 상기 광폭 영역에 대해 대칭으로 위치하는 형상이 되도록 상기 반도체막의 주연(周緣) 부위를 제거하여 상기 동작 반도체막을 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 4 항에 있어서,
    상기 에너지 빔은 시간에 대하여 연속적으로 에너지를 출력하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔은 CW 레이저 빔인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 CW 레이저 빔은 반도체 여기(semiconductor excitation)의 고체 레이저 빔인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 에너지 빔의 출력 불안정성이 ±1 %/hour 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 4 항에 있어서,
    상기 반도체막이 400nm 이하의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 4 항에 있어서,
    상기 협폭 영역은 상기 동작 반도체막용 채널이 되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 4 항에 있어서,
    상기 협폭 영역은 상기 반도체막의 결정립의 폭보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 4 항에 있어서,
    상기 에너지 빔의 빔 스폿은 띠 형상 또는 타원 형상이고, 상기 에너지 빔의 주사면은 평탄면으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 14 항에 있어서,
    연속적으로 에너지를 출력하는 상기 CW 레이저 빔은 협폭 영역(채널이 될 위치)에 정합시켜 펄스 변조로 조사(照射)되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 6 항에 있어서,
    상기 에너지 빔을 상기 반도체막에 조사할 때, 상기 빔 스폿은 상기 반도체막의 길이 방향을 따라 주사되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 6 항에 있어서,
    상기 에너지 빔을 상기 반도체막에 조사할 때, 경사시킨 상기 빔 스폿의 주사면에 대하여 수직한 방향으로 주사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 6 항에 있어서,
    상기 빔 스폿의 주사면의 경사각은 +15°와 +75°사이의 범위 또는 -75°와 -15°사이의 범위 내에 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 6 항에 있어서,
    상기 반도체막의 가공시에 상기 협폭 영역에 노치부가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 22 항에 있어서,
    상기 반도체막을 가공한 후에, 분리막을 통해 상기 협폭 영역의 측부를 덮도록 상기 협폭 영역 상에 보온막을 형성하는 단계를 더 포함하고,
    상기 에너지 빔은 상기 보온막이 형성된 상태에서 상기 협폭 영역의 길이 방향을 따라 상기 반도체막에 조사되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 25 항에 있어서,
    상기 반도체막을 결정화한 후, 상기 반도체막을 상기 협폭 영역이 상기 광폭 영역에 대해 대칭으로 위치하는 형상이 되도록 상기 반도체막의 주연 부위를 제거하여 상기 동작 반도체막을 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 6 항에 있어서,
    상기 에너지 빔은 시간에 대하여 연속적으로 에너지를 출력하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 시간에 대하여 연속적으로 에너지를 출력하는 상기 에너지 빔은 CW 레이저 빔인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 29 항에 있어서,
    상기 CW 레이저 빔은 반도체 여기의 고체 레이저 빔인 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 28 항에 있어서,
    상기 에너지 빔의 출력 불안정성이 ±1 %/hour 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 6 항에 있어서,
    상기 반도체막이 400nm 이하의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 6 항에 있어서,
    상기 협폭 영역은 상기 동작 반도체막용 채널이 되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 6 항에 있어서,
    상기 협폭 영역은 상기 반도체막의 결정립의 폭보다 좁은 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 6 항에 있어서,
    상기 에너지 빔의 빔 스폿은 띠 형상 또는 타원 형상이고, 상기 에너지 빔의 주사면은 평탄면으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 29 항에 있어서,
    연속적으로 에너지를 출력하는 상기 CW 레이저 빔은 협폭 영역(채널이 될 위치)에 정합시켜 펄스 변조로 조사되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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