JP2002532806A - コンピュータ・システムの異なるパーティション中で複数のオペレーティング・システムを動作させ、異なるパーティションが共用メモリを介して相互に通信できるようにするコンピュータ・システムおよび方法 - Google Patents

Abstract

(57)【要約】 コンピュータ・システムは、コンピュータ・システム内の異なるパーティションに構成できる複数の処理モジュールと、メイン・メモリとを含む。各パーティションは、別々のオペレーティング・システムの制御下で動作する。少なくとも１つの共用メモリ・ウインドウがメイン・メモリ内に規定され、複数のパーティションが、この共用メモリ・ウインドウへの共用アクセス権を有する。各パーティションにはまた、排他メモリ・ウインドウも割り当てられる。異なるパーティション上で実行されるプログラム・コードにより、これらのパーティションは、共用メモリ・ウインドウを介して相互に通信することができる。各パーティション中のプロセッサの物理アドレス空間を、各パーティションに割り当てられたそれぞれの排他メモリ・ウインドウにマッピングする手段も提供され、したがって、各パーティションに割り当てられた排他メモリ・ウインドウは、それらのパーティション上で実行されるそれぞれのオペレーティング・システムには、すべて同じベース・アドレスで開始するように見える。

Description

【発明の詳細な説明】

【０００１】 （著作権および商標に関する通知） 本特許文書の開示の一部は、著作権保護を受ける材料を含む。著作権所有者は
、米国特許商標庁の特許ファイルまたは記録に出ている特許文書または特許開示
を誰がファクシミリ複製しようとも異議を有しないが、その他の場合は、何であ
ろうともあらゆる権利を保持する。

【０００２】 Ｕｎｉｘは、Ｔｈｅ Ｏｐｅｎ Ｇｒｏｕｐの登録商標である。ＳＣＯおよび
Ｕｎｉｘｗａｒｅは、Ｔｈｅ Ｓａｎｔａ Ｃｒｕｚ Ｏｐｅｒａｔｉｏｎ，Ｉ
ｎｃ．の登録商標である。Ｍｉｃｒｏｓｏｆｔ、Ｗｉｎｄｏｗ、Ｗｉｎｄｏｗ
ＮＴおよび／または本明細書で参照するその他のＭｉｃｒｏｓｏｆｔ製品は、Ｍ
ｉｃｒｏｓｏｆｔ Ｃｏｒｐｏｒａｔｉｏｎの商標または登録商標である。Ｉｎ
ｔｅｌ、Ｐｅｎｔｉｕｍ、Ｐｅｎｔｉｕｍ ＩＩ Ｘｅｏｎ、Ｍｅｒｃｅｄ、お
よび／または本明細書で参照するその他のＩｎｔｅｌ製品は、Ｉｎｔｅｌ Ｃｏ
ｒｐｏｒａｔｉｏｎの商標または登録商標である。

【０００３】 （発明の背景） （発明の分野） 本発明は、一般にコンピュータ・システムに関し、より詳細には、コンピュー
タ・システム上の異なるパーティション中で複数のオペレーティング・システム
を動作させ、異なるパーティションが共用メモリを介して相互に通信できるよう
にするコンピュータ・システムに関する。

【０００４】 （関連技術） コンピュータ・システムは通常、プロセッサ、メイン・メモリ、および入出力
装置（例えばプリンタ、ネットワーク・インターフェース、グラフィック・ディ
スプレイ（図形表示）インターフェース）を含む。コンピュータ・システムは、
データ項目のソースまたは宛先を指定するためのアドレス指定方式を用いる。デ
ータのアクセスを含めたメモリ管理機能、ならびに他の管理機能は、オペレーテ
ィング・システムを介して制御される。様々なオペレーティング・システムが市
販されており、それぞれは、それ自体の独自の特徴および能力を有している。従
来のコンピュータ・システムは、通常、単一のオペレーティング・システムを採
用する。

【０００５】 現代のコンピュータ・システムが発展し、ユーザーの要求が増すにつれ、複数
のオペレーティング・システムを採用する必要性が増している。残念ながら、複
数のオペレーティング・システムは、コンピュータ・システムの動作の複雑さを
かなり増大させる。

【０００６】 異なるオペレーティング・システムを含めた複数のオペレーティング・システ
ムが、コンピュータ・システム上の異なるパーティション中で動作できるように
し、異なるパーティション中で稼動するオペレーティング・システムおよびその
他のクライアントとを含む、異なるパーティションが、共用メモリを介して相互
に通信できるようにする、コンピュータ・システムおよび方法が必要とされてい
る。

【０００７】 （発明の概要） 本発明は、複数のオペレーティング・システムが単一のコンピュータ・アーキ
テクチャ内の異なるパーティション中で動作できるようにし、異なるパーティシ
ョンが共用メモリを介して相互に通信できるようにする、コンピュータ・システ
ムおよび方法を対象とする。

【０００８】 本発明の第１の態様によれば、このコンピュータ・システムは、複数の処理モ
ジュールと、メイン・メモリとを含み、各処理モジュールは、メイン・メモリの
すべてにわたりプロセッサ・メモリ待ち時間が各処理モジュールごとに同じにな
るように、メイン・メモリに接続される。１つまたは複数の処理モジュールのグ
ループが、コンピュータ・システム内の別々のパーティションとして構成され、
各パーティションは、別々のオペレーティング・システムの制御下で動作する。
さらに本発明のこの第１の態様によれば、メイン・メモリは、少なくとも１つの
共用メモリ・ウインドウをその中に規定し、この共用メモリ・ウインドウへは、
少なくとも２つの異なるパーティションが共用アクセス権を有する。異なるパー
ティション上で実行されるプログラム・コードにより、これらの異なるパーティ
ションは、共用メモリ・ウインドウを介して相互に通信することができる。

【０００９】 メイン・メモリはさらに、コンピュータ・システム内で構成された異なるパー
ティションごとに、排他メモリ・ウインドウをその中に規定することもできる。
この排他メモリ・ウインドウへは、そのパーティションだけしかアクセス権を有
さず、そのパーティションのオペレーティング・システムがその中で実行される
。異なる２つのパーティション上にある別々のオペレーティング・システムは、
異なるオペレーティング・システムでもよく、同じオペレーティング・システム
の異なるインスタンスでもよい。

【００１０】 一実施形態では、パーティション間通信を（共用メモリ・ウインドウのリソー
スを管理することにより）可能にするプログラム・コードは、送信するパーティ
ションがプロセッサ間割込みを受信するパーティション上で生成して、共用メモ
リ・ウインドウを介して受信するパーティションに情報が転送されていることを
受信するパーティションに信号（signal）で知らせるための、プロセスを実装す
る。この実施形態によれば、共用メモリ・ウインドウは、各パーティションに関
連付けられた入力待ち行列のセットを含み、所与のパーティションに関連するセ
ット中の各入力待ち行列は、別のパーティションに対応し、その別のパーティシ
ョンからの通信を表すエントリを格納する。あるパーティション（送信するパー
ティション）が別のパーティション（受信するパーティション）と通信するよう
にするために、送信するパーティション上のプログラム・コードは、（ｉ）受信
するパーティションの、送信するパーティションに対応する入力待ち行列中にエ
ントリを作成するようにし、次いで、（ｉｉ）受信するパーティション上でプロ
セッサ間割込みを生成して、その入力待ち行列中にエントリが作成されたことを
受信するパーティションに信号（signal）で知らせるようにする。

【００１１】 共用メモリのプロセッサ間割込みを他のパーティションから受け取るための割
込みベクトルが各パーティションに１つだけしか割り当てられていない一実施形
態を仮定すると、受信するパーティション上でプロセッサ間割込みが検出された
とき、受信するパーティション上のプログラム・コードは、（ｉ）その入力待ち
行列それぞれを検査して、どの入力待ち行列が他のパーティションからの通信を
表すエントリを含んでいるかを決定するようにし、（ｉｉ）そのようなエントリ
を、それらを含む入力待ち行列から抽出するようにする。各入力待ち行列は、そ
の待ち行列中にあるエントリの数のカウントを含むことが好ましい。

【００１２】 別法として、各パーティションが、プロセッサ間割込みをそれから受け取る可
能性のある他のパーティションそれぞれに別々の割込みベクトルを割り当て、送
信するパーティションが、プロセッサ間割込みを受信するパーティションに送る
ときに、それに割り当てられた割込みベクトルを指定する一実施形態では、受信
するパーティションは、指定された割込みベクトルを使用して送信するパーティ
ションに関連付けられた入力待ち行列を識別し、それを直接処理することができ
る。この場合、その入力待ち行列すべてを循環すること（各パーティションが共
用メモリのプロセッサ間割込みに割込みベクトルを１つだけしか割り当てない場
合のように）は必要ではない。

【００１３】 さらにこの第１の実施形態では、共用メモリ・ウインドウはさらに、複数のメ
モリ・ページも含む。これらを必要に応じてパーティションに割り振って、それ
らの間における情報の通信を容易にすることができる。送信するパーティション
と受信するパーティションの間の通信を表す入力待ち行列エントリは、共用メモ
リ・ウインドウの、割り振られた１つまたは複数のページに対するハンドルを含
むこともできる。送信するパーティションは、割り振られた１つまたは複数のペ
ージを使用して、受信するパーティションに通信すべきメッセージを表すデータ
を格納することができる。

【００１４】 さらにこの第１の実施形態では、各入力待ち行列は、事前定義された数のエン
トリを格納することができ、入力待ち行列が一杯になったときに設定されるオー
バーフロー・フラグを含む。送信するパーティションは、入力待ち行列中にエン
トリが作成されたことによってその入力待ち行列が一杯になった場合に、その入
力待ち行列のオーバーフロー・フラグが設定されるようにする。受信する側では
、オーバーフロー・フラグが設定された入力待ち行列に受信するパーティション
が遭遇した場合、受信するパーティションはその待ち行列を空にし、次いでオー
バーフロー・フラグをリセットする。次いで受信するパーティションは、送信す
るパーティションに通信を返信して、入力待ち行列がもはや一杯ではないことを
送信するパーティションに知らせることができる。一杯になった入力待ち行列を
介して通信が送信されようとした場合は、送信するパーティションは、エラーを
返すことができる。別法として、各パーティションは、指定された入力待ち行列
のオーバーフロー・フラグが以前に設定されたせいでその入力待ち行列中に配置
できなかった入力待ち行列エントリを格納するために、その排他メモリ・ウイン
ドウ中の、ある位置を保持しておくこともできる。この排他メモリ・ウインドウ
位置に記憶されたエントリは、指定された入力待ち行列のオーバーフロー・フラ
グが受信するパーティションによってリセットされるまで、そこに留めておくこ
とができる。

【００１５】 好ましい実施形態ではさらに、共用メモリ・ウインドウは、共用メモリ・ウイ
ンドウの割り振り可能な各ページごとに、そのページが使用されているか、それ
とも割り振り（allocation）に利用可能かを判定するためのテーブルをさらに含
む。割り振りに利用可能なページは、相互にリンクさせて、利用可能なページの
リンク・リストを形成するのが好ましい。少なくともいくつかのタイプのページ
では、１つまたは複数のパーティションによるページの所有権（ownership）を
、そのページ自体の内にあるヘッダ中に含まれる情報によって示すのが好ましい
。その他のタイプのページの所有権は、各ページの利用可能度も指定するテーブ
ル中の情報によって示すことができる。

【００１６】 各ページのヘッダはさらに、ロック・フィールドを含むこともでき、このロッ
ク・フィールドにより、あるパーティションが、例えばあるページのヘッダ中の
所有権情報を更新するために、そのページへの排他アクセス権を獲得することが
できる。このフィールドは、本発明のより広範なロック機構の一部であり、この
ロック機構により、異なるパーティションが必要に応じて、かつ一貫した方式で
、共用メモリ・ウインドウの様々な構造、ページ、およびテーブルへのアクセス
をロックして、一度に１つのパーティションだけしか所与の構造、ページ、また
はテーブルを修正できないようにする（すなわち、これらの構造へのアクセスの
同期をとる）ことができる。本発明のロック機構の重要な機能の１つによれば、
メモリ・ページが最初に割り振られるとき、割り振るパーティションは、割り振
りの間にそのページへのアクセスをロックするために、システム全体のロックを
獲得しなければならない。しかし、割り振られた１つまたは複数のページの所有
権を拡張するか、または他のパーティションに移転するときは、関係するページ
のロックを獲得するだけでよい。この目的で、これらのページ中のロック・フィ
ールドが使用される。これにより、システム全体をロックするための競合がなく
なるので、パーティション間の通信のスループットを増大させることが容易にな
る。

【００１７】 第２の実施形態によれば、各パーティション上のプログラム・コードはポーリ
ング・プロセスを実装するが、このポーリング・プロセスにより、各パーティシ
ョンは、共用メモリ・ウインドウ内のエリアをポーリングして、それに向けられ
た通信が別のパーティションから共用メモリ・ウインドウ中に配置されたかどう
かを決定する。この実施形態では、各パーティションによってポーリングされる
エリアは複数の出力待ち行列を含み、これはパーティションごとに１つである。
所与のパーティション用の出力待ち行列は、そのパーティションが、他のパーテ
ィションに向けた通信を共用メモリ・ウインドウ中に配置したかどうかを示す。
各パーティションは、他のパーティションの出力待ち行列をポーリングして、そ
れらのパーティションがそれに向けた通信を共用メモリ・ウインドウ中で配置し
たかどうかを決定する。各パーティションには、メッセージ・バッファの別々の
プールが割り振られ、このバッファ中に、他のパーティションに向けた通信を出
すことができる。送信するパーティションは、それに割り振られたバッファの１
つの中に受信するパーティションに向けた通信を配置すると、次いで、その出力
待ち行列中でそのバッファの位置を指定する。

【００１８】 より詳細には、所与のパーティションの出力待ち行列は、１つまたは複数のノ
ード・ツー・ノード（node-to-node）待ち行列を含み、１つのノード・ツー・ノ
ード待ち行列は、通信を渡す先となる可能性のある他の各パーティションに関連
する。各ノード・ツー・ノード待ち行列は、関連するパーティションに向けられ
た通信が共用メモリ中に出されたかどうかを示す。したがって各パーティション
は、他の各パーティションの出力待ち行列中で、それに関連するノード・ツー・
ノード待ち行列をポーリングして、これら他のパーティションがそれに向けた通
信を共用メモリ・ウインドウ中に配置したかどうかを決定する。送信するパーテ
ィションからバッファ中に出されたメッセージ・データに対し、受信するパーテ
ィションに関連するノード・ツー・ノード待ち行列は、受信するパーティション
がメッセージ・データを取り出すことができるようにバッファの位置を指定する
ことになる。

【００１９】 本発明の第２の態様によれば、このコンピュータ・システムはまた、各パーテ
ィション中のプロセッサの物理アドレス空間を、そのパーティションに割り当て
られたそれぞれの排他メモリ・ウインドウにマッピングする手段も備える。具体
的には、このマッピングする手段は、所与のパーティション上にあるプロセッサ
の物理アドレス空間内の位置への参照を、そのパーティションに割り当てられた
排他メモリ・ウインドウ内の対応する位置に再配置する手段を備える。このよう
にして、メイン・メモリの異なるエリア中に物理的に配置された、各パーティシ
ョンの排他メモリ・ウインドウを、それぞれのオペレーティング・システムには
メイン・メモリ中の同じベース物理アドレスを有すると見えるようにすることが
できる（例えばベース・アドレス０）。このことは、ある種のオフザ・シェルフ
（off-the-shelf）オペレーティング・システム（例えばＵｎｉｘ、Ｗｉｎｄｏ
ｗｓＮＴなど）を異なるパーティション中で稼動させるのに必要である。という
のは、これらのオペレーティング・システムは、メイン・メモリがアドレス０で
開始することを前提としているからである。各パーティション中のプロセッサ・
アドレス空間をその排他メモリ・ウインドウにマッピングすることにより、オペ
レーティング・システムは、それらが実行されているプロセッサの物理アドレス
空間中でそれらが通常するようにメモリを参照し続けることができる。したがっ
て、オペレーティング・システムの修正は必要ない。

【００２０】 好ましい一実施形態では、再配置する手段は、メイン・メモリのベース物理ア
ドレスから所与のパーティションに割り当てられた排他メモリ・ウインドウの開
始までのオフセット（Ｒ_Ｌ ^ＯＳ）を保持するレジスタと、そのパーティション中
のプロセッサによるその物理アドレス空間内の位置への各参照にこのオフセット
（Ｒ_Ｌ ^ＯＳ）を加算する加算器と備える。この結果、これらの参照は、そのパー
ティションの排他メモリ・ウインドウ内のこれらに対応する位置に再配置される
。

【００２１】 本発明の別の特徴によれば、所与のパーティションのプロセッサの物理アドレ
ス空間が、メモリ記憶に利用不可能なアドレスの範囲（例えば、メモリ・マップ
されたＩ／０（入出力）に専用になっている範囲）、このようなメモリ・ホール
と規定する範囲を含み、コンピュータ・システムはさらに、パーティションの排
他メモリ・ウインドウの、通常ならそのメモリ・ホールに対応することになるそ
の部分を、他の用途に再利用する手段も備えることができる。より具体的には、
コンピュータ・システムは、メモリ・ホールを認識し、そのメモリ・ホールより
も上のアドレスをハイ・メモリ範囲と規定し、そのメモリ・ホールよりも低いア
ドレスをロー・メモリ範囲と規定する。メイン・メモリのベース物理アドレスか
ら、所与のパーティションに割り当てられた排他メモリ・ウインドウの開始まで
のオフセット（Ｒ_Ｌ ^ＯＳ）に加えてまた、メモリ・ホールのサイズを指定する値
（Ｒ_Ｃ ^ＯＳ）も記憶される。次いで、（ｉ）所与のパーティション中のプロセッ
サによるその物理アドレス空間のロー・メモリ範囲内の位置への各参照にオフセ
ット（Ｒ_Ｌ ^ＯＳ）を加え（それにより、これらの参照を排他メモリ・ウインドウ
内のこれらに対応する位置に再配置し）、（ｉｉ）オフセットからメモリ・ホー
ルのサイズを表す値を引いたもの（（Ｒ_Ｌ ^ＯＳ−Ｒ_Ｃ ^ＯＳ）を、所与のパーティ
ション中のプロセッサによるその物理アドレス空間のハイ・メモリ範囲内の位置
への各参照に加える（それにより、これらの参照を排他メモリ・ウインドウ内の
これらに対応する位置に再配置すると同時に、排他メモリ・ウインドウの、通常
ならメモリ・ホールに対応することになる部分を再利用する（reclaiming））こ
とにより、再配置および再利用が達成される。

【００２２】 本発明のこの態様の別の特徴によれば、共用メモリ・ウインドウもまた考慮す
ることができる。具体的には、前述のように、各パーティションごとの排他メモ
リ・ウインドウに加えて共用メモリ・ウインドウも規定することができる。この
ウインドウへのアクセス権を共用するために、各パーティションは、そのプロセ
ッサの物理アドレス空間の一部を、メイン・メモリ内の共用メモリ・ウインドウ
に対応するものとして指定する。次いで本発明によれば、各パーティション上に
あるプロセッサの物理アドレス空間の指定部分は、メイン・メモリ中の同じ共用
メモリ・ウインドウにマッピングされる。好ましい一実施形態でこれは、各パー
ティション中で、（ｉ）パーティション上にあるプロセッサの物理アドレス空間
のベース・アドレスから、物理アドレス空間の、共用メモリ・ウインドウに対応
するものとして指定された部分の開始までのオフセット（Ｓ_ＢＡＳＥ ^ＯＳ）を記
憶し、（ｉｉ）メイン・メモリのベース・アドレスから、メイン・メモリ内の共
用メモリ・ウインドウの開始までの別のオフセット（Ｓ_ＢＡＳＥ ^ＭＳＵ）を記憶
し、（ｉｉｉ）オフセット間の差（Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ）を、そ
のパーティション中のプロセッサによる指定部分内の位置への各参照に加え、そ
れにより、これらの参照を、メイン・メモリ中の共用メモリ・ウインドウ内のこ
れらに対応する位置に再配置することにより達成される。

【００２３】 本発明の方法は、コンピュータ・システムの様々な動作に反映される。

【００２４】 本発明のコンピュータ・システムおよび方法の他の特徴および利点、ならびに
本発明の様々な実施形態の構造および動作を、添付の図面を参照しながら以下に
詳細に述べる。

【００２５】 （好ましい実施形態の詳細な説明） 目次 Ｉ．概要 ＩＩ．コンピュータ・システム・プラットフォーム Ａ．メモリ・ウインドウ（再配置および再利用） Ｂ．メモリのインターリービングおよびスタッキング（変換） Ｃ．ブート時における初期化 ＩＩＩ．グローバル共用メモリを管理するための方法（パーティション間通信） Ａ．パーティション間通信のためのポーリング Ｂ．割込み主導共用メモリ通信 １．共用メモリ・レイアウト ２．空きページ・リスト ３．クライアント・ディレクトリ・テーブル ４．共用メモリ・ページ・タイプ ５．制御構造ヘッダ ６．割り振り（アロケーション）構造 ７．信号（signals） ８．入力待ち行列および入力待ち行列ヘッダ ９．プロセッサ間割込み機構 １０．コア・サービスＡＰＩ １１．クライアントによって供給されるインターフェース １２．例としてのオペレーション １３．他の機能 ＩＶ．パーティション間の通信を円滑にする本発明のコンピュータ・システムお
よび方法の例としての使用 Ａ．共用メモリ・デバイス・ドライバ Ｂ．ワイヤによる通信の外観を維持すること Ｖ．結論

【００２６】 Ｉ．概要 本発明は、マルチプロセッサ・コンピュータ・システムを対象としており、こ
のマルチプロセッサ・コンピュータ・システムは、１つまたは複数のプロセッサ
・モジュールと１つまたは複数のメモリ記憶装置を備えるメイン・メモリを有し
て、コンピュータ・システムの異なるパーティション内で複数のオペレーティン
グ・システムを並行に実行し、かつその異なるパーティションが共用メモリを通
じて相互に通信することを可能にしている。そのメイン・メモリは、複数のメモ
リ記憶装置（memory storage units - ＭＳＵと呼ぶ）に分割される。メイン・
メモリは、異なるパーティション間に割り当てられる。データの一貫性および整
合性はそれらのパーティション間で維持される。

【００２７】 コンピュータ・システムの一発明態様によると、アドレス・マッピング関数ｆ _ｐａ は、プロセッサ・モジュールの１つのプロセッサから生成されるアドレス要
求と、メイン・メモリのウインドウ中のそれに対応するアドレスの（関係として
）間に規定される。このアドレス・マッピング関数ｆ_ｐａは、概念上は、ウイン
ドウイング（windowing）、再利用（reclamation）、変換（translation）とい
う３つの別個の部分を持つと考えることができる。

【００２８】 メイン・メモリは連続的なアドレス空間を有する。本発明によると、各パーテ
ィション（およびそれに関連づけられたオペレーティング・システム）には、メ
イン・メモリのアドレス空間内で排他的なメモリ・ウインドウが割り当てられる
。共用メモリ・ウインドウは、複数のパーティションが共用アクセス権を有する
ことが可能なメイン・メモリ内に定義してもよい。ウインドウイング機能は、各
パーティション内のプロセッサの物理アドレス空間を、それらのパーティション
に割り当てられた各排他メモリ・ウインドウにマップする。この方式では、各パ
ーティションの排他メモリ・ウインドウが、その各オペレーティング・システム
にとって、メイン・メモリ中で同一のベース物理アドレス（例えばアドレス・ゼ
ロ）を持つように見せている。市販のオペレーティング・システム（例えばＵｎ
ｉｘ、Ｗｉｎｄｏｗｓ ＮＴなど）は、通常、物理メモリがアドレス・ゼロで開
始することを予期しているので、ウインドウイング機能は、コンピュータ・シス
テム上の異なるパーティション内で市販のオペレーティング・システムを実行す
るために必要とされる。

【００２９】 再利用は、例えばＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｆ
ａｃｅ（ＰＣＩ）、Ａｄｖａｎｃｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒ
ｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ（ＡＰＩＣ）、およびメモリ・マップされた基
本システム、および入出力装置（例えばフロッピー（登録商標）・コントローラ 、シリアル・ポート、パラレル・ポートなど）によって占められる、メモリ・マ ップされたＩ／Ｏ（入出力）アドレス空間の背後に位置するメイン・メモリを再 利用するが、再配置されない場合これはコンピュータ・システムにとって使用不 可能になる。言い換えれば、各オペレーティング・システムによって入出力装置 に割り当てられるメモリ・アドレスが再利用されると、オペレーティング・シス テムは、メイン・メモリ中に追加のメモリ空間を持つように見える。

【００３０】 変換は、メモリ参照を指定のメモリ記憶装置にマップする。システム・メモリ
・アドレスは、コンピュータ・システムにどのようにメモリ記憶装置が実装（po
pulate)されているかにより、メモリ記憶装置間でインターリーブするかまたは
スタックすることができる。

【００３１】 例示的実施形態では、コンピュータ・システムは複数の処理モジュールを含む
。処理モジュールは、ＰｏｄでもサブＰｏｄでもよい。Ｐｏｄは２つのサブＰｏ
ｄを備える。好ましい実施形態では、コンピュータ・システムの最大構成には、
４つのＰｏｄすなわち８つのサブＰｏｄが含まれる。本発明によると、コンピュ
ータ・システムは、ＰｏｄおよびサブＰｏｄどちらの境界上でもパーティション
に区分することができる。したがって、最大構成が８つのサブＰｏｄからなる好
ましい実施形態では、コンピュータ・システムは最大で８つのパーティションに
区分することができ、それぞれは別々のサブＰｏｄによって定義される。本発明
によるとさらに、各パーティションは、それ自体のオペレーティング・システム
の制御下で動作する。異なるパーティション上で実行されるオペレーティング・
システムは、異なるオペレーティング・システムでも、同一オペレーティング・
システムの異なるインスタンスでもよい。

【００３２】 本発明はさらに、コンピュータ・システム上のパーティション間でデータを共
用するための、グローバル共用メモリ・アプローチを提供する。一実施形態では
、グローバル共用メモリ・アプローチは、各パーティションのためにメイン・メ
モリ内に排他メモリ・ウインドウを提供し、さらに、複数のパーティションがア
クセスできる共用メモリ・ウインドウを提供する。パーティションと、そのオペ
レーティング・システムおよび／またはそのパーティション内で実行される他の
クライアントは、共用メモリ・ウインドウを通じて相互に通信することができる
。

【００３３】 共用メモリを通じたパーティション間の通信は、種々のどの方法によっても管
理することができる。一実施形態では、共用メモリを通じてのパーティション間
通信は、割込み駆動技術（interrupt-driven technique）によって管理される。
別の実施形態では、共用メモリによる通信を管理するのにポーリング技術が使用
される。

【００３４】 本明細書で使用する用語「コンピュータ・システム」とは、電子的構成要素お
よび機械的構成要素を含むハードウェアと、アプリケーション・プログラムおよ
びオペレーティング・システムを含むソフトウェアを指す。一般には、オペレー
ティング・システムには、命令と、コンピュータがそのタスクを実行するのに処
理するデータが含まれる。ハードウェアは基本的な計算資源を供給する。ソフト
ウェアは、それらの資源をユーザーの計算問題を解くために使用する方式を定義
する。

【００３５】 本明細書で使用する用語「オペレーティング・システム」とは、多様なユーザ
ーに向けた多様なアプリケーション・プログラム間におけるハードウェアの使用
を制御し、調整するプログラム・コードを指す。オペレーティング・システムは
、コンピュータ・システムをオン（turn on）にしてから、コンピュータ・シス
テムのメイン・メモリにロードされる最初のプログラム・コードである。オペレ
ーティング・システムの中核(central core)は、常にメモリ空間内にある。本明
細書で使用する用語「オペレーティング・システム・アドレス」は、コンピュー
タ・システムのプロセッサの物理アドレス空間（メモリおよび入出力）を意味し
、そのコンピュータ・システム上で実行されるオペレーティング・システムから
見ると、従来のコンピュータ・システムのアドレス空間になる。

【００３６】 本明細書で使用する用語「コンピュータ・アーキテクチャ」とは、ユーザーか
ら見た、コンピュータの構造および動作を指す。これはプロセッサやメモリなど
さまざまな機能モジュールの仕様に関連し、それらを合わせてコンピュータ・シ
ステムに構造化する。コンピュータ・アーキテクチャはハードウェアを利用して
実施される。

【００３７】 本明細書で使用する用語「メモリ記憶装置」とは、情報を格納することのでき
るメモリ空間を指す。各メモリ記憶装置には、時にＤＲＡＭ（ダイナミックＲＡ
Ｍ）と呼ばれる複数のメモリ記憶装置が含まれる。本明細書で使用する用語「メ
モリ記憶装置アドレス」とは、コンピュータ・システムから見たアドレス位置を
指す。

【００３８】 本明細書で使用する用語「パーティション」とは、オペレーティング・システ
ムの単一インスタンス(instance)の制御下にある、１つまたは複数の処理モジュ
ールを指す。本明細書で使用する用語「パーティション」とは、パーティション
の処理モジュール、パーティション上で実行されるオペレーティング・システム
、パーティションに割り当てられた任意の排他メモリ・ウインドウ、パーティシ
ョン上で実行される他のクライアントまたはアプリケーション・プログラム、あ
るいはこれらの任意の組み合わせのすべてあるいは一部を指す。

【００３９】 本明細書で使用する用語「処理モジュール」は、連係して動作する複数のプロ
セッサを意味する。下記の好ましい実施形態の説明で例示するように、Ｐｏｄお
よびサブＰｏｄはどちらも処理モジュールの例である。１つまたは複数のＰｏｄ
またはサブＰｏｄ（すなわち１つまたは複数の処理モジュール）を、コンピュー
タ・システム内のパーティションとして定義してもよい。

【００４０】 本明細書で使用する用語「プログラム・コード」は、コンピュータ・システム
やプロセッサなどの機械(machine)によって実行されると、コンピュータ・シス
テムやプロセッサに何らかの操作(operation)を実行させる命令セットを意味す
る。ただし、コンピュータ・システム中のいくつかの動作または機能性は、動作
や機能を実行する回路の形でハード・コード化するか、あるいは実行可能命令と
回路の組み合わせによって実行してもよいことを認識すると、用語「プログラム
・コード」には、上記のような回路や実行可能命令と回路の組み合わせも含まれ
ることになる。

【００４１】 ＩＩ．コンピュータ・システム・プラットフォーム 図１は、プロセッサ・モジュール１１０、１１２、１１４を含むマルチ・プロ
セッサ・システムを示している。プロセッサ・モジュール１１０、１１２、１１
４は、同程度の互換性がある。ただし本発明では、異種（heterogeneous）のプ
ロセッサおよび／またはオペレーティング・システムが共存することをさらに意
図している。各プロセッサ・モジュール１１０、１１２、１１４は自己充足型（
self-contained）である。プロセッサ・モジュール１１０、１１２、１１４は、
それぞれ複数のプロセッサを含むことができる。プロセッサ・モジュール１１０
、１１２、１１４のうち２つ以上は、通常はシステム相互接続１３０などシステ
ム相互接続メカニズムを通じて、メイン（またはグローバル）メモリ１６０およ
び／またはＩ／Ｏ装置１２０、１２２、１２４へのアクセスを共有している。プ
ロセッサ・モジュール１１０、１１２、１１４は、メイン・メモリ１６０を通じ
て（共通データ・エリア中に残されるメッセージおよびステータス情報により）
相互に通信することができる。

【００４２】 本発明によると、１つまたは複数のプロセッサ・モジュールをコンピュータ・
システム内で別々のパーティションとして構成して、複数のパーティションをコ
ンピュータ・システム内に存在させ、各パーティションが別々のオペレーティン
グ・システムの制御下で動作するようにしてもよい。例えば、図１の各プロセッ
サ・モジュール１１０、１１２、１１４は、個々のオペレーティング・システム
１７０、１７２、１７４を介して制御される個々のパーティションとして定義す
ることができる。各オペレーティング・システム１７０、１７２、１７４は、そ
れぞれがメイン・メモリ１６０にアクセスする唯一の存在であるかのように、メ
イン・メモリを別々に見ている。

【００４３】 マルチ・プロセッサ・システムとマルチ・コンピュータ・システムは、区別し
なければならない。マルチ・コンピュータ・システムは、コンピュータが通信線
を介して互いと相互接続され、コンピュータ・ネットワークを形成するシステム
である。このコンピュータは自立走行式（autonomous）であり、相互に通信して
もしなくてもよい。コンピュータ間の通信は、固定経路を介するか、あるいは何
らかのメッセージ交換メカニズムを介して行われる。それに対して、従来型のマ
ルチ・プロセッサ・システムは、プロセッサ間の相互作用を提供する１つのオペ
レーティング・システムによって制御され、問題の解法を求める際にはシステム
のすべての構成要素が協働する。

【００４４】 図２に、本発明によるコンピュータ・システム２００の好ましい実施形態の詳
細図を示す。コンピュータ・システム２００には、図にメイン・メモリ１６０と
して示すメイン・メモリと、各第３レベル・キャッシュ・モジュール２３０およ
びクロスバー相互接続２９０を介してメイン・メモリに接続された複数の処理モ
ジュール２４０が含まれる。この実施形態では、処理モジュールおよびメイン・
メモリは対称的な多重処理アーキテクチャで構成されており、したがってプロセ
ッサからメモリへの待ち時間は、メイン・メモリのすべてにおいて、各処理モジ
ュールにとって同一である。

【００４５】 当実施形態では、メイン・メモリ１６０はディレクトリ・ベースのメモリ・シ
ステムであり、例えばＵＮＩＸ／ＮＴシステムで用いられるメモリ整合性モデル
など、さまざまなメモリ整合性モデルをサポートすることができる。メイン・メ
モリ１６０には、メモリ記憶装置２２０Ａ、２２０Ｂ、２２０Ｃ、２２０Ｄなど
複数のメモリ記憶装置（ＭＳＵ）２２０が含まれる。各メモリ記憶装置２２０Ａ
、２２０Ｂ、２２０Ｃ、２２０Ｄは、少なくとも８ギガバイトのメモリを含むこ
とが好ましい。各メモリ記憶装置２２０Ａ、２２０Ｂ、２２０Ｃ、２２０Ｄは、
４本の２倍幅データバスおよび８本の単方向アドレスバスを共用する、１６個の
準独立型バンクを含むことが好ましい。

【００４６】 第３レベル・キャッシュ・モジュール２３０Ａから２３０Ｄなど複数の第３レ
ベル・キャッシュ・モジュール２３０には、ＴＳＴ２７０Ａから２７０Ｈなど、
複数の第３レベル・キャッシュ・アプリケーション固有の集積回路（すなわちＴ
ＣＴ）が含まれる。当実施形態では、対をなすプロセッサ（例えば２４０Ａと２
４０Ｂ）は、所与のＴＬＣ（例えば２３０Ａ）内に単一ＴＣＴ（例えば２７０Ａ
）をもった共通バス（例えば２８０Ａ）を共用している。各ＴＣＴ２７０は、下
記でより完全に述べるように、アドレスの再配置、再利用、およびそれが接続さ
れるプロセッサによって発行されるメモリ・アドレスの変換を実行する。

【００４７】 第３レベル・キャッシュ・モジュール２３０Ａから２３０Ｄは、それぞれ、各
複数プロセッサ（ＭＰ）２４０Ａから２４０Ｓに接続される。具体的には、当実
施形態では、各ＴＬＣ２３０は４つのプロセッサに接続される。各ＴＬＣ２３０
およびその個々の４つのプロセッサは、サブＰｏｄを定義する。当実施形態によ
るとさらに、２つのサブＰｏｄは、クロスバー相互接続（例えばクロスバー相互
接続２９０Ａまたは２９０Ｂ）を介して接続されてＰｏｄを形成する。したがっ
て図２の実施形態では、それぞれクロスバー相互接続２９０Ａおよび２９０Ｂを
介して接続されたサブＰｏｄが４つあり、２つのＰｏｄを形成している。

【００４８】 クロスバー相互接続２９０は、第３レベル・キャッシュ２３０を通じて、プロ
セッサ２４０をメモリ記憶装置２２０にインターフェースしている。クロスバー
相互接続２９０はクロスバー・メモリ・アプローチを用いており、それにより、
複数のクロスポイントが、プロセッサ２４０とメモリ記憶装置２２０の間の共通
部分に置かれる。クロスポイント内には、プロセッサ・バス２８０からメモリ記
憶装置２２０への経路を決定するスイッチがある。各スイッチ・ポイントは、プ
ロセッサ２４０とメイン・メモリ１６０の間に転送経路をセットアップする制御
論理を有する。この制御論理は、プロセッサ・バス２８０上に置かれるアドレス
を調べ、その特定メモリ記憶装置２２０のアドレスが指定されているかどうかを
決定する。制御論理はまた、同一のメモリ記憶装置２２０への複数のアクセス要
求を、あらかじめ定められた優先順位で解決する。各クロスバー相互接続２９０
は、下記により詳細に述べるように、ペアになった第３レベル・キャッシュ・メ
モリ・インターフェース・アプリケーション固有集積回路（ＴＣＭ）２８５をさ
らに備え、これは、アドレス再配置、再利用、Ｉ／Ｏ装置からのメモリ要求の変
換を実行する。

【００４９】 コンピュータ・システム２００にはさらに、入出力バス２１０Ａから２１０Ｄ
と、ダイレクト入出力ブリッジ（ＤＩＢ）２５０Ａから２５０Ｄなどダイレクト
入出力ブリッジを介して接続された、ＰＣＩ２６０Ａから２６０Ｄなど複数の周
辺コンポーネント相互接続（ＰＣＩ）とが含まれる。

【００５０】 動作に際しては、メモリ記憶装置２２０は、クロスバー相互接続２９０を通じ
て、第３レベル・キャッシュ・モジュール２３０と双方向で通信する。クロスバ
ー相互接続２９０は、入出力バス２１０を介してダイレクト入出力ブリッジ２５
０と双方向に通信し、またＴＣＴ２７０を通じてプロセッサ２４０と通信する。
ダイレクト入出力ブリッジ２５０は、周辺構成要素相互接続２６０と双方向に通
信する。

【００５１】 当実施形態では、プロセッサ（ＭＰ）２４０は、Ｉｎｔｅｌプロセッサ（例え
ばPentium Pro、Pentium II Xeon、Merced）や、Ｕｎｉｓｙｓ Ｅ−ｍｏｄｅス
タイル・プロセッサ（Unisys A Series および Clearpath HMP NXエンタプラ
イズ・サーバで使用される）や、Ｕｎｉｓｙｓ ２２００スタイル・プロセッサ
（Unisys 2200およびClearpath HMP IX エンタプライズ・サーバで使用される
）を備えることが可能である。所与のサブＰｏｄは、同一タイプの４つのプロセ
ッサを用いることが好ましい。ただし本発明では、異なるサブＰｏｄが、異なる
タイプのプロセッサを用いてもよいことを意図している。例えば１つのサブＰｏ
ｄが４つのＩｎｔｅｌプロセッサを用い、一方で別のサブＰｏｄが４つのＵｎｉ
ｓｙｓ Ｅ−ｍｏｄｅスタイル・プロセッサを用いることが可能である。このよ
うな構成では、Ｉｎｔｅｌプロセッサを用いるサブＰｏｄを１つのパーティショ
ンとして定義し、ＵｎｉｘまたはＷｉｎｄｏｗｓ ＮＴのバージョンなど、Ｉｎ
ｔｅｌとの互換性があるオペレーティング・システムの制御下で実行し、その一
方でＵｎｉｓｙｓ Ｅ−ｍｏｄｅスタイル・プロセッサを用いるサブＰｏｄは別
のパーティションとして定義し、ＵｎｉｓｙｓＭＣＰオペレーティング・システ
ムの制御下で実行することが可能である。別の代替策として、異なる２つのパー
ティション中のサブＰｏｄはどちらもＩｎｔｅｌプロセッサを用いることができ
るが、１つのパーティションはＩｎｔｅｌと互換性のあるオペレーティング・シ
ステム（例えばＷｉｎｄｏｗｓ ＮＴ）の制御下で実行するのに対し、もう一方
のパーティションは、そのパーティション内のＩｎｔｅｌプロセッサ上のＵｎｉ
ｓｙｓ Ａ Ｓｅｒｉｅｓコンピュータ・アーキテクチャのエミュレーションを
通じて、Ｕｎｉｓｙｓ ＭＣＰオペレーティング・システムの制御下で実行する
ことが可能である。

【００５２】 図２のコンピュータ・システム２００の好ましい実施形態のアーキテクチャの
追加詳細は、これに先立つ同時係属の、本出願の譲受人に譲渡された出願中の「
他出願への相互参照」と題するセクション中に記載して提供され、各項はすべて
参照として本明細書に組み込まれる。

【００５３】 上記のように本発明によると、コンピュータ・システム２００は、Ｐｏｄおよ
びサブＰｏｄの境界で区分することができる。図２８に示すように、コンピュー
タ・システム２００の部分２８０１は、ＰｏｄとサブＰｏｄの境界を含んでいる
。Ｐｏｄ２８０２には、クロスバー相互接続２９０Ａ、第１サブＰｏｄ２８０４
Ａ、第２サブＰｏｄ２８０４Ｂが含まれる。サブＰｏｄ２８０４Ａおよび２８０
４Ｂは、実質的に互いと同種である。例えばサブＰｏｄ２８０４Ａには、ＴＣＴ
２７０Ａおよび２７０Ｂを含む第３レベル・キャッシュ２３０Ａが含まれる。サ
ブＰｏｄ２８０４には、さらに、プロセッサ２４０Ａ〜２４０Ｄが含まれる。し
たがってＰｏｄ２８０２には、２つのＴＬＣ２３０、４つのＴＣＴ２７０、８つ
のプロセッサ２４０、およびクロスバー相互接続２９０が含まれることになる。

【００５４】 当実施形態では、上記のように、コンピュータ・システム２００の最大構成に
は４つのＰｏｄ２８０２が含まれ、Ｐｏｄ２８０２にはそれぞれ２つのサブＰｏ
ｄ２８０４が含まれる。したがって最大構成において、コンピュータ・システム
２００には、（４Ｐｏｄ）ｘ（Ｐｏｄごとに８つずつのプロセッサ）＝３２のプ
ロセッサが含まれる。コンピュータ・システム２００は、ＰｏｄまたはサブＰｏ
ｄのどのような境界の組み合わせでも区分することができる。ただし本発明では
、他の多重処理環境および構成を意図していることを理解されたい。例えばコン
ピュータ・システム２００は、さらに多くのメモリ記憶装置２２０およびさらに
多くのＰｏｄまたはサブＰｏｄと接続する（plug in）ことにより、拡張するこ
とができる。

【００５５】 ある実施形態では、Ｐｏｄ２８０２は、ダイレクト入出力ブリッジ２５０Ａお
よび２５０Ｂを含むように定義される。ある実施形態では、サブＰｏｄ２８０４
および２８０６は、ダイレクト入出力ブリッジ２５０Ａおよび２５０Ｂをそれぞ
れ含むように定義される。

【００５６】 さらに本発明によると、コンピュータ・システム内の複数パーティションは、
それぞれが１つまたは複数のＰｏｄまたはサブＰｏｄを備えることができ、それ
ぞれが別のオペレーティング・システムの制御下で動作する。異なるパーティシ
ョン上で実行されるオペレーティング・システムは、同一でも異なっていてもよ
い。例えば本発明では、オペレーティング・システムの少なくとも２つが異なっ
ていて、１つのオペレーティング・システムが、２番目のオペレーティング・シ
ステムを制御または管理しない環境を意図している。

【００５７】 図５は、本発明の区分可能なフィーチャによる、図２のコンピュータ・システ
ムで生成することのできる例示的メモリ構成を示している。この例では、３つの
オペレーティング・システム（ＯＳ）はそれぞれ、それ自体のアドレス空間５０
２（すなわち、それらのオペレーティング・システムが実行される各処理モジュ
ールの物理アドレス空間）を持っている。メイン・メモリ１６０はアドレス空間
５０４を有する。本発明によると、各オペレーティング・システム（すなわちパ
ーティション）ごとに１つの３つの排他メモリ・ウインドウ５４０Ａ、５４０Ｂ
、５４０Ｃと、３つのオペレーティング・システム５４０Ａ、５４０Ｂ、５４０
Ｃ（すなわちパーティション）のすべてからアクセス可能な１つの共用メモリ・
ウインドウ５３７が、メイン・メモリ１６０のアドレス空間５０４内に定義され
る。

【００５８】 例えばＯＳ＃１には、ロー・メモリ・ウインドウ５１１などロー・メモリ・ウ
インドウ、ロー・メモリ・ホール５１２などロー・メモリ・ホール、ハイ・メモ
リ・ウインドウ５１３などハイ・メモリ・ウインドウ、共用メモリ・ウインドウ
５１４など共用メモリ・ウインドウとして定義された部分、ハイ・メモリ・ホー
ル５１５などハイ・メモリ・ホールが、そのアドレス空間内に含まれる。ロー・
メモリ・ウインドウ５１１、ロー・メモリ・ホール５１２、ハイ・メモリ・ウイ
ンドウ５１３、ハイ・メモリ・ホール５１５は、オペレーティング・システムＯ
Ｓ＃１にとって排他的である。共用メモリ・ウインドウ５１４として定義される
アドレス空間部分は、共用されるよう意図されている。

【００５９】 本明細書で使用する「ハイ・メモリ・ホール」とは、関連付けられたアドレス
が入出力装置に割り当てられているために、データや命令の記憶には使用できな
い、メモリ記憶装置のハイ・アドレス範囲中のメモリ空間を指す。本明細書で使
用する「ロー・メモリ・ホール」とは、関連付けられたアドレスが入出力装置に
割り当てられているために、データや命令の記憶には使用できない、メモリ記憶
装置の低アドレス範囲中のメモリ空間を指す。本明細書で使用する「ウインドウ
」とは、上限および下限のあるアドレス範囲である。ウインドウの可視性、すな
わち、ウインドウへのアクセスは、所有権（ownership rights）によって管理さ
れる。本明細書で使用する「共用ウインドウ」とは、少なくとも２つのオペレー
ティング・システムが合同で所有するアドレス範囲を指す。すなわち、複数のオ
ペレーティング・システムが、共用ウインドウへの可視性およびアクセス権を有
する。本明細書で使用する用語「排他ウインドウ」とは、１つのオペレーティン
グ・システムだけが所有するアドレス範囲を指す。すなわち、１つのオペレーテ
ィング・システムだけが、排他ウインドウを見ることができ、それにアクセスす
ることができる。それでも、データの一貫性および整合性はオペレーティング・
システム間で維持される。

【００６０】 ＯＳ＃２およびＯＳ＃３のアドレス空間は、オペレーティング・システムＯＳ
＃１と同様の構造を有する。説明を簡潔にするために、これらのアドレス空間に
ついては詳細には説明しない。

【００６１】 多数のプロセッサのアドレス空間は、メイン・メモリおよびメモリ・マップさ
れた入出力（I/O）アドレスの両方からなる。メイン・メモリのトランザクショ
ンは、主記憶装置に向けられる。Ｉ／Ｏトランザクションは、Ｉ／Ｏサブシステ
ムに転送される。Ｉ／Ｏアドレスは主記憶装置の外側の追加メモリにアクセスす
るので、このシステムには、２つのメモリ位置を参照するプロセッサ・アドレス
があるということになる。整合性のためには、これらのメモリ位置のうち１つを
使用不可能にしなければならない。これらの主記憶位置を使用不可能にすること
により、メイン・メモリのアドレス指定においてホールが形成され、その結果、
メモリ内に不使用部分が残されるる。Ｉ／Ｏメモリ・アドレス空間が大きい場合
、相当のメモリブロックが使用できないままになる。複数のＯＳパーティション
がシステムに追加されると、複数のＩ／Ｏホールが生成され、その結果おそらく
は多数のホールがメイン・メモリのアドレス空間中に散在することになる。本発
明によると、図５に示すように、ロー・メモリ・ホール５１１、５４１、５７１
などロー・メモリ・ホールと、ハイ・メモリ・ホール５１５、５４５、５７５な
どハイ・メモリ・ホールは、図にＭＳＵメモリ空間５０４として描写したような
連続したアドレス空間に再利用されリマップされる。ＭＳＵメモリ空間５０４は
、メイン・メモリ１６０の概念視点である。再利用（reclamation）については
下記で詳細に説明する。

【００６２】 例えば、ＭＳＵアドレス空間５０４の連続アドレス空間には、ロー・メモリ５
３１、５３３、５３５などロー・メモリと、ハイ・メモリ５３２、５３４、５３
６などハイ・メモリと、共用メモリ５３７など共用メモリが含まれる。ロー・メ
モリ５３１およびハイ・メモリ５３２は、オペレーティング・システムＯＳ＃１
にとって排他的な排他ウインドウを備える。ロー・メモリ５３３およびハイ・メ
モリ５３４は、ＯＳ＃２にとって排他的な排他ウインドウを備える。ロー・メモ
リ５３５およびハイ・メモリ５３６は、オペレーティング・システムＯＳ＃３に
とって排他的な排他ウインドウを備える。メイン・メモリ１６０中にはメモリ・
アドレス・ホールがない。メイン・メモリ１６０の連続アドレス空間は、メモリ
拡張、参照変換のタイプ（下記で詳細に説明する）、あるいは共用メモリ環境と
は無関係に維持される。

【００６３】 Ａ．メモリ・ウインドウ（再配置および再利用） ウインドウは、（アドレスの）上限および下限を境界としたアドレス範囲であ
る。この空間へのアクセスおよびこの空間の可視性は、所有権（ownership righ
ts）によって制限される。本発明では、排他と共用の２タイプのウインドウを提
供する。

【００６４】 排他ウインドウは、単一のパーティション／オペレーティング・システムによ
って所有される。オペレーティング・システムのすべてのインスタンスは、それ
自体のウインドウの制限内で動作しなければならない。このウインドウのアドレ
ス空間は可視ではなく、他のパーティション／オペレーティング・システムにア
クセスすることもできない。好ましい実施形態では、すべてのウインドウは、ａ
ｍｏｄ ３２ＭＢで表されるアドレス境界で始まる。ただし本発明では他の境
界も意図される。オペレーティング・システム、特にＵｎｉｘおよびＷｉｎｄｏ
ｗｓ ＮＴのような市販のオペレーティング・システムから見ると、そのアドレ
ス空間（すなわちそれが実行されるプロセッサの物理アドレス空間）は常に、図
５の左部分に示すようにアドレス・ゼロで始まる（すなわちその下限はゼロであ
る）。メイン・メモリ１６０から見ると、アドレス範囲は、再配置（Ｒ_Ｌ）値で
始まる。Ｒ_Ｌ値については下記で詳細に説明する。好ましい実施形態では、排他
ウインドウの上限は、共用ウインドウのベース・アドレスＳ_ＢＡＳＥ ^ＯＳに対比
して設定される。

【００６５】 共用ウインドウは上限および下限によって境界が定められるアドレス範囲であ
り、この空間は、複数のオペレーティング・システム（すなわちパーティション
）にとって、それ自体の排他ウインドウでそれぞれが実行されているときに、可
視でありアクセスすることができる。共用ウインドウは、例えばそのオペレーテ
ィング・システムを含む異なる部分が通信し、データを共用できる共通エリアで
ある。好ましい実施形態ではこのエリアも、ａ ｍｏｄ ３２ＭＢのアドレス境
界で開始する。共用ウインドウのサイズは、Ｎｘ３２ＭＢにすることができる。
共用ウインドウと関連付けられた構成パラメータは２つある。１つのパラメータ
には、オペレーティング・システムのアドレス空間内で共用ウインドウとして定
義される部分のベース・アドレス、Ｓ_ＢＡＳＥ ^ＯＳが含まれる（すなわち、それ
ぞれＯＳ＃１、ＯＳ＃２、ＯＳ＃３のための部分５１４、５４４、５７４のベー
ス・アドレス）。もう一方のパラメータは、メイン・メモリ１６０のアドレス空
間５０４内の、それに対応する共用エリアのベース・アドレスＳ_ＢＡＳＥ ^ＭＳＵ を保持する。好ましい実施形態では、各オペレーティング・システムの共用エリ
アの上限は、そのオペレーティング・システムの「メモリのトップ」値である。
下限Ｓ_ＢＡＳＥ ^ＯＳは、ａ ｍｏｄ ３２ＭＢアドレス境界上になければならな
い。排他エリアが使用可能にされる場合、ＭＳＵメモリ空間５０４内の共用メモ
リ５３７の位置は、このエリアを共用しているすべてのオペレーティング・シス
テムの各排他ウインドウの上になければならない。この最後の要件は、ハードウ
ェア設計のトレードオフとして実施される。共用エリアは上限Ｔ^ＯＳを境界とす
るが、この上限は、オペレーティング・システムのアドレス指定の観点から見る
とオペレーティング・システムのメモリ参照のトップになる。Ｔ^ＯＳより上のア
ドレスはトラップされ、メイン・メモリ１６０に渡されることはない。したがっ
て、共用メモリ５３７は完全に境界を定められる。

【００６６】 本明細書で企図される他の構成では、各オペレーティング・システムは、完全
に共用された空間内で他のオペレーティング・システムと共存することができる
。ＭＳＵブロック全体を共用するように設定する場合がその例である。この場合
、他のオペレーティング・システムのアドレス空間を見ることができるように、
各オペレーティング・システムを構成することができる。この方式で構成される
と、メモリの個々のページへのアクセス権を維持する重荷が、協働するオペレー
ティング・システムに課される。ハードウェアはもはや、アクセス権および可視
性を個々のオペレーティング・システムに対して制限しない。プロセスがメモリ
を破壊するのを防ぐために、オペレーティング・システムは、プロセッサ・ペー
ジ制御または何らかの他の手段により、メモリ・ページ・アクセス権を制御しな
ければならない。この操作法は、連携オペレーティング・システムによって使用
される。オペレーティング・システムは、別のオペレーティング・システムのメ
モリ・ページから直接読み出しをすることができる。また１つのオペレーティン
グ・システム・インスタンスは、別のオペレーティング・システムを宛先とする
データを、一時的バッファリングをいずれも回避して、他のオペレーティング・
システムのデータ・エリアに直接ロードすることができる。図１０は、このタイ
プの構成例を示している。図１０を参照すると、各オペレーティング・システム
の構成は、それ自体のオペレーティング・システム・インスタンスのコピーを含
む、ＭＳＵメモリ全体のビューをその共用エリアが提供するような方式で行われ
ている。以降、このエイリアス・アドレスをシャドー・アドレスと呼ぶ。各オペ
レーティング・システムのビュー内の共用エリアの下にあるアドレス範囲は、ロ
ーカルアドレスと呼ぶ。

【００６７】 当実施形態で、本発明は、排他ウインドウを関連付ける共用ウインドウを最大
で１つまでに制限する。ただし、他の実施形態では、排他ウインドウを複数の共
用ウインドウと関連付けることもできる。この場合、そのような共用ウインドウ
それぞれのために、Ｓ_ＢＡＳＥ ^ＭＳＵおよびＳ_ＢＡＳＥ ^ＯＳの値が別個にあるこ
とになる。

【００６８】 本発明によると、各パーティションの処理モジュールの物理アドレス（すなわ
ち、そのパーティション上のオペレーティング・システムから見たアドレス空間
）は、メイン・メモリ１６０のアドレス空間５０４内のそのパーティションに割
り当てられた、それに対応する排他メモリ・ウインドウにマップあるいは再配置
される。メイン・メモリ１６０のアドレス空間は、説明のために、単一のメモリ
ブロックと見なすべきである。ただし本発明ではさらに、メモリ記憶装置２２０
間でアドレス・インタリービングを生成するために、アドレスを個々のメモリ記
憶装置２２０に追加的にマップする変換機能（下記で説明する）を企図している
。

【００６９】 別の例として、図４に、それぞれがメイン・メモリ１６０内で２ＧＢのメモリ
空間を占める、２つのオペレーティング・システムＯＳ０およびＯＳ１を含む単
純なシステムを示す。各オペレーティング・システムのアドレス空間は、それ自
体のメモリ・マップされたＩ／Ｏ（入出力）空間４１５および４３５を有する。
この例では、メモリ・マップＩ／Ｏ（入出力）と関連付けられたホールは、ＤＲ
ＡＭメモリ・エリアをオーバーレイしない。

【００７０】 ここで、用語「再配置（Relocation - Ｒ_Ｌ）」および「再利用(Reclamation)
Ｒ_Ｃ」についてさらに説明することができる。再配置とは、ベース・アドレスを
排他メモリ・ウインドウに割り当てることである。このベース・アドレスは、メ
イン・メモリ１６０のアドレス空間内におけるこのウインドウの開始アドレス（
すなわちアドレス・ゼロからのオフセット）であり、a ｍｏｄ ３２ＭＢアド
レス境界上になければならない。図４を参照すると、オペレーティング・システ
ム・ウインドウ４３０（ＯＳ０）のためのＲ_Ｌ値は、このウインドウがメイン・
メモリ１６０のボトムで始まるのでゼロになる。オペレーティング・システム・
ウインドウ４１０（ＯＳ１）は、２ＧＢで始まるメイン・メモリ１６０のアドレ
ス空間にその物理アドレス・ゼロ位置が再配置されているので、２ＧＢのＲ_Ｌ値
を有する。

【００７１】 再利用とは、メモリ・マップＩ／Ｏアドレス空間の背後にあたるメモリ位置を
再利用するために、ウインドウ内のアドレス空間をリマップすることである。再
利用がアクティブではなく、メモリ・トップの下にあたる部分にＩ／Ｏ範囲が割
り当てられたメモリ・マップＩ／Ｏをウインドウが有する場合、ウインドウ・メ
モリ・アドレス空間内にホールが生成される。図４の例では、メモリ・マップＩ
／Ｏに関連付けられたホールがＤＲＡＭメモリ・エリアをオーバーレイしていな
いので、再利用は必要ではない。ただし図５を参照すると、ロー・メモリ・ホー
ル５１２、５４２、５７２（すなわち、３２ビットメモリ・マップＩ／Ｏ装置が
マップされている）に対しては再利用を実行することができる。再利用は、ホー
ル・サイズと等しいホール上部の使用可能メモリ・アドレス空間を増大するもの
と見ることができる。好ましい実施形態では、再利用は、ホール・サイズが１２
８ＭＢまたはそれ以上である場合にのみ実行される。これはハードウェア・トレ
ードオフである。また設計トレードオフの理由から、オペレーティング・システ
ム・インスタンスにつき１つのアドレス・ホールだけが再利用される。ただし本
発明では、上記の２つの設計トレードオフを実行せずにコンピュータ・システム
を実施できることを企図している。再利用については下記で詳細に説明する。

【００７２】 再び図５を参照すると、３つのオペレーティング・システム・アドレス空間Ｏ
Ｓ＃１、ＯＳ＃２、ＯＳ＃３はすべて、メモリ・アドレス空間をオーバーレイす
るメモリ・マップＩ／Ｏを含んでいる。ただし、オペレーティング・システム・
アドレス空間ＯＳ＃１のロー・メモリ・ホール５１２が最低１２８ＭＢのブロッ
ク・サイズよりも小さいので、再利用は実行されない。ただしロー・メモリ・ホ
ールは、その他の２つのオペレーティング・システムのためにそれらの排他ウイ
ンドウ５４０Ａおよび５４０Ｂ内でそれぞれ再利用される。

【００７３】 図３は、４つのオペレーティング・システム・ウインドウ（すなわちインスタ
ンス）を含んだ、別の可能な構成を示している。この場合ＯＳ＃１およびＯＳ＃
４は共通エリアを共用し、一方でＯＳ＃２およびＯＳ＃３は別の共通エリアを共
用する。メイン・メモリ１６０のアドレス空間への個々のウインドウの配置が、
Ｒ_Ｌ変数によって制御されることに留意されたい。図３は、これらのウインドウ
をＭＳＵメモリ空間３５０へマップする多くの可能な方式のうち１つだけを示し
ている。

【００７４】 当実施形態によると、各オペレーティング・システム・ウインドウは、それに
、構成パラメータセットＲ_Ｌ ^ＯＳ、Ｒ_Ｃ ^ＯＳ、Ｓ_ＢＡＳＥ ^ＯＳ、Ｓ_ＢＡＳＥ ^{ＭＳ Ｕ} を供給する構成レジスタを関連付けている。単純にオペレーティング・システ
ム・ウインドウの構成パラメータを変更することにより、異なるウインドウ・マ
ッピングが容易に生成される。

【００７５】 表Ａは、図５に示した各オペレーティング・システム・ウインドウのための構
成レジスタ値を示している。メモリ・ホールの再利用は、構成レジスタの内容に
よって決まる。表Ａには、当該の各オペレーティング・システムについての行が
含まれる。再配置フィールドＲ_Ｌ ^ＯＳは、メモリ記憶装置２２０中で再配置され
た、当該のオペレーティング・システム・ウインドウのベース（すなわち開始）
アドレスを格納する。再利用フィールドＲ_Ｃ ^ＯＳは、当該のオペレーティング・
システム・ウインドウ中のロー・メモリ・ホールのサイズに対応するアドレス範
囲を格納する。共用ベースＯＳフィールドＳ_ＢＡＳＥ ^ＯＳは、共用部分として指
定されたオペレーティング・システム・アドレス空間部分のベース・アドレスを
格納する。共用ベースＭＳＵフィールドＳ_ＢＡＳＥ ^ＭＳＵは、メモリ記憶装置メ
モリ２２０のアドレス空間内の共用ウインドウ５３７のベース・アドレスを格納
する。

【００７６】

【表１】

【００７７】 当実施形態では、本明細書に述べるように、プロセッサ２４０の各ペアのため
のＴＣＴ２７０は、そのＴＣＴにインターフェースされたプロセッサによって発
行されるアドレスに対して再配置、再利用、変換を実行するための、構成レジス
タ、他のレジスタ、および論理を含む。ＴＣＭ２８５は、各ＤＩＢ２５０を介し
てＩ／Ｏプロセッサ（例えばＰＣＩカード）から受信したメモリ要求に対して、
同一の再配置、再利用、変換を実行しなければならないので、これらのレジスタ
および論理はクロスバー相互接続２９０のＴＣＭ２８５内でも複写される。

【００７８】 各パーティションのプロセッサの物理アドレス空間内で、そのパーティション
のＴＣＴ２７０は、ロー・メモリ、ハイ・メモリ、ロー・メモリ・ホール、ハイ
・メモリ・ホール、および共用メモリのためにアドレス範囲を決定する。例えば
、オペレーティング・システムＯＳ＃３のアドレス空間内で、ロー・メモリ・ウ
インドウ５７１はアドレス位置０．０００_Ｈで開始し、３．８７５ギガバイトの
メモリ空間を含む。ハイ・メモリ・ウインドウ５７３は、アドレス位置１．５０
００．０００_Ｈで開始し、５．２５０ギガバイトのメモリ空間を含む。ロー・メ
モリ・ホール５７２は、再利用されるべき１２５メガバイトの不使用メモリ空間
を含む。ハイ・メモリ・ホール５７５は、再利用されるべき２５０メガバイトの
不使用メモリを含む。

【００７９】 そのウインドウイング機能を実行する際、本発明の各ＴＣＴ２７０はさらに、
メイン・メモリ１６０のアドレス空間５０４内の排他メモリ・ウインドウをその
パーティションに割り当てる。各排他メモリ・ウインドウ内には、ロー・メモリ
およびハイ・メモリのためのアドレス範囲がある。例えば排他ウインドウ５４０
Ｂでは、ロー・メモリ・ウインドウ５３３はアドレス位置１．４０００．０００
０_Ｈで開始し、５．０００ギガバイトのメモリ空間を含む。ハイ・メモリ・ウイ
ンドウ５３４はアドレス位置２．８０００．０００_Ｈで開始し、排他ウインドウ
５４０Ｂ内のトータルで１０．５００ギガバイトのメモリ空間に対し１０．００
０ギガバイトを含む。排他ウインドウ５４０Ａでは、ロー・メモリ・ウインドウ
５３５はアドレス位置２．Ａ０００．００００_Ｈで開始し、５．１２５ギガバイ
トのメモリ空間を含む。ハイ・メモリ・ウインドウ５３４はアドレス位置３．Ｅ
８００．０００_Ｈで開始し、１．６２５ギガバイトのメモリ空間を含む。

【００８０】 所与のパーティションの処理モジュールのプロセッサの１つがそのアドレス・
ライン上にアドレス（「参照アドレス」あるいは「プロセッサ・アドレス」）を
発行すると、そのプロセッサのためのＴＣＴ２７０は、必要に応じて任意の再配
置、再利用、または共用ウインドウイングのためにそのアドレスを調整して、メ
イン・メモリ１６０内のそれに対応する位置のアドレスを生成する。構成レジス
タのさまざまなフィールドの値（表Ａ）はこのプロセス中に使用される。具体的
には、参照されるアドレスが、共用ウインドウとして指定されたオペレーティン
グ・システム・アドレス空間の部分内にある場合、その参照アドレスは、構成レ
ジスタの共用ベースＯＳフィールドおよび共用ベースＭＳＵフィールド内に含ま
れる値によってオフセット（offset）される。参照アドレスがオペレーティング
・システムのアドレス空間のハイ・メモリ・ウインドウ内にある場合、その参照
アドレスは、構成レジスタの再配置フィールドおよび再利用フィールドに含まれ
る値でオフセット（offset）される。参照アドレスがオペレーティング・システ
ムのアドレス空間のロー・メモリ・ウインドウ内にある場合、その参照アドレス
は、構成レジスタの再配置フィールドに含まれる値でオフセット（offset）され
る。したがって本明細書で述べるように、ＴＣＴ２７０は、各パーティション内
のプロセッサの物理アドレス空間を各パーティションに割り当てられた各排他メ
モリ・ウインドウにマップする手段を提供し、より具体的には、各パーティショ
ン上のプロセッサの物理アドレス空間内の位置への参照を、そのパーティション
に割り当てられた排他メモリ・ウインドウ内のそれに対応する位置に再配置する
手段を提供する。上記のように、同様の方式で、ＴＣＭ２８５は、ＤＩＢおよび
ＴＣＭを介して通信するＩ／Ｏプロセッサ（例えばＰＣＩカード）から受信する
したメモリ・アドレスに必要とされる任意の再配置または再利用をメイン・メモ
リに対して実行する。

【００８１】 表Ｂには、オペレーティング・システム・アドレス空間（すなわち異なるパー
ティションのプロセッサの物理アドレス空間）を、メイン・メモリ中のそれに対
応する排他メモリ・ウインドウに再配置および再利用することを実施するための
擬似コードを示す。一般に、メモリ・マップＩ／ＯアドレスはＴＣＴ２７０によ
って除外（filter out）され、メイン・メモリ１６０への参照だけが残される。
残りのアドレスは次いで、下記で詳細に述べるように表Ｂに示すアルゴリズムを
通じて渡される。最終的に、再配置されたメモリ参照はメイン・メモリ１６０に
渡される。

【００８２】

【表２】

【００８３】 図８は、アドレス・ウインドウイング・アルゴリズムの流れ図を示している。
説明では表Ａも参照する。ステップ８１０に示すように、参照アドレス（すなわ
ち、所与のオペレーティング・システムを実行している所与のパーティション内
の処理モジュールのプロセッサの１つによって発行されるアドレス）ＯＳ_ＡＤＲ が、共用メモリ・ウインドウとして指定されたオペレーティング・システムのア
ドレス空間の部分内にあるかどうかを決定するためにチェックが行われる。部分
内にあれば、参照されるアドレスはステップ８１５に示すように、式：ＯＳ_{ＡＤ Ｒ} ＋［Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ］に基づくアドレスに再配置される。
このアドレスは再配置アドレス（relocated address）と呼ばれ、メイン・メモ
リ１６０にアクセスするために使用される。再配置アドレスは、メイン・メモリ
１６０内に定義される共用メモリ・ウインドウ内の対応する位置のアドレスであ
る。

【００８４】 部分内にない場合は、参照アドレスが、オペレーティング・システム・アドレ
ス空間のハイ・メモリ部分（例えばハイ・メモリ５１３、５４３、５７３）内に
あるかどうかを決定するためにチェックが実行される。これはステップ８２０に
示している。ハイ・メモリ部分内にある場合、ステップ８２５に示すように、参
照アドレスが、式：ＯＳ_ＡＤＲ＋［Ｒ_Ｌ ^ＯＳ−Ｒ_Ｃ ^ＯＳ］に基づくアドレスに再
配置される。再配置アドレスは、そのパーティションのための排他メモリ・ウイ
ンドウ内のそれに対応する位置を識別する。

【００８５】 上記の部分内にない場合、アルゴリズムはステップ８３０に示すように、参照
アドレスがオペレーティング・システム・アドレス空間のロー・メモリ部分（例
えばロー・メモリ５１１、５４１、５７１）内にあたるものと推定する。この場
合、参照アドレスは、式：ＯＳ_ＡＤＲ＋［Ｒ_Ｌ ^ＯＳ］に基づくアドレスに再配置
される。したがって、パーティション内のプロセッサの物理アドレス空間（すな
わちオペレーティング・システムによって見られるアドレス空間）内でのアドレ
ス参照は、メイン・メモリ中でそのパーティションのために定義された排他メモ
リ・ウインドウ内のそれに対応する位置か、またはメイン・メモリ中で定義され
た共用メモリ・ウインドウ内のそれに対応する位置に再配置される。

【００８６】 図３３は、好ましい実施形態による、上記の再配置および再利用機能を実行す
るための、レジスタおよび論理の形の装置を表すブロック図である。この論理は
各ＴＣＴ２７０内に提供され、ＴＣＴ２７０にインターフェースされたプロセッ
サ（ＭＰ）２４０によって発行されるメモリ・アドレスに対して、本発明の再配
置機能および再利用機能を実行する。上記のように、各ＤＩＢ２５０を介してＩ
／Ｏプロセッサによって発行されたメモリ・アドレスの再配置および再利用を実
行する目的で、この論理は各ＴＣＭ２８５中でも複写される。

【００８７】 図３３の好ましい実施形態によると、所与のプロセッサ２４０のアドレス・ラ
イン上で発行された（または各ＤＩＢ２５０を介してＩ／Ｏプロセッサによって
発行された）メモリ・アドレスは、Ｐｒｏｃｅｓｓｏｒ＿Ａｄｄｒｅｓｓレジス
タ３３１０内でキャプチャされる。好ましい実施形態では、メイン・メモリは８
バイトビットのワードでアドレス指定可能であり（１ワード＝８バイト＝６４ビ
ット）、したがってプロセッサ・アドレスの最下位３ビットは、調整済みアドレ
スの生成には必要ではない。したがって図に示すように、ビット［３５：３］だ
けがＰｒｏｃｅｓｓｏｒ＿Ａｄｄｒｅｓｓレジスタ３３１０でキャプチャされる
。好ましい実施形態ではさらに、メイン・メモリは８ワード（８ワード＝６４バ
イト）のブロックでキャッシュされるので、ビット［３５：６］は有効キャッシ
ュ・ブロック・アドレスを表す。図に示すように、これらのビットは後続のＣａ
ｃｈｅ＿Ｂｌｏｃｋ＿Ａｄｄｒｅｓｓレジスタ３３１２でキャプチャされる。

【００８８】 上記でさらに述べたように、好ましい実施形態では、すべてのメモリ・ウイン
ドウは「排他」も「共用」もａ ｍｏｄ ３２ＭＢアドレス境界で開始しなけれ
ばならない。その結果、プロセッサ・アドレスを特定の排他メモリ・ウインドウ
または共用メモリ・ウインドウに再配置する際に、計算に必要なのは、プロセッ
サ・アドレスのビット［３５：２５］だけになる。したがって、図に示すように
これらのビットはテンポラリ・レジスタ３３１４にキャプチャされる。

【００８９】 値Ｓ_ＢＡＳＥ ^ＭＳＵ、Ｓ_ＢＡＳＥ ^ＯＳ、Ｒ_Ｌ ^ＯＳ、Ｒ_Ｃ ^ＯＳは、各レジスタ位
置３３１８、３３２０、３３３０、３３４０に記憶される。これらのレジスタ位
置は集合的に、上記の構成レジスタを構成する。実際には、これらのレジスタ位
置は、単一のより大きなレジスタの別々のフィールドを構成することができ、あ
るいは４つの別々のレジスタとして実施することができる。プロセッサ・アドレ
スが、共用メモリ・ウインドウとして指定されたプロセッサのアドレス空間の部
分内にあたる場合は、減算器３４０５が、レジスタ位置３３１８内のＳ_ＢＡＳＥ ^ＭＳＵ 値からレジスタ位置３３２０内のＳ_ＢＡＳＥ ^ＯＳ値を減算し、その結果得
られるオフセット値をレジスタ３３５０に格納する。プロセッサ・アドレスが、
そのプロセッサが属するパーティションに割り当てられた排他メモリ・ウインド
ウのハイ・メモリ部分内にあたる場合は、減算器３４１０が、レジスタ３３３０
内のＲ_Ｌ ^ＯＳ値からレジスタ３３４０内のＲ_Ｃ ^ＯＳ値を減算し、その結果得られ
るオフセット値をレジスタ３３７０に格納する。さらに示すように、Ｒ_Ｃ ^ＯＳ値
の５ビットは（追加機能３４００を使用して）、最下位ビット位置中の２論理ゼ
ロビット、および最上位ビット位置中の４論理ゼロビットで埋められ、Ｒ_Ｌ ^ＯＳ 値のビットからの減算のためにビットを適切に位置合わせする。本発明では、再
利用は１２８ＭＢの単位でしか実行できないと上記で述べたことを思い出された
い。プロセッサの排他メモリ・ウインドウのロー・メモリ部分内にあたるプロセ
ッサ・アドレスの場合、レジスタ３３３０内のＲ_Ｌ ^ＯＳ値は必要とされるオフセ
ットであり、したがって、この値はレジスタ３３６０に直接記憶される。

【００９０】 アドレス範囲比較論理３３９０は、プロセッサによって発行されたアドレスが
共用メモリ・ウインドウに指定されたプロセッサのアドレス空間の部分内にあた
るかどうか、またはそのアドレスが、プロセッサが属する部分に割り当てられた
排他メモリ・ウインドウのロー・メモリ内またはハイ・メモリ内にあたるかどう
かを判定する上記のステップを実行する。この比較に基づき、レジスタ３３５０
、３３６０、３３７０のうち１つからの適切なオフセットが、３：１セレクタ３
３８０によって選択される。次いで加算器３４２０は、選択されたオフセット値
を、レジスタ３３１４に記憶されているプロセッサ・アドレスのビット［３５：
２５］に加算し、その結果がレジスタ３４３０に記憶される。次いでレジスタ３
４３０中のビットは、キャッシュ・ブロック・アドレスのビット［２４：６］の
最初に付加されて、調整済みのアドレスを形成し、このアドレスはＡｄｊｕｓｔ
ｅｄ＿Ｐａｒｔｉｔｉｏｎ＿Ａｄｄｒｅｓｓレジスタ３３１６に記憶される。レ
ジスタ３３１６中の調整済みアドレスは、次いで、メイン・メモリにアクセスす
るために使用される（下記で説明する本発明のインターリービング機構による変
換の後に）。

【００９１】 再び図５を参照すると、すでに上記で述べたように、メモリ・マップＩ／Ｏに
割り当てられたアドレスは再利用することができる。このアドレスは、ロー・メ
モリ・ホール５１２などロー・メモリ・ホールと呼ばれる。好ましい実施形態で
は、ロー・メモリ・ホールは常に４ＧＢのすぐ下で開始し、・ホール・サイズに
等しい、関連するオペレーティング・システムのアドレス空間内で下方に拡張す
る。明らかなように、ロー・メモリ・ホールの配置は設計変更（design choice
）である。メモリの再利用を使用すべきなのは、インストールされたメモリ量に
対して、メモリ・アドレスのトップがメモリオーバーラップ領域のボトム（すな
わち４ＧＢ−（マイナス）オーバーラップ・ホール・サイズ）よりも大きい場合
だけである。言い換えれば、再利用は、ＰＣＩ ＡＰＩＣ範囲とインストールさ
れたＤＲＡＭメモリ間にオーバーラップがないシステムでは使用すべきではない
。

【００９２】 オーバーレイされたすべてのメモリ、およびそのすぐ上のメモリはいずれも、
プロセッサ／オペレーティング・システム・アドレス空間内で上にスライドして
いると考えることができる。したがって、ホールのボトムの後ろにありそこで開
始するメモリは、アドレス４ＧＢで開始しこのポイントから上に拡張することに
なる。メモリ・アドレス指定はなお４ＧＢ開始アドレスから連続しており、新し
いメモリ・トップ、すなわち元のメモリ・トップとホール・サイズの合計まで拡
張する。

【００９３】 図１１は、アドレス範囲のマップの仕組みを具体的な例を用いて示している。
４ＧＢあるいはそれ以下のメモリを備え、ＰＣＩ ＡＰＩＣ範囲と部分的にメモ
リ・オーバーレイがあるシステムの場合には、再利用を使用することができる。
このシステムでは、オーバーラップされたメモリは４ＧＢで開始するようにマッ
プされる。図１２はこの点を表している。サブＰｏｄはプロセッサの調整済みメ
モリ要求アドレスを受け取り、それが４ＧＢ境界よりも上にあることを判定する
と、そのアドレスから固定値を減算する。このメモリ・アドレスは、ＰＣＩ Ａ
ＰＩＣ範囲のシステム・アドレス空間への挿入を反映する。したがって、調整オ
フセットはＰＣＩ ＡＰＩＣ範囲のホール・サイズと等しく、上記のように１２
８ＭＢのブロックごとに固定される。

【００９４】 以下に提供するのは、さらにいくつかの本発明による再配置および再利用の例
である。図５および表Ａを参照する。最初の例は、排他ウインドウ内のアドレス
参照を扱うものである。２番目の例は共用ウインドウを参照する。

【００９５】 図５に示すように、オペレーティング・システム・アドレス空間ＯＳ＃３は、
メインメモリアドレス１０．５ＧＢに再配置（Ｒ_Ｌ）されている。再利用は、ロ
ー・メモリ・ホール５７２の後ろの１２８ＭＢ（０．１２５ＧＢ）を回復するよ
うに設定される。ＯＳ_ＡＤＲ＝１．５０００．００００_Ｈをメモリ参照として使
用することにより、ＴＣＴ２７０は関数ＯＳ_ＡＤＲ＋［Ｒ_Ｌ−Ｒ_Ｃ］を実行して
、ＭＳＵメモリ空間５０４内にアドレスを生成する。Ｒ_ＬおよびＲ_Ｃの値は表Ａ
に挙げる。したがって、ＯＳ_ＡＤＲ＋［Ｒ_Ｌ−Ｒ_Ｃ］は、１．５０００．０００
０_Ｈ＋［２．Ａ０００．００００_Ｈ−０．０８００．００００_Ｈ］になる。これ
は１．５０００．００００_Ｈ＋２．９８００．００００_Ｈになり、これは３．Ｅ
８００．００００_Ｈ（１５．６２５ＧＢ）になる。このアドレスは、オペレーテ
ィング・システムＯＳ＃３と関連付けられた排他ウインドウ５４０Ａ内の位置に
相当する。単純な計算により、このアドレスは、４ＧＢのハイメモリエリアベー
ス・アドレスからのオフセット１．２５ＧＢであることが分かる。上記で計算さ
れたアドレスは、ＯＳ＃３の再配置ハイ・メモリ・ベース・アドレス（１４．３
７５ＧＢ）からのオフセット１．２５ＧＢでもある。

【００９６】 ＯＳ＃２が実行されているパーティション内のプロセッサが同一のアドレス１
．５０００．００００_Ｈを発行する場合、代って再配置アドレスが、そのパーテ
ィション（すなわちウインドウ５４０Ｂ）に割り当てられた排他メモリ・ウイン
ドウ内にあたることになる。したがってＯＳ_ＡＤＲ＋［Ｒ_Ｌ−Ｒ_Ｃ］は、１．５
０００．００００_Ｈ＋［１．４０００．００００_Ｈ−０．１０００．００００_Ｈ ］になる。これは１．５０００．００００_Ｈ＋１．３０００．００００_Ｈになり
、これは２．８０００．００００_Ｈ（１０．００ＧＢ）になる。このアドレスは
明らかにメイン・メモリ１６０のハイ・メモリ・エリア５３４内にあたり、これ
はＯＳ＃２を実行するパーティションに割り当てられた排他メモリ・ウインドウ
（５４０Ｂ）の部分である。この例では、異なる２つのパーティション内のオペ
レーティング・システムにはそれぞれ、そのアドレス空間があたかも同一のベー
ス・アドレス（すなわちアドレス・ゼロ）で開始するように見えるが、それらの
アドレス空間内でのアドレス参照は、メイン・メモリ内の各パーティションに割
り当てられた排他メモリ・ウインドウ内のそれに対応する位置に適切に再配置さ
れることを実証している。言うまでもなく、本発明の再配置フィーチャは、異な
るパーティション上でオーバーラップする物理アドレス空間をどれでも２つ（両
方がアドレス・ゼロで始まるものに限らず）、メイン・メモリ内の各排他メモリ
・ウインドウにマップするのに使用することができる。

【００９７】 第２の例では、ＯＳ＃３と関連付けられた共用ウインドウ５７５へのメモリ参
照を使用する。この例では、ＯＳ＃３が、アドレス１．Ｂ９００．００００_Ｈ（
６．８９０ＧＢ）への参照を試みると想定する。ＴＣＴ２７０は、このアドレス
が共用メモリの範囲内にあると決定する。したがって、本発明はマッピングする
関数ＯＳ_ＡＤＲ＋［Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ］を適用して、ＭＳＵメ
モリ空間５０４にアクセスするのに適したアドレスを生成する。したがってマッ
プ関数は、１．Ｂ９０００．００００_Ｈ＋［４．５０００．００００_Ｈ−１．Ｂ
８０００．００００_Ｈ］になる。これは、１．Ｂ９０００．００００_Ｈ＋２．９
８０００．００００_Ｈになり、これは４．５１００．００００_Ｈ（１７．２６５
６ＧＢ）になる。このアドレスは、ＭＳＵメモリ空間５０４の共用メモリ・ウイ
ンドウ５３７の範囲内にあたる。

【００９８】 同一のアドレスオフセット０．０１５６ＧＢを使用し、それをオペレーティン
グ・システムＯＳ＃２の共用ベース・アドレスに適用することにより、これに相
当するアドレスをＯＳ＃２について計算することができる。ＯＳ_ＡＤＲは５．７
５０ＧＢ＋０．０１５６ＧＢに等しく、これは５．７６５６ＧＢ（１．７１００
．００００_Ｈ）に等しい。このマップ関数ＯＳ_ＡＤＲ＋［Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ _ＢＡＳＥ ^ＯＳ ］を適用すると、１．７１００．００００_Ｈ＋［４．５０００．０
０００_Ｈ−１．７０００．００００_Ｈ］が得られる。したがって、このマップ関
数は、４．５１００．００００_Ｈ（１７．２６５６ＧＢ）のメモリ・アドレスを
生成する。したがって、１．Ｂ９００．００００_Ｈ（６．８９０６ＧＢ）のオペ
レーティング・システムＯＳ＃３によるメモリ参照と、１．７１００．００００ _Ｈ （５．７６５６ＧＢ）のオペレーティング・システムＯＳ＃２によるメモリ参
照はどちらも、アドレス４．５１００．００００_Ｈ（１７．２６５６ＧＢ）にお
いてメイン・メモリ１６０にアクセスする。

【００９９】 Ｂ．メモリのインターリービングおよびスタッキング（変換） 変換は、メモリ参照（再配置後の、および適切な場合には再利用後の）をメイ
ン・メモリ１６０内の特定のメモリ記憶装置にマップするプロセスである。図２
を参照すると、メイン・メモリ１６０は、概念上、複数のＭＳＵペア２２２およ
び２２４（ＭＳＵ＿ＰＡＩＲと呼ぶ）に分割されている。ＭＳＵ＿Ｐａｉｒ内の
個々のＭＳＵ２２０は、一意的には接続されていない。図２には２つのＭＳＵ＿
ＰＡＩＲ２２２、２２４のみを説明のためだけに示している。本発明では、２つ
以上のＭＳＵ＿ＰＡＩＲを企図している。

【０１００】 コンピュータ・システム２００は、再配置中、また当てはまる場合には再利用
中、に生成された調整済みアドレス（すなわちメモリ参照）を利用し、次いでメ
モリ記憶装置ペア２２２、２２４間で、調整済みメモリ参照をインターリーブま
たはスタックする。本発明の目標は、各プロセッサ２４０と関連付けられたメイ
ン・メモリ要求をそれぞれ、メイン・メモリ１６０のグローバル・アドレス空間
（すなわち全ＤＲＡＭアドレス空間）にわたって分配して、メモリ資源の競合を
最小にするために、連続したメモリ・アクセスが異なるメモリ記憶装置２２０間
で分配することである。インターリービングを実行できない場合には、メモリ・
アドレスが連続的な順序でメモリ記憶装置のペアに向けられ、本明細書ではこれ
をスタッキングと呼ぶ。

【０１０１】 例示的実施形態では、４つのメモリ記憶装置、すなわちメモリ記憶装置ペア２
２２およびメモリ記憶装置ペア２２４など２組のメモリ記憶装置がある。各メモ
リ記憶装置ペア（以降ＭＳＵ＿Ｐａｉｒと呼ぶ）には、メモリ記憶装置２２０Ａ
および２２０Ｂなど２つのメモリ記憶装置が含まれる。インターリービングはメ
モリ記憶装置ペア２２２および２２４間で達成される。次いで、メモリ記憶装置
ペア２２２および２２４内のメモリ記憶装置２２０間でそれぞれインターリービ
ングが達成される。有効な結果は、４重（four-way）インターリービングである
。

【０１０２】 例えば、メモリ記憶装置２２０Ａおよびメモリ記憶装置２２０Ｂなど、２つの
メモリ記憶装置があるとする。メモリへの参照は、メモリ記憶装置２２０Ａとメ
モリ記憶装置２２０Ｂの間で交互に行われる（ping-pong）ことが最適である。
すなわち、メモリへの最初の参照はメモリ記憶装置２２０Ａにアクセスするのに
対し、２番目の参照はメモリ記憶装置２２０Ｂにアクセスする。メモリ記憶装置
２２０Ａが１つだけのバンクを移植（populate)しているのに対して、メモリ記
憶装置２２０Ｂが８つのバンクを移植（populate)していて、メモリ記憶装置２
２０Ａとメモリ記憶装置２２０Ｂを交互に用いる場合、ある時点で、メモリ記憶
装置２２０Ａはメモリ空間を使い果たしてしまう。この場合は、メモリ記憶装置
２２０Ｂ内の残りのメモリにスタックされる。すなわち、メモリ記憶装置２２０
Ｂの連続的アドレス指定（または参照）を手段とする。

【０１０３】 メモリ記憶装置の特徴の１つは、特定のメモリ記憶装置「ペア」内に、１つの
メモリ記憶装置があっても複数のメモリ記憶装置があってもよいことである。さ
らにメモリ記憶装置は、異なる比率で移植（populate)することができる。すな
わち、１つのメモリ記憶装置は１つのＤＲＡＭバンクを移植（populate)させ、
別のメモリ記憶装置は８つのＤＲＡＭバンクを移植（populate)させることがで
きる。

【０１０４】 本発明によると、変換プロセスには、メモリ記憶装置ペア２２２とメモリ記憶
装置ペア２２４の間およびＭＳＵ２２０の間において、メモリ参照のインターリ
ービングおよびスタッキングを用いる。このプロセスは、プロセッサ（ＭＰ）２
４０から発行されるメモリ要求に対しては、各ＴＣＴ２７０によって実行される
。ＤＩＢを介してＩ／Ｏプロセッサ（例えばＰＣＩカード）から発行されるメモ
リ要求に対しては、このプロセスは各ＴＣＭ２８５によって実行される。

【０１０５】 ＴＣＴ２７０の動作を考慮すると、どのＭＳＵ＿ＰａｉｒまたはどのＭＳＵ２
２０が、最初のキャッシュ・ライン・アドレス（すなわちＴＣＴ２７０からのア
ドレス）を受け取るべきかを初期化時に指定する機構が提供される。ＴＣＴ２７
０は、プロセッサのメモリ書き込み／読み取りアドレスを（任意の再配置後およ
び／または再利用後に）受け取り、アドレス変換機能を通じてそれをパスする。
好ましい実施形態では、メモリ記憶装置２２０は２８ビットのキャッシュ・ライ
ン・アドレス（すなわちメモリ参照）、および８バイトのコンテナアドレスを、
１６ギガバイトのメモリ空間を表すマルチサイクル信号から受信する。下記で説
明するアドレス変換オプションの設定に基づき、変換機能は、要求を受け取るメ
モリ記憶装置と関連付けられたＭＳＵ数を、２８ビットＭＳＵマップアドレスの
上位１０ビットとともに生成する。ＴＣＴ２７０はＭＳＵのマップアドレスの下
位１８ビットも供給するが、これらのビットは変換機能によって変更されない。

【０１０６】 ＴＣＴ２７０は、ＭＳＵ＿Ｐａｉｒごとのメモリ・アクセスおよび個々のＭＳ
Ｕ２２０間でのメモリ・アクセスの、インターリービングおよびスタッキングの
多様な組み合わせを可能にする。表Ｃには、ＭＳＵ＿ＰＡＩＲおよびその個々の
ＭＳＵ２２０間での、メモリのインターリービング／スタッキングの８つの組み
合わせを挙げる。

【０１０７】

【表３】

【０１０８】 表ＣのＩＩＩモードを参照すると、アルゴリズムは、キャッシュ・ラインを１
つおきに交互のＭＳＵ＿ＰＡＩＲに分配している（例えばキャッシュ・ライン・
アドレス０はＭＳＵ＿ＰＡＩＲ２２２に転送される）。アルゴリズムはさらに、
ＭＳＵ＿ＰＡＩＲに向けられたキャッシュ・ラインを１つおきに、ＭＳＵ＿ＰＡ
ＩＲ２２２、２２４内の交互のＭＳＵ２２０に分配する（例えばキャッシュ・ラ
イン・アドレス０は、下位数のＭＳＵ２２０に向けられる）。

【０１０９】 ＩＳＩ、ＩＳＳ、またはＩＩＳモードでは、このアルゴリズムは、キャッシュ
・ラインを１つおきに交互のＭＳＵ＿ＰＡＩＲ２２２、２２４に分配する（例え
ばキャッシュ・ライン・アドレス０はＭＳＵ＿ＰＡＩＲ２２２に転送される）。
本発明によりスタックされたＭＳＵ＿ＰＡＩＲ２２２、２２４内のＭＳＵ２２０
の場合、アルゴリズムはさらに、もう一方のＭＳＵ２２０を連続的に満たす前に
そのＭＳＵ２２０が一杯になるまで、選択されたＭＳＵ＿ＰＡＩＲ２２２、２２
４の下位数のＭＳＵ２２０に、連続的にアドレス指定されたアクセスを向ける。
本発明によりインターリーブされたＭＳＵ＿ＰＡＩＲ２２２、２２４内のＭＳＵ
２２０の場合、アルゴリズムはさらに、ＭＳＵ＿ＰＡＩＲ２２２、２２４に向け
られたキャッシュ・ラインを１つおきに、交互のＭＳＵ２２０に分配する（すな
わち、キャッシュ・ライン・アドレス０は、ＭＳＵ＿ＰＡＩＲ２２２、２２４内
の下位数のＭＳＵ２２０に向けられる）。

【０１１０】 ＳＳＳモードでは、本発明は、もう一方のＭＳＵ＿ＰＡＩＲ２２２、２２４を
順次満たす前にそのＭＳＵ＿ＰＡＩＲ２２２、２２４が一杯になるまで、下位数
のＭＳＵ＿ＰＡＩＲ２２２、２２４（構成レジスタによって決定される）を連続
的に充填する。このアルゴリズムはさらに、もう一方のＭＳＵ２２０を連続的に
充填する前にそのＭＳＵ２２０が一杯になるまで、選択されたＭＳＵ＿ＰＡＩＲ
２２２、２２４内の下位数のＭＳＵ２２０に連続的にアクセスを向ける。

【０１１１】 ＳＳＩ、ＳＩＩ、ＳＩＳモードでは、アルゴリズムは、もう一方のＭＳＵ＿Ｐ
ＡＩＲ２２２、２２４を順次満たす前にそのＭＳＵ＿ＰＡＩＲ２２２、２２４が
一杯になるまで、下位数のＭＳＵ＿ＰＡＩＲ２２２、２２４を連続的に充填する
。スタックされたＭＳＵ＿ＰＡＩＲ２２２、２２４内のＭＳＵ２２０の場合、本
発明は、もう一方のＭＳＵ＿ＰＡＩＲ２２２、２２４を連続的に充填する前にそ
のＭＳＵ＿ＰＡＩＲ２２２、２２４が一杯になるまで、選択されたＭＳＵ＿ＰＡ
ＩＲ２２２、２２４のローＭＳＵ２２０のアドレスを連続的に指定する。インタ
ーリーブされるＭＳＵ＿ＰＡＩＲ２２２、２２４内のＭＳＵ２２０の場合、本発
明は、ＭＳＵ＿ＰＡＩＲ２２２、２２４のキャッシュ・ラインを１つおきに、交
互のＭＳＵ２２０に分配する。キャッシュ・ライン・アドレス０は、そのＭＳＵ
＿ＰＡＩＲ２２２、２２４内の下位数のＭＳＵ２２０に向けられる。

【０１１２】 例えば、ＩＳＳオプションに従うと、インターリービングはキャッシュ・ライ
ンが１つおきに実行され、メモリ記憶装置ペアに対して交互に実行される、。す
なわち、最初のキャッシュ・ライン・アドレスはメモリ記憶装置ペア２２２に転
送され、次のキャッシュ・ライン・アドレスはメモリ記憶装置２２４に転送され
る。本発明では、メモリ記憶装置２２０Ａが一杯になるまで、メモリ参照をメモ
リ記憶装置２２０Ａ内に連続的にスタックする。メモリ記憶装置２２０Ａが一杯
になると、本発明は次いで、メモリ記憶装置２２０Ｂが一杯になるまでそこにメ
モリ参照を連続的にスタックする。同様に、メモリ記憶装置２２０Ｃが一杯にな
ると、本発明は次いで、メモリ記憶装置２２０Ｄが一杯になるまでそこにメモリ
参照をスタックする。

【０１１３】 表Ｄは、変換および再利用レジスタを定義している。この表には、変換および
再利用レジスタ内の当該の各アドレス・ビットについての行が含まれる。各行に
は機能フィールドおよびデフォルト値フィールドが含まれる。機能フィールドは
、当該のアドレス・ビットの機能を表す。デフォルト値フィールドは、初期化の
際にアドレス・ビットがデフォルトとして選択する値である。メモリ・アドレス
変換および再利用レジスタ内のビット・ステータスは、メモリ・アドレス空間の
再利用が使用可能であるかどうか、およびアドレス変換が使用可能であるかどう
かを決定する。これはまた、どのメモリ記憶装置ペアを選択するか、およびどの
メモリ記憶装置を変換プロセスのために選択するかを指定する。

【０１１４】

【表４】

【０１１５】 ＭＳＵ＿ＰＡＩＲ２２２、２２４およびＭＳＵ２２０のバンク間でインターリ
ーブすることは、メモリ・コントローラ（図示せず）の責任である。

【０１１６】 コンピュータ・システム２００がインターリービングを実施するかどうかは、
複数レジスタ内の設定によって決まる。例えば、表ＥおよびＦは、第１メモリ記
憶装置ペアおよび第２メモリ記憶装置ペアにそれぞれ対応する、メモリ・アドレ
ス変換レジスタの初期化時における内容を示している。メモリ・アドレス変換レ
ジスタには、当該の各ビットのための行が含まれる。各行には、機能フィールド
およびデフォルト値フィールドが含まれる。機能フィールドは、当該のアドレス
・ビットの機能を含む。デフォルト値フィールドは、アドレス・ビットが初期化
時にデフォルトとして選択する値である。

【０１１７】

【表５】

【０１１８】

【表６】

【０１１９】 表ＥおよびＦに示すメモリ・アドレス変換レジスタ内のビット・ステータスは
、メモリ記憶装置の特定ペアに対するインターリービングが使用可能であるかど
うか、またはスタッキングが使用可能であるかどうかを決定する。メモリ・アド
レス変換レジスタ内のビット・ステータスはさらに、メモリ記憶装置ペアの２つ
のメモリ記憶装置のうち小さい方を示す。

【０１２０】 表Ｇは、フォワードおよびリバースのアドレス変換のために初期化時に必要と
される構成情報を示す。表Ｇは図２と次のように関連している。ＭＳＵ＿Ｐａｉ
ｒ０はＭＳＵ＿Ｐａｉｒ２２２、ＭＳＵ＿Ｐａｉｒ１はＭＳＵ＿Ｐａｉｒ２２４
，ＭＳＵ＃０はＭＳＵ２２０Ａ、ＭＳＵ＃１はＭＳＵ２２０Ｂ、ＭＳＵ＃２はＭ
ＳＵ２２０Ｃ、およびＭＳＵ＃３はＭＳＵ２２０Ｄである。

【０１２１】

【表７】

【０１２２】

【表８】

【０１２３】

【表９】

【０１２４】 注^１：このレジスタ・サイズはこの表では指定されない。これは実装固有（im
plementation specific）であり、変換アルゴリズムを理解するためには必要で
はない。

【０１２５】 注^２：メモリ・サイズは、最大メモリ・アドレス＋１に等しい。例えば、単一
の１２８ＭＢバンクは、０００＿００００_Ｈから７００＿００００_Ｈのアドレス
範囲を有するが、そのサイズは８００＿００００_Ｈである。このサイズを３６ビ
ット［３５：０］に拡張すると、０＿８００＿００００_Ｈになる。このサイズに
最上位の９ビット［３５：２７］を使用すると、この例のサイズレジスタは００
００００００１_Ｂまたは００１_Ｈでロードされる。

【０１２６】 上記のように、フォワードのアドレス変換機能を実施する論理およびレジスタ
は、ＴＣＭ２８５（各ＤＩＢを介した出入力プロセッサからのメモリ要求に対し
て）およびＴＣＴ２７０（プロセッサ２４０からのメモリ要求に対して）の両方
にある。アルゴリズムは２つのステップで実行される。第１ステップでは、どの
ＭＳＵ＿ＰＡＩＲを選択するべきかを決定し、第２ステップでは、アドレスを送
るために、選択されたペアのどちらのＭＳＵを選択すべきかを決定する。Ａｐｐ
ｅｎｄｉｘＡに示すのは、フォワード・アドレス変換アルゴリズムの単純化した
擬似コードである。この擬似コードには、ＭＳＵ＿ＰＡＩＲＳの数、またはＭＳ
Ｕ＿ＰＡＩＲごとのＭＳＵの数などの基準を検証するチェックは含まれない。当
分野の技術者には直ちに明らかであるように、これらのチェックは、変換プロセ
スをより容易に理解できるように擬似コードから意図的に除外した。

【０１２７】 フォワード・アドレス変換アルゴリズムは、入力ＴＥＭＰ＿ＡＤＤＲを受け取
り（ｔａｋｅ ａｓ）、レジスタＰＡＩＲ＿ＭＯＤＥ、ＳＭＡＬＬＥＳＴ＿ＰＡ
ＩＲ＿ＳＺおよびＰＡＩＲ＿ＳＥＬを使用する。このアルゴリズムは、任意の必
要な調整後のアドレスである出力ＴＥＭＰ＿ＡＤＤＲを生成し、また、どのＭＳ
Ｕ＿ＰＡＩＲが選択されているかを示すＲＣＶＩＮＧ＿ＰＡＩＲを生成する。最
初、ＴＥＭＰ＿ＡＤＤＲ［２９：０］は、任意のアドレス再配置が実行された後
のアドレスである。ＴＥＭＰ＿ＡＤＤＲ［２９：０］はＡＤＤＲ＿ＩＮ［３５：
６］に等しい。ＴＯＰ＿ＯＦ＿ＩＮＴＲＬＶ＿ＲＡＮＧＥは、インターリービン
グのためのメモリがもう残っていないアドレス値である。すなわち、これはメモ
リ・アドレスのスタッキングが開始するアドレスである。ＴＯＰ＿ＯＦ＿ＩＮＴ
ＲＬＶ＿ＲＡＮＧＥは、ＳＭＡＬＬＥＳＴ＿ＰＡＩＲ＿ＳＺの２倍に等しい。

【０１２８】 図９は、フォワード・アドレス変換アルゴリズムの流れ図を示している。ＭＳ
Ｕ＿Ｐａｉｒの選択は段階９００に示される。段階９０２では、ペア間のインタ
ーリービングが使用可能であるかどうかを決定する。使用可能である場合段階９
０４に示すように、このアルゴリズムはまず、インターリーブされたメモリ範囲
内にアドレスがあるかどうかを調べる。キャッシュ・ライン・アドレスがインタ
ーリーブ範囲の上にある場合、ステップ９１０に示すように、本発明は大きい方
のＭＳＵ＿ＰＡＩＲにスタックする。インターリーブ範囲の上にない場合、流れ
はステップ９０６へと続き、複数のＭＳＵ＿ＰＡＩＲの中からどのＭＳＵ＿ＰＡ
ＩＲを選択するかを決定する。好ましい実施形態では、低位のキャッシュ・ライ
ン・アドレス・ビット、ＴＥＭＰ＿ＡＤＤＲ［０］がＭＳＵ＿ＰＡＩＲを選択す
るために使用される。

【０１２９】 ペア間のインターリービングが使用可能でない場合、本発明は次いで、キャッ
シュ・ライン・アドレスをスタックする。好ましい実施形態では、本発明は、キ
ャッシュ・ライン・アドレスをＭＳＵ＿ＰＡＩＲ０にスタックし始める。ＭＳＵ
＿ＰＡＩＲ０（すなわちＭＳＵ＿Ｐａｉｒ２２２）が一杯になると、スタッキン
グ・プロセスはＭＳＵ＿ＰＡＩＲ１（すなわちＭＳＵ＿Ｐａｉｒ２２４）に進行
する。スタッキングは、最上位のＭＳＵ＿ＰＡＩＲが一杯になるまで続行する。
これは一般にステップ９１２に示される。

【０１３０】 流れは次いでステップ９０８に進行し（ブロック９０６、９１０、９１２のい
ずれから）、キャッシュ・ライン・アドレスが再調整される。この調整の方法は
、インターリービングまたはスタッキングが選択されているかどうかによって決
まる。インターリービングの場合、キャッシュ・ライン・アドレス（ＴＥＭＰ＿
ＡＤＤＲ）は、アドレスを右に１位置ずらし、最上位のアドレス・ビットをゼロ
充填することにより再調整される。スタッキングの場合、キャッシュ・ライン・
アドレスは同じままであるか、または擬似コードから明らかなように、ＴＥＭＰ
＿ＡＤＤＲ−ＳＭＡＬＬＥＳＴ＿ＰＡＩＲ＿ＳＺと等しくなるようにセットされ
る。

【０１３１】 ＭＳＵ＿ＰＡＩＲがスタッキングのために選択されると、本発明は段階９２０
に進行する。このアルゴリズム段階は、入力ＴＥＭＰ＿ＡＤＤＲを有するが、こ
れはステップ９０８で調整されていることもありうる。段階９２０では次のレジ
スタを使用する：ＰＡＩＲ０＿ＭＯＤＥ、ＰＡＩＲ０＿ＳＭＡＬＬＥＳＴ＿ＭＳ
Ｕ＿ＳＺ、ＰＡＩＲ＿ＳＥＬ。段階９２０からの出力は、必要とされる任意の調
整後のキャッシュ・ライン・アドレスであるＴＥＭＰ＿ＡＤＤＲと、どのＭＳＵ
がキャッシュ・ライン・アドレスを受け取るかを示すＲＣＶＩＮＧ＿ＭＳＵであ
る。初期化時において、ＰＡＩＲ０＿ＴＯＰ＿ＯＦ＿ＩＮＴＬＶ＿ＲＡＮＧＥは
、ＭＳＵ＿ＰＡＩＲ０のＭＳＵ間のインタリービングのためにメモリがもう残っ
ていないアドレス値である。ＰＡＩＲ１＿ＴＯＰ＿ＯＦ＿ＩＮＴＬＶ＿ＲＡＮＧ
Ｅは、ＭＳＵ＿ＰＡＩＲ１のＭＳＵ間のインターリービングのためにメモリがも
う残っていないアドレス値である。

【０１３２】 段階９００でＭＳＵ＿Ｐａｉｒ０が選択された場合、次いで段階９２０では、
ＲＣＶＩＮＧ＿ＰＡＩＲがＭＳＵ０またはＭＳＵ１に等しいかどうかを決定する
。同様に、段階９００でＭＳＵ＿Ｐａｉｒ１を選択した場合は、次いで段階９２
０で、ＲＣＶＩＮＧ＿ＰＡＩＲがＭＳＵ２またはＭＳＵ３と等しいかどうかを決
定する。説明を簡潔にするために、ＭＳＵ０とＭＳＵ１間の選択だけを説明する
。

【０１３３】 ステップ９２４では、ＭＳＵ＿ＰＡＩＲの複数ＭＳＵ間のインターリービング
が使用可能であるかどうかを決定する。インターリービングが使用可能である場
合、ステップ９２６に示すように、アルゴリズムはまず、キャッシュ・ライン・
アドレスがインターリーブされたメモリ範囲内にあるかどうかを判定する。キャ
ッシュ・ライン・アドレスがインターリーブされたメモリ範囲内にある場合、ス
テップ９２８に示すように、低位のキャッシュ・ライン・アドレス・ビットが、
適切なＭＳＵを選択するために使用される。次いでそのキャッシュ・ライン・ア
ドレスは、ステップ９３０に示すように、キャッシュ・ライン・アドレス・ビッ
トを右に１位置ずらし、最上位のアドレス・ビットをゼロ充填することにより再
調整される。

【０１３４】 それに対し、キャッシュ・ライン・アドレスがインタリーブ・メモリ範囲の上
にある場合、ステップ９３２に示すように、アルゴリズムは大きい方のＭＳＵに
スタックする。流れは次いでステップ９３０に進行し、ＴＥＭＰ＿ＡＤＤＲをＴ
ＥＭＰ＿ＡＤＤＲ＿ＰＡＩＲ０＿ＳＭＡＬＬＥＳＴ＿ＭＳＵ＿ＳＺに設定するこ
とにより、アドレスがスタッキングのために調整される。

【０１３５】 ＭＳＵ＿ＰＡＩＲ０のＭＳＵ間のインターリービングが使用可能でない場合、
ステップ９３４に示すように、本発明はまずＭＳＵ０にスタックし、次いで残り
をＭＳＵ１にスタックする。再度、アドレスは、ローＭＳＵまたはハイＭＳＵの
どちらが最初に使用されるかに基づいてステップ９３０で調整される。ローＭＳ
Ｕが最初に使用される場合、ＴＥＭＰ＿ＡＤＤＲは変更されないままである。ハ
イＭＳＵが最初に使用される場合、ＴＥＭＰ＿ＡＤＤＲはＴＥＭＰ＿ＡＤＤＲ＿
ＰＡＩＲ０＿ＳＭＡＬＬＥＳＴ＿ＭＳＵ＿ＳＺに設定される。

【０１３６】 上記のように、ＭＳＵ＿ＰＡＩＲ１内のＭＳＵ２とＭＳＵ３間の選択も同様の
手順に従って行われる。

【０１３７】 最終的には、ステップ９４０に示すように、ＭＳＵ＿ＡＤＤＲ［２９：０］が
調整済みのＴＥＭＰ＿ＡＤＤＲ［２９：０］に割り当てられ、ＲＣＶＩＮＧ＿Ｐ
ＡＩＲはＲＣＶＩＮＧ＿ＭＳＵ標識と連結されて、ＭＳＵ＿ＳＥＬ［１：０］を
形成する。これにより、フォワード・アドレス変換アルゴリズムが完了する。

【０１３８】 ＡｐｐｅｎｄｉｘＢに示すのは、リバース変換アルゴリズムのための擬似コー
ドである。リバース・アドレス変換機能は、ＭＳＵコントローラ（図示せず）内
だけにある。

【０１３９】 図６を参照して、フォワード・アドレス変換アルゴリズムの例を実証する。図
６は、２つのＭＳＵ＿ＰＡＩＲ６１０、６４０を有するメイン・メモリ６００を
示している。ＭＳＵ＿Ｐａｉｒ６１０が２つのＭＳＵ６２０、６３０を有するの
に対し、ＭＳＵ＿Ｐａｉｒ６４０は単一のＭＳＵ６５０を有する。ＭＳＵ６２０
は１つの１２８メガバイト・メモリ・バンク１０２０を有し、ＭＳＵ６３０は２
つの１２８メガバイト・バンク１０３０（すなわち２５６メガバイトのメモリ空
間）を有し、ＭＳＵ６５０は４つの１２８メガバイト・バンク１０４０（すなわ
ち５１２メガバイトのメモリ空間）を有する。ＭＳＵ６２０のトップは８０．０
０００_Ｈである。これは、８０．００００_Ｈが、インターリービングのためにメ
モリが残っていないアドレス位置であることを意味する。ＭＳＵ６３０のトップ
は１００．００００_Ｈである。したがって、ＭＳＵ＿Ｐａｉｒ６１０は１８０．
００００Ｈのペア・サイズを有する。ＭＳＵ６５０のトップは２００．００００ _Ｈ である。したがって、ＭＳＵ＿Ｐａｉｒ６１０は２００．００００_Ｈのペア・
サイズを有する。ＭＳＵ＿Ｐａｉｒ６４０は単一のＭＳＵ６５０しか含まないも
のの、概念上は１組のＭＳＵとして扱われることに留意されたい。

【０１４０】 ４つのキャッシュ・ライン・アドレス０．００００．００００_Ｈ、０．０００
０．００４０_Ｈ、０．００００．００８０_Ｈ、および０．００００．００Ｃ０_Ｈ があり、それぞれが、任意のアドレス再配置実行後の、４つのオペレーティング
・システムからの４つのメモリ参照を表していると想定する。この例では、メイ
ン・メモリは図６に示すように構成される。この構成が、この数のメモリ・バン
クに対する最も効率のよいメモリ構成ではないことに留意されたい。

【０１４１】 この例のレジスタ・セット・アップは次のようになる。ＰＡＩＲ＿ＭＯＤＥは
０（インターリーブ）に等しく、ＰＡＩＲ０＿ＭＯＤＥは０（インターリーブ）
に等しく、ＰＡＩＲ１＿ＭＯＤＥは１（スタック）に等しく、ＳＭＡＬＬＥＳＴ
＿ＰＡＩＲ＿ＳＺは００３_Ｈに等しく、ＰＡＩＲ０＿ＳＭＡＬＬＥＳＴ＿ＭＳＵ
＿ＳＺは００１_Ｈに等しく、ＰＡＩＲ１＿ＳＭＡＬＬＥＳＴ＿ＭＳＵ＿ＳＺは０
０４_Ｈに等しく、ＰＡＩＲ＿ＳＥＬは１に等しく、ＰＡＩＲ０＿ＳＥＬは１に等
しく、ＰＡＩＲ＿ＳＥＬは０に等しい。上記のセットアップは変換のＩＩＳオプ
ションを表す。

【０１４２】 このレジスタ設定を使用し、最初のアドレスをアルゴリズムに提供すると、次
の結果が得られる。 両位相のための初期化： ＰＲＯＣＥＳＳＯＲ＿ＡＤＤＲ［３５：０］＝０００００００００_Ｈ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＴＯＰ＿ＯＦ＿ＩＮＴＲＬＶ＿ＲＡＮＧＥ＝００３_Ｈ ＰＡＩＲ０＿ＴＯＰ＿ＯＦ＿ＩＮＴＬＶ＿ＲＡＮＧＥ＝００２_Ｈ ＰＡＩＲ１＿ＴＯＰ＿ＯＦ＿ＩＮＴＬＶ＿ＲＡＮＧＥ＝００４_Ｈ ＭＳＵ＿Ｐａｉｒ選択位相： Ｉｎ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ Ｒｅｓｕｌｔｓ： ＲＣＶＩＮＧ＿ＭＳＵ＝０（ＭＳＵ＿ＰＡＩＲ０） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＭＳＵ＃選択位相： Ｉｎ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ Ｒｅｓｕｌｔｓ： ＲＣＶＩＮＧ＿ＭＳＵ＝０（ＭＳＵ＃０） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ｔｈｅ ｆｉｎａｌ ｒｅｓｕｌｔｓ（最終結果）： ＭＳＵ＿ＡＤＤＲ［２９：０］＝０００００００００_Ｈ ＭＳＵ＿ＳＥＬ［１：０］＝００（ＭＳＵ＿ＰＡＩＲ０ のＭＳＵ＃０） 第２アドレスの処理 初期化： ＰＲＯＣＥＳＳＯＲ＿ＡＤＤＲ［３５： ０００００００４０_Ｈ ０］＝ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝０００００００１_Ｈ ＲＣＶＩＮＧ＿ＰＡＩＲ＝１（ＭＳＵ＿ＰＡＩＲ１） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＲＣＶＩＮＧ＿ＭＳＵ＝０（ＭＳＵ＃２） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ 最終結果： ＭＳＵ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＭＳＵ＿ＳＥＬ［１：０］＝１０（ＭＳＵ＿ＰＡＩＲ１ のＭＳＵ＃２） 第３のアドレスからは次が得られる 初期化： ＰＲＯＣＥＳＳＯＲ＿ＡＤＤＲ［３５： ０００００００８０_Ｈ ０］＝ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝０００００００２_Ｈ ＲＣＶＩＮＧ＿ＰＡＩＲ＝１（ＭＳＵ＿ＰＡＩＲ１） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝０００００００１_Ｈ ＲＣＶＩＮＧ＿ＭＳＵ＝０（ＭＳＵ＃２） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ 最終結果： ＭＳＵ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＭＳＵ＿ＳＥＬ［１：０］＝０１（ＭＳＵ＿ＰＡＩＲ０のＭＳＵ＃１） 以上に対し第４アドレスからは最終結果が得られる 初期化： ＰＲＯＣＥＳＳＯＲ＿ＡＤＤＲ［３５： ０００００００Ｃ０_Ｈ ０］＝ ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝０００００００３_Ｈ ＲＣＶＩＮＧ＿ＰＡＩＲ＝１（ＭＳＵ＿ＰＡＩＲ１） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝０００００００１_Ｈ ＲＣＶＩＮＧ＿ＭＳＵ＝０（ＭＳＵ＃２） ＴＥＭＰ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ 最終結果： ＭＳＵ＿ＡＤＤＲ［２９：０］＝００００００００_Ｈ ＭＳＵ＿ＳＥＬ［１：０］＝０１（ＭＳＵ＿ＰＡＩＲ１ のＭＳＵ＃２） 図７はこの例の結果を示している。

【０１４３】 本発明の実施形態は、ハードウェア、ソフトウェア、またはその両方の組み合
わせで実施できることを理解されたい。このような実施形態では、本発明の機能
を実行するために、種々の構成要素およびステップを、ハードウェアおよび／ま
たはソフトウェアで実施してよい。現在使用可能な、あるいは将来開発されるコ
ンピュータ・ソフトウェア言語および／またはハードウェア構成要素を、本発明
の上記の実施形態に用いることができる。特に、上記で説明し、上記および以下
の付表中に提供する擬似コードは、ソフトウェア実施形態を作成するのに特に有
用である。

【０１４４】 Ｃ．ブート時における初期化 例示的実施形態では、処理モジュールおよびメモリ１６０を含むコンピュータ
・システム２００のパーティションへの区分は、本発明により、ブート時に実行
される。メモリをパーティションに区分化し、マップし、インターリービングを
セットアップする例示的プロセスを以下で説明する。これらの初期化操作は、Ｍ
ＩＰ高速走査インターフェースを介して、Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕ
ｔ Ｓｙｓｔｅｍ（ＢＩＯＳ）およびＭａｎａｇｅｍｅｎｔ Ｉｎｔｅｒｆａｃ
ｅ Ｐｒｏｃｅｓｓｏｒ（ＭＩＰ）によりブート時に実行することができる。Ｍ
ＩＰは、管理アプリケーション・プラットフォーム（ＭＡＰ）のハードウェア・
インターフェース部分であり、コンピュータ・システム２００の初期化およびエ
ラー回復を実行する。例示的実施形態では、ＭＩＰ高速走査インターフェースは
ＩＥＥＥ ＴＡＰ Ｌｉｎｋｅｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎ１１４９．１に
準ずる。

【０１４５】 本明細書で使用する用語「パーティション」は、ウインドウの代わりに使用さ
れることがある。本明細書で使用する場合、この２つの用語は同義であり、オペ
レーティング・システムの１インスタンスによって制御されるシステムの部分を
指す。

【０１４６】 ブート時にパーティション区分を達成する方式は、システム・アドミニストレ
ータが決定してＭＡＰ上にあるデータベースに入力することができる。パーティ
ション区分情報は、特定ウインドウに割り当てるべきシステム資源と、ウインド
ウ内でロードするオペレーティング・システムのタイプと、２つのパーティショ
ンが共用メモリを介して通信するかどうかと、また通信する際はどのように通信
するかを識別する。図２の例示的実施形態では、パーティションへの区分はサブ
ＰｏｄおよびダイレクトＩ／Ｏブリッジ（ＤＩＢ）の境界上で行われることが好
ましい。

【０１４７】 一般に、各オペレーティング・システムは、一定のハードウェア要件を有する
。例えば、Ｗｉｎｄｏｗｓ ＮＴおよびＵｎｉｘｗａｒｅ（Ｓａｎｔａ Ｃｒｕ
ｚ Ｏｐｅｒａｔｉｏｎ社から入手可能）などの市販のオープンアーキテクチャ
のオペレーティング・システムは、ディスク・コントローラ（ＳＣＳＩファイバ
・チャンネルなど）、ＶＧＡコントローラ、互換性ＰＣＩボード、互換性周辺装
置（ＣＤ−ＲＯＭ、テープ、およびディスク）を必要とする。これらの適切なハ
ードウェアはシステム上になければならず、システムはこれらの要件を確実に満
たす方式でパーティションに区分するべきである。このことは、パーティション
情報をＭＡＰ上のデータベースに入力する際に考慮に入れすべきである。

【０１４８】 図１３に、例示的初期化プロセスを説明するためにプロセス流れ図を提供する
。

【０１４９】 処理はステップ１３１０で開始し、ＭＩＰがＢＩＯＳをメイン・メモリにロー
ドする。

【０１５０】 ステップ１３１２で、ＭＩＰはＢＩＯＳ構成データ・エリアをメイン・メモリ
内でロードする。この情報は、構成データベースに記憶されていたものを部分的
に反映する。

【０１５１】 ステップ１３１４で、ＭＩＰは、各サブＰｏｄをリセットから１つずつ解放す
る。サブＰｏｄが調停し、１つのサブＰｏｄがＢＩＯＳサブＰｏｄ（ＢＳＰ）に
なることが好ましい。ＢＳＰ内では、１つのプロセッサがマスタになり、このプ
ロセッサがＢＩＯＳコードを実行する。本明細書の残りの部分にわたって、ＢＩ
ＯＳを実行するプロセッサはＢＳＰと呼ぶことができる。このＢＳＰは、下記の
複数の機能を実行する。

【０１５２】 ステップ１３１６で、ＢＳＰは各ＰＣＵバスを初期化する。ＢＳＰはシステム
中の各ＰＣＩバスへのアクセス権を得、これはＢＳＰのサブＰｏｄ内のクロスバ
ー相互接続からＭＳＵに延び、別のサブＰｏｄ上の別のクロスバー相互接続を通
じて最終的にインターフェースを通ってＤＩＢに通じる経路を通る。ＢＳＰは、
ＭＳＵにアクセスせずに、それ自体のサブＰｏｄと関連付けられたＤＩＢにアク
セスすることができる。

【０１５３】 ステップ１３１８で、ＢＳＰは、上記のステップ１３１２でメイン・メモリに
ロードされた構成データを読み出して、どのＤＩＢがどのパーティションにある
のかを決定する。ＢＳＰは、上記の経路を使用して、各互換性ＤＩＢ内の「パー
ティション・レジスタ内のＤＩＢ」にパーティションＩＤ（ＰＩＤ）を書き込む
。このＰＩＤは、通常のシステム動作中に、メッセージがＤＩＢによって受け取
られる際に使用される。メッセージは、ＤＩＢがメッセージと同じＰＩＤを有す
る場合にのみ処理される。ＰＩＤは、同一のオペレーティング・システムの下で
実行されているパーティション中のすべてのユニットが相互に対話することを許
可し、また、ＰＩＤは共用メモリを通じてメッセージを送るためにも使用される
。

【０１５４】 任意選択のステップ１３２０で、ＢＳＰは、各ＰＣＩカード中のＰＣＩレジス
タを読み出すことにより、ハイ・メモリ・ホールおよびロー・メモリ・ホールの
サイズを計算して、各ＰＣＩカードに対する入出力およびメモリ要件を決定する
。Ｉ／Ｏ空間をメイン・メモリにオーバーレイすることは、Ｉｎｔｅｌ Ｍｕｌ
ｔｉ−Ｐｒｏｃｅｓｓｏｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎにより、またある市販
ＰＣＩカードは６４ギガバイト以上のアドレスを認識できないという事実から必
要である。

【０１５５】 ステップ１３２２で、ＢＩＯＳは、各ＰＣＩカードが必要とするメモリ・マッ
プＩ／Ｏ空間の量を、ＭＩＰに知らせる。これは、ＢＩＯＳ−ＭＩＰ間の割込み
、および関連するメール・ボックスを介して行われる。この情報はＭＩＰと関連
付けられた構成データベース内に含まれているので、ＭＩＰは、メイン・メモリ
のサイズ、およびオペレーティング・システム間で共用されることになるメモリ
量をすでに知っている。したがって、必要な入出力空間量がＭＩＰに知らされる
と、ＭＩＰはＴｃｌスクリプトを使用して次の情報を計算することができる。

【０１５６】 ａ．ハイ・メモリ・ホールおよびロー・メモリ・ホールの位置 ｂ．再利用エリアの位置 ｃ．共用メモリの位置

【０１５７】 Ｔｃｌは、ハードウェア設計者がシミュレーション・スクリプトを書くのに使
用する業界標準のシミュレーション言語である。シミュレーション・スクリプト
はまた、ハードウェアの初期化を達成するためにＭＩＰにポートされる。

【０１５８】 ステップ１３２４で、ＭＩＰは、上記で計算されたメモリ・アドレスを、構成
データベース中に置かれたデータと合わせて使用して、サブＰｏｄ（ＴＣＴ）、
クロスバー相互接続（ＴＣＭ）、メモリ記憶装置（ＭＳＵ）内のレジスタを設定
する。ＴＣＭを初期化すると、パーティションへの区分、ＤＩＢのためのアドレ
ス変換、ＤＩＢのためのメモリ・アドレス変換レジスタが設定される。これらの
定数は、インターリーブ機能およびメモリ再利用に使用することができる。

【０１５９】 例示的実施形態では、各ＤＩＢに１つずつ、少なくとも２つのレジスタ・セッ
トが各ＴＣＭ中にある。これには、範囲レジスタおよびブロードキャスト・レジ
スタが含まれる。

【０１６０】 ＤＩＢのための範囲レジスタには、パーティション定義に従い、各ＤＩＢのた
めの正当な（legal）メモリ範囲が含まれる。ＴＣＭ内のインターフェースは、
パーティション定義に従って、使用可能／使用不可能にされる。

【０１６１】 ＴＣＴ情報レジスタは、特に、パーティションを識別するパーティションＩＤ
で初期化される。このレジスタは、特定のサブＰｏｄがメッセージに対して動作
すべきかを決定するために使用される。このレジスタ内と同じパ−ティションＩ
Ｄを持つメッセージは受信するされることになる。

【０１６２】 ブロードキャスト・レジスタはパーティションＩＤを含み、パーティションに
わたるブロードキャスト・メッセージのために使用される。ブロードキャスト・
メッセージには、このレジスタで識別されるパーティションＩＤによりタグがつ
けられる。

【０１６３】 エージェント・テーブルはパーティションＩＤとともにロードされ、特定ウイ
ンドウのプロセッサへの割込みを有効にするために使用される。

【０１６４】 ＤＩＢで、ＰＣＩカード用の範囲レジスタは、各ＰＣＩバスのメモリ・マップ
された空間に対するアドレス範囲を含んでいる。パーティションＩＤレジスタは
、そのＤＩＢへのメッセージだけが受信するされるように、パーティションＩＤ
を含む。

【０１６５】 ＭＳＵでは、ＭＳＵ＿ＰａｉｒＡ／ＰａｉｒＢ構成レジスタが、ＭＳＵのバン
ク間のインターリーブを設定する。ＭＩＰは、インターリーブ操作を設定するた
めに、メモリ・アドレス変換レジスタ（表ＥおよびＦ参照）を初期化する。この
インターリーブ操作は、初期化の前にユーザーによって指定される。

【０１６６】 ＭＩＰは、ＢＩＯＳから受信するされたメモリ・マップＩ／Ｏ空間の長さを使
用して、メモリ・マップＩ／Ｏ空間の位置、共用メモリ開始アドレス、再利用開
始アドレス、および新しいメモリ・トップを計算する。ＭＩＰは、ＭＩＰとＢＩ
ＯＳ間の割込みおよびメイン・メモリ内の関連するメール・ボックスを使用して
、これらの開始アドレスをＢＩＯＳに戻す。ＭＩＰはさらに、ユーザー指定の構
成データと合わせてこの情報を使用して、構成レジスタ（上の表Ａ）、変換およ
び再利用レジスタ（上の表Ｄ）を初期化する。これらのレジスタおよびメモリ・
アドレス変換レジスタ（上の表ＥおよびＦ）に記憶されている初期化データは、
ウインドウイング、再利用、アドレス変換機能を実行するためにアドレス変換論
理によって必要とされる。上記のように、これらのレジスタと関連する論理のコ
ピーは各ＴＣＴ２７０内に位置し（プロセッサ２４０からのメモリ要求について
）、また各ＴＣＭ２８５中にも位置する（ＤＩＢを介した入出力プロセッサから
のメモリ要求について）。ＭＩＰはさらに、各ＤＩＢ、入出力ポート、ＡＰＩＣ
メモリ・マップ空間、メモリ・アドレス空間のためのメモリ・マップ空間のため
の有効なアドレス範囲で、プロセッサ用の範囲レジスタを初期化する。

【０１６７】 ＢＩＯＳはこの情報を使用して、各パーティション／オペレーティング・シス
テムのための、メモリ内の構成テーブルをセットアップする。この情報は、共用
メモリの位置を各パーティションに通信する。構成テーブルはどのユーザー定義
のフォーマットでもよい。例示的実施形態では、Ｉｎｔｅｌ社から入手可能なＭ
ｕｌｔｉＰｒｏｃｅｓｓｏｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎで定義されるＭＰ構
成テーブルを使用する。ＭＰ構成テーブル内の「ＯＥＭテーブル・ポインタ」と
呼ばれるフィールドは、共用メモリ・エリアの位置および長さを含むユーザー定
義のエリアをポイントするのに使用される。ＵｎｉｘｗａｒｅおよびＮＴドライ
バは、メモリ割り当ての目的と、待ち行列位置を決定する目的でこの情報を使用
する。

【０１６８】 ＢＩＯＳはさらに、選択されたプロセッサ内でレジスタをセットアップする。
ＭＩＰはこのレジスタへのアクセス権を持っていないので、ＢＩＯＳはこのレジ
スタをセットアップする。例示的実施形態では、これはＩｎｔｅｌプロセッサの
ために行われ、例えばオペレーティング・システムに通信する各プロセッサ内の
トップ・オブ・メモリ・レジスタ（top of memory register - ＴＯＭＲ）に、
メモリ・トップがどこにあるかを示すために、各プロセッサ中でレジスタを書き
込むことが伴う。オペレーティング・システムは、ＴＯＭＲ値以上のメモリへの
アクセスを試みることは許可されない。

【０１６９】 レジスタにはまた、どのタイプのメモリが種々のメモリ範囲（例えばマップさ
れたＩ／Ｏ、ＡＰＩＣ割込み空間、メイン・メモリなど）内に存在するかをプロ
セッサに通信するメモリタイプ範囲レジスタ（memory type range register -
ＭＴＲＲ）も含むことができる。ＭＴＲＲは、どのようにメモリ・アクセスを処
理するかをプロセッサに伝えるのに使用される。例えば、メモリ・マップＩ／Ｏ
空間に指定されるメモリ範囲へのプロセッサ読み出し操作は、プロセッサのキャ
ッシュには入れられない。オペレーティング・システムのインスタンスを実行し
ているプロセッサは、同じ値をその各ＭＴＲＲにロードすべきである。

【０１７０】 ステップ１３２６で、任意の追加初期化機能を実行した後、ＢＩＯＳは、各オ
ペレーティング・システムのブートセクタを、構成データベース内の情報によっ
て決定されたメモリ内の適切な位置に読み込む。

【０１７１】 ステップ１３２８で、ＢＩＯＳは、各パーティション内のプロセッサの１つに
割込みを発行し、これらのプロセッサは、指定された入出力装置から関連するオ
ペレーティング・システムをロードし始める。これが完了すると、オペレーティ
ング・システムは、そのウインドウ内の資源の制御を引き受ける。これにより、
ＢＩＯＳによるオペレーティング・システムの遷移および処理が完了する。

【０１７２】 ＩＩＩ．グローバル共用メモリを管理するための方法（パーティション間通信
） 前述のグローバル共用メモリ手法は、各パーティションごとの専用メモリ空間
を提供することができ、それに加えて、パーティションのすべてがアクセスする
ことのできる共用メモリ領域を提供することができる。共用メモリ領域は１つま
たは複数の読み出し専用領域を含むことができる。パーティションは、そのパー
ティション上で動作しているオペレーティング・システムおよび他のクライアン
トを含め、この共用メモリを介して互いに通信を行うことができる。

【０１７３】 この共用メモリは、例えば、パーティション上で動作するオペレーティング・
システムの一部によって、またはパーティション上に常駐することが可能な他の
ソフトウェアおよび／またはハードウェアによって管理され得る。共用メモリ領
域は、Ｍｉｃｒｏｓｏｆｔ Ｃｏｒｐ．から市販されるＷｉｎｄｏｗｓ ＮＴ、
Ｔｈｅ Ｓａｎｔａ Ｃｒｕｚ Ｏｐｅｒａｔｉｏｎ Ｉｎｃ．（ＳＣＯ）から
市販されるＵＮＩＸＷＡＲＥ、Ｕｎｉｓｙｓ Ｃｏｒｐ．から市販される、Ａ―
Ｓｅｒｉｅｓファミリーのコンピュータ・システムに取って代るＵＮＩＳＹＳ
Ｃｌｅａｒｐａｔｈ ＨＭＰ ＮＸコンピュータ・システムに対して適合された
オペレーティング・システムであり、やはりＵｎｉｓｙｓ Ｃｏｒｐ．から市販
されるＭａｓｔｅｒ Ｃｏｎｔｒｏｌ Ｐｒｏｇｒａｍ（ＭＣＰ）、またはＵＮ
ＩＳＹＳ Ｃｌｅａｒｐａｔｈ ＨＭＰ ＩＸコンピュータ・システムに対して
適合されたオペレーティング・システムであるＯＳ２２００を含むが、それらに
は限定されない様々なオペレーティング・システムによって管理され得る。

【０１７４】 本発明により共用メモリ領域を管理するための代替の実施形態を下記に説明す
る。実施形態は、本明細書では、例示の目的で記載しており、制限するためにで
はない。他の実施形態（本明細書に記載する実施形態の等価形態、変形形態、偏
倚形態などを含む）は、本明細書に含まれる教示に基づいて、関連分野の技術者
には明白となる。本発明は、そうした代替の実施形態を含むことを意図し、その
ように適合されている。

【０１７５】 Ａ．パーティション間通信のためのポーリング 一実施形態では、コンピュータ・システム上で、それ独自のパーティション（
例えば、１つまたは複数のＰｏｄまたはサブＰｏｄ）内で動作している各オペレ
ーティング・システムには、共用メモリ１６０の一部分が関連付けられている、
または割り振られている。オペレーティング・システムは、共用メモリのそれが
関連する部分に書き込み、またそこから読み取ることができるが、他のオペレー
ティング・システムと関連するメモリの部分に書き込むことはできない。ただし
、すべてのオペレーティング・システムは、共用メモリ全体から読み取ることが
できる。

【０１７６】 好ましくは、各パーティションまたはオペレーティング・システムには、その
パーティションまたはそのオペレーティング・システムに専用の排他メモリ・ウ
インドウ（これ以降、時として、その「ローカル・モリ空間」とも呼ぶ）が割り
当てられる。オペレーティング・システムまたはそのオペレーティング・システ
ムと関連するアプリケーションが、メッセージを別のオペレーティング・システ
ムまたはそのオペレーティング・システムに関連するアプリケーションに送信す
るとき、この送信するエンティティは、そのメッセージが、ネットワークを介し
て転送されるように作成されたとすれば、行われたであろう方式と同じ方式で、
そのローカル・メモリ空間内のバッファにメッセージを作成する。送信するエン
ティティは、次に、このメッセージの一部分またはすべてを共用メモリ１６０の
その割り振られた部分にコピーする。

【０１７７】 共用メイン・メモリ１６０の送信するオペレーティング・システムの関連部分
から読み取ることはできるが、そこに書き込むことのできない目標パーティショ
ン／オペレーティング・システムは、新しいメッセージが入手可能であることを
検出して、そのメッセージを共用メイン・メモリからその独自のローカル・メモ
リ（その排他メモリ・ウインドウ）内にコピーする。

【０１７８】 例としての実施形態では、オペレーティング・システムのためのコードおよび
ほとんどのデータ構造は、そのオペレーティング・システムのためのローカル・
メモリ空間内に常駐する。いくつかの新しいデータ構造は、好ましくは、共用メ
モリ１６０内に常駐する。

【０１７９】 例としての実施形態では、２つのタイプのデータ構造を使用して、パーティシ
ョン間またはオペレーティング・システム間の通信を円滑にする。第１タイプは
、メッセージ・データを格納するメッセージ記憶構造を含み、この構造は、出力
メッセージ・バッファに組み込まれている。第２タイプは、メッセージ待ち行列
領域内に記憶される待ち行列構造を含み、この構造は、関連する出力メッセージ
・バッファ内に記憶されたメッセージ・データに対するポインタを含む。好まし
くは、これら２つのタイプのデータ構造は、共用メイン・メモリ１６０内に記憶
して、他方、様々なオペレーティング・システムおよび関連するアプリケーショ
ン・プログラムによって利用される他のコードおよび他のデータ構造は、関連す
るローカル・メモリ空間内に常駐する。これはシステム保全性を保護する。

【０１８０】 図１４は、出力メッセージ・バッファ・プール領域１４０２およびメッセージ
待ち行列領域１４１４を含んだ、共用メモリ１６０の部分を図示している。一般
的に、出力メッセージ・バッファ・プール領域１４０２は、各パーティションと
関連付けられている。メッセージが同報通信されたとき、バッファ１４１０が、
メッセージに対して割り振られ、そこに１つまたは複数の待ち行列エンティティ
がポイントする。

【０１８１】 一般的に、すべてのパーティションが、すべての出力メッセージ・バッファ・
プール領域１４０２に対する読み取りアクセスを有する。しかし、各パーティシ
ョンは、その関連する出力メッセージ・バッファ・プール領域１４０２内のバッ
ファ１４１０にのみ、書き込みアクセスを有する。

【０１８２】 メッセージ待ち行列領域１４１４は、そのそれぞれが異なるパーティション専
用であるｎ個のノード出力待ち行列１４１２に分割されている。すべてのパーテ
ィションは、メッセージ待ち行列領域１４１４全体に対する読み取りアクセスを
有するが、パーティションは、その関連するノード出力待ち行列１４１２のみを
変更することができる。このアクセス制御は、ハードウェア内で実施することが
でき、ハードウェアロックを不必要にして、これにより、回復オペレーションお
よび点検オペレーションを単純化する。

【０１８３】 図１５Ａは、８個のノード出力待ち行列１４１２を有するメッセージ待ち行列
領域１４１４の例としての実施形態を図示している。ノード出力待ち行列１４１
２ａは、各パーティションごとのノード間待ち行列１５１０を含んでいるのが図
示されている。本明細書で使用する「ノード」という用語は、「パーティション
」という用語と等価である。

【０１８４】 図１６Ａおよび１６Ｂは、ノード出力待ち行列１４１２内に含まれる例として
の情報を図示している。例としてのノード出力待ち行列１４１２の最初の１６ワ
ードは、関連するノードについての制御情報を含み、この情報は、後述するとお
り、ノード・オペレーティング・システム・タイプ（Ｎｏｄｅ＿ＯＳ＿ＩＤ）１
６１０、ノード・メディア・アクセス制御（ＭＡＣ）アドレス１６１２、および
回復中に使用する様々なリセット・フラグ（例えば、Ｒｅｓｅｔ＿ＯＫ）を含む
。

【０１８５】 制御情報は、そのそれぞれがオフセットをそれぞれの異なるノードのノード出
力待ち行列に格納する８つのＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔフィールドをさら
に含み、下記に説明するとおり、どれが、それぞれの異なるノードから受信すべ
き新しいメッセージであるかを示す。

【０１８６】 図１６Ａおよび１６Ｂの例としての実施形態では、ノード間待ち行列１５１０
が、制御情報の最初の１６ワードに続く。各ノード間待ち行列１５１０は、メッ
セージを指定の異なるノードに送信するために、関連するオペレーティング・シ
ステムによって使用される。例えば、ノード０−ノード１間待ち行列１５１０ａ
は、メッセージをノード１に送信するために、ノード０によって使用される。単
純にするため、ノード間待ち行列１５１０は、各ノードごとに、それ自体にメッ
セージを送信するために提供することができる。

【０１８７】 図１６Ａおよび１６Ｂでは、各ノード間待ち行列１５１０内の第１ワードが、
「Ｎｅｅｄ＿Ｒｅｓｅｔ」フラグおよび「Ｅｎｑｕｅｕｅ＿ｏｆｆｓｅｔ」を含
んだ制御情報を含む。Ｎｅｅｄ＿Ｒｅｓｅｔは、送信するノードが、ノード間待
ち行列のうちの１つをリセットしようとするとき、Ｒｅｓｅｔ＿ＯＫフラグのう
ちの選択した１つと併せて使用する。「Ｅｎｑｕｅｕｅ＿ｏｆｆｓｅｔ」は、例
えば、１と５１１の間の数を含み、それぞれのノード間待ち行列１５１０内での
次に利用可能なエントリにポイントするのに使用する。ノード間待ち行列１５１
０の残りのワード（例えば、５１１ワード）のそれぞれは、関連する出力メッセ
ージ・バッファ１４１０内の関連するメッセージ・データ構造１４１６にポイン
トするオフセット・ポインタを含む。

【０１８８】 好ましい実施形態では、このオフセットは、それぞれのノードの出力メッセー
ジ・バッファ１４１０の開始からの６４ビット・ワードの数である。ポインタは
、実アドレスまたは仮想アドレスからではなく、なんらかのベース・アドレスか
らのオフセットでなければならない。ポインタは、仮想アドレスに基づくもので
あってはならない。というのは、ノードが異種ノードであるとき、それらが、共
通仮想アドレス変換を有さない可能性があるからである。ポインタは、実アドレ
スに基づくものであってはならない。というのは、前述のアドレス変換方式の結
果、１つのノードによって使用される実アドレスは、一般的に、別のアドレスに
よって使用される実アドレスと一致しないからである。

【０１８９】 例としての実施形態では、ポインタは、各ノードまたは各オペレーティング・
システムが、ノード初期設定中に、前述の管理アプリケーション・プラットフォ
ーム（ＭＡＰ）から受信した情報から計算することのできるアドレスからのオフ
セットである。

【０１９０】 ノード出力待ち行列１４１２内の８つのノード間待ち行列１５１０のそれぞれ
は、例えば、図１６Ａおよび１６Ｂに図示するとおり、５１２ワード長であるこ
とが可能であり、各ノード出力待ち行列１４１２が、１６＋８（５１２）ワード
長になるようになっている。

【０１９１】 この待ち行列の深さは、メッセージを共用メモリに転送するのに利用可能とな
ったとき、関連する待ち行列がいっぱいにならないのを確実にすることを助ける
。待ち行列の深さは、初期設定中に、マネージャ・アプリケーション・プラット
フォーム（ＭＡＰ）によって指定され得る。前述のとおり、ＭＡＰは、コンピュ
ータ・システム２００に対する初期設定およびエラー回復を実行するためのサポ
ートシステムである。

【０１９２】 柔軟性を追加するため、ＭＡＰは、初期設定時に待ち行列容量を示すように設
計することができる。このデータは、構成テーブルのそれぞれへのエントリとし
て追加することができ、このテーブルは、システム内の各オペレーティング・シ
ステム・インスタンスごとに、ＭＡＰによって提供されて、それぞれのオペレー
ティング・システムに共用メイン・メモリの場所などの必要なシステム・パラメ
ータを知らせるデータ構造である。

【０１９３】 図１７は、メッセージ・データ構造１４１６の例としての実施形態を図示して
いる。各メッセージ・データ構造１４１６は、好ましくは、０のオフセットで関
連する出力メッセージ・バッファ１４１０内に配置され、ヘッダ領域１７１０お
よびメッセージ・データ領域１７１２を含む。ヘッダ領域１７１０は、ワード０
〜ｎを占有することが図示されており、バッファ長、ヘッダ長、およびカウント
情報を含む。カウント情報は、好ましくは、２２００オペレーティング・システ
ム（すなわち、Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔｉｏｎから市販される２２００
型プロセッサに対して適合されたオペレーティング・システム）によってメッセ
ージを書き込むために含まれる。というのは、２２００オペレーティング・シス
テムによってメモリに書き込まれたメッセージは、連続するメモリ・ロケーショ
ンを占有しないからである。２２００オペレーティング・システムを実行するノ
ードが、共用メモリ内にメッセージ・データを記録するとき、各６４ビット・メ
イン・メモリ・ワードは、せいぜい３２ビットのデータを格納するに過ぎず、こ
れは、各６４ビット・メイン・メモリ・ワードの最下位ビットに配置されること
になる。いくつかのワードは、メッセージがワード境界で開始または終了しない
場合、より少ないビットを格納する可能性がある。したがって、第１バイト・ス
キップ・カウントが、プロトコル・ヘッダとメッセージ・データ間でスキップさ
れるべきバイト数を示す。バイト転送カウントは、関連する有効メッセージ・フ
ィールドのバイト長を示す。バイト・スキップ・カウントとバイト転送カウント
の合計は、（バッファ長−ヘッダ長）^＊４に等しいか、それより少なくなければ
ならない。

【０１９４】 イーサネット環境では、最大メッセージ・セグメント・サイズは、メッセージ
に対して１５００バイト・ワード、つまり３７５６４ビットワードである。一実
施形態では、本発明は、ネットワーク入力／出力処理アーキテクチャ（ＮＩＯＰ
）を含み、これは、米国特許第５６５９７９４に記載され、Ｕｎｉｓｙｓに譲渡
された、Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔｉｏｎによって開発されたメッセージ
・ハンドラであり、これは、５０の別々のデータストリームを１つのメッセージ
・セグメントに結合して、ネットワークを介して送信することを可能にする。し
たがって、４２７ワードの出力メッセージ・バッファ・サイズは、２２００オペ
レーティング・システムが、イーサネット（登録商標）ＬＡＮ環境の場合と同じ ように、本発明の共用メモリ環境で機能し続けることを可能にすることになる。 ５１１の待ち行列の深さおよび４２７ワードのバッファ・サイズを所与として、 （５１１^＊４２７^＊８）／／４０９６＝１７４８９９２ワードのノード・バッフ ァ・プール・サイズである。したがって、共用メモリ環境当たり必要な合計共用 メモリは、（６５５３６＋１７４８９９２^＊８）／／４０９６＝１４０５７４７ ２ワードである。

【０１９５】 これらのデータ構造の使用は、例によって説明することができる。第１オペレ
ーティング・システムＯＳ１が、第２オペレーティング・システムＯＳ２にメッ
セージを送信しようとしていると想定する。ＯＳ１−ＯＳ２間ノード出力待ち行
列１４１２は、いっぱいになっていないとさらに想定して、ＯＳ１は、ＯＳ１出
力メッセージ・バッファ領域１４１０ａ内の利用可能なメッセージ・データ構造
（すなわち、バッファ）１４１６ａを得る。バッファ１４１０ａは上述のとおり
、好ましくは、アドレス・オフセット・ポインタによって識別される。ＯＳ１は
、そのメッセージに対するプロトコル・ヘッダ１７１０を作成して、このヘッダ
１７１０およびメッセージ１７１２をＯＳ２のローカル・メイン・ストーレッジ
からこの利用可能なメッセージ・バッファ１４１６ａに転送する。次に、ＯＳ１
は、ＯＳ１−ＯＳ２間待ち行列１５１０ａ内のＥｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔ
の内容を増分して、ＯＳ１−ＯＳ２間待ち行列１５１０ａ内の次に利用可能なエ
ントリにポイントする。ＯＳ１は、メッセージ・データ構造（すなわち、バッフ
ァ）１４１６ａにポイントするオフセット・ポインタをこの次の利用可能なエン
トリにコピーする。好ましい実施形態では、Ｅｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔは
、巡回待ち行列として維持される。

【０１９６】 ＯＳ２は、メッセージがＯＳ１から入手可能であるかを決定するためにポーリ
ングする。これは、ＯＳ２のノード出力待ち行列１４１２ａの制御領域内に記憶
されているＯＳ２に関する適切なＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔの内容を、Ｏ
Ｓ１のノード出力待ち行列１４１２ｂのＯＳ１−ＯＳ２間出力待ち行列内に記憶
されている適切なＥｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔに比較することによって行わ
れる。好ましい実施形態では、Ｄｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔは、巡回待ち行
列として維持される。

【０１９７】 ８つのＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔ（例としての実施形態では）のそれぞ
れは、ノードのノード出力待ち行列１４１２のうちの対応する送信する待ち行列
内のエントリにポイントする１と５１１の間の値を格納する。例えば、ＯＳ２の
出力待ち行列のワード８内に記憶されているＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔは
、ＯＳ１のノード出力待ち行列１４１２ａ内の「ノード０−ノード１間待ち行列
」にポイントするオフセット値を格納する。同様に、ＯＳ２のノード出力待ち行
列１４１２のワード１５内に記憶されているＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔは
、「ノード７−ノード１間待ち行列」にポイントするオフセット値を格納する。
前述のとおり、データ構造は、ノード出力待ち行列１４１２、および各ノードま
たは各オペレーティング・システムが、それ自体にメッセージを送信することを
可能にする、関連するＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔ、例えば、ＯＳ１−ＯＳ
１間ノード出力待ち行列を含む。

【０１９８】 現行の例では、ＯＳ２ノード出力待ち行列１４１２のワード８内のＤｅｑｕｅ
ｕｅｄ＿ｏｆｆｓｅｔフィールドが、ＯＳ１−ＯＳ２間待ち行列内のＥｎｑｕｅ
ｕｅｄ＿ｏｆｆｓｅｔフィールドに比較される。この２つのオフセット・エント
リが同じである場合、その待ち行列は、空である。Ｅｎｑｕｅｕｅｄ＿ｏｆｆｓ
ｅｔがＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔとは異なる場合、１つまたは複数のエン
トリが、ＯＳ１−ＯＳ２待ち行列上に存在する。

【０１９９】 ＯＳ１は、メッセージが入手可能であると決定した場合、Ｄｅｑｕｅｕｅｄ＿
ｏｆｆｓｅｔの内容を使用して、そのメッセージをリトリーブして、次に、Ｄｅ
ｑｕｅｕｅｄ＿ｏｆｆｓｅｔを増分する。メッセージ・オフセット・ポインタを
使用してメッセージをリトリーブして、それをローカル・ストーレッジ内に格納
する。

【０２００】 送信するノードまたは送信するオペレーティング・システムは、前述のポーリ
ング機構と同様の機構を使用して、エントリを適切な待ち行列に追加するのに先
立って、待ち行列がいっぱいであるかどうかを決定することができる。つまり、
受信側待ち行列内のＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔが、送信するノードの出力
待ち行列内の適切なＥｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔに比較される。Ｅｎｑｕｅ
ｕｅｄ＿ｏｆｆｓｅｔの内容が、Ｄｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔの内容と同じ
である場合、その待ち行列は、いっぱいになっており、その時点で何もメッセー
ジを追加することができない。Ｅｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔおよびＤｅｑｕ
ｅｕｅｄ＿ｏｆｆｓｅｔは、すべてのオペレーティング・システムが、他のすべ
てのオペレーティング・システムの待ち行列領域を読み取ることができるが、オ
ペレーティング・システムは、それ独自の待ち行列領域のみを変更することがで
きるという想定に適合する。

【０２０１】 仮想メモリ・システム内では、コードおよび／またはデータ構造は、メイン・
メモリから大容量ストーレッジに、そのメイン・メモリ内に追加の空間を作ると
いうオペレーティング・システムの指示の下で、転送または「ページ送り」され
得る。本発明の例としての実施形態では、ページ送りは、ローカル・メモリ領域
内に記憶されているコードおよび／データに対して許されるが、共用メモリ１６
０内に常駐するデータ構造に対しては許されない。この制約は、共用メモリ空間
１６０を使用するオペレーティング・システムが、共用メモリ空間１６０内に記
憶されているデータ構造の場所と内容について、前提を有することを可能にする
。

【０２０２】 例としての実施形態では、２２００オペレーティング・システム・アプリケー
ションが、Ｉｎｔｅｌベースのアプリケーション（例えば、Ｉｎｔｅｌプラット
フォーム上でＷｉｎｄｏｗｓ ＮＴのために書かれたアプリケーション）と通信
を行い、そこでは、唯一の実質的なオペレーティング・システムの関与は、共用
メモリを管理すること（例えば、メッセージ待ち行列の初期設定を要求すること
）だけである。この例としての実施形態では、２２００オペレーティング・シス
テムは、Ｉｎｔｅｌノードのためにサービスを要求する、またはサービスを実行
することをしない。代わりに、サービスは、アプリケーション間要求を介して実
行される。関連分野の技術者は、２２００オペレーティング・システムを、別法
として、直接にＩｎｔｅｌノードのサービスを要求するように変更するのが可能
であることを理解されよう。

【０２０３】 例としての実施形態では、グローバル共用メモリ機構は、２２００オペレーテ
ィング・システム・アプリケーション・プログラムとＮＴアプリケーション・プ
ログラムおよび／またはＵｎｉｘアプリケーション・プログラムとの間で通信を
行うことを可能にする。これは、ＭＣＰオペレーティング・プログラムの下で動
作するアプリケーションとＮＴオペレーティング・システムおよび／またはＵｎ
ｉｘオペレーティングとの間での通信を円滑にするのにも使用することができ、
またオペレーティング・システム間の通信のためにも使用することができる。同
様に、これは、ＮＴオペレーティング・システムの関連する異なるインスタンス
の下で動作するアプリケーション間の通信を円滑にするのに、また、Ｕｎｉｘオ
ペレーティング・システムの関連する異なるインスタンスの下で動作するアプリ
ケーション間の通信のために使用することができる。共用メモリ機構は、２２０
０オペレーティング・システムとＭＣＰオペレーティング・システムの間の通信
を円滑にするのに使用することができる。

【０２０４】 例としての実施形態では、共用メイン・メモリに書き込まれたメッセージは、
通常、ＡＳＣＩＩ文字であるが、１バイト、２バイト、または４バイトの正の整
数などの正の整数およびビット情報も含み得る。２２００オペレーティング・シ
ステムは、３６ビットワード上で動作して、ＡＳＣＩＩ文字を９ビット・バイト
内の８ビットとして表す。Ｉｎｔｅｌプラットフォームは、ＩＡ３２アーキテク
チャまたはＩＡ６４アーキテクチャを使用して、それぞれ、３２ビット・ワード
または６４ビット・ワード上で動作して、ＡＳＣＩＩ文字を８ビット・バイト内
の８ビットとして表す。したがって、共用メモリに書き込まれた、またはそこか
ら読み取られたデータは、変換処理を受けなければならない。この変換は、２２
００オペレーティング・システム・ハードウェア命令によって実行され得る。２
２００型プロセッサは、ブロック転送圧縮（Ｂｌｏｃｋ Ｔｒａｎｓｆｅｒ Ｐ
ａｃｋ）（ＢＴＰ）命令を使用して、ＡＳＣＩＩデータを９ビットから８ビット
・バイトに圧縮して、メイン・メモリの６４ビットワード内の最上位の３２ビッ
トをゼロ充填する。

【０２０５】 通常、Ｉｎｔｅｌプラットフォーム上で動作するアプリケーションは、メッセ
ージ・データが連続するバイト内に含まれることを予期する。２２００オペレー
ティング・システムのブロック転送圧縮（ＢＴＰ）命令は、メッセージ・データ
を共用メモリ内の連続するバイト内に入力しない（ワード内の４バイトが、通常
、使用されない）ので、Ｉｎｔｅｌプラットフォーム上で動作するデバイス・ド
ライバは、メッセージを処理できるようにするには、まず、そのメッセージ・デ
ータをローカル・メイン・メモリ内の連続するバイト内に移動しなければならな
い。同様に、２２００型プロセッサは、メッセージを受信したとき、ブロック転
送圧縮解除（Ｂｌｏｃｋ Ｔｒａｎｓｆｅｒ Ｕｎｐａｃｋ）（ＢＴＵ）命令を
使用して、共用メイン・メモリからＡＳＣＩＩデータを圧縮解除して、それを関
連するローカル・メモリ内に移動する。ブロック転送圧縮命令およびブロック転
送圧縮解除命令は、また、ビッグ・エンディアン（ｂｉｇ−ｅｎｄｉａｎ）／リ
トル・エンディアン（ｌｉｔｔｌｅ−ｅｎｄｉａｎ）変換も実行する。２２００
―Ｉｎｔｅｌ間メッセージ、Ｉｎｔｅｌ−２２００間メッセージ、およびＩｎｔ
ｅｌ−Ｉｎｔｅｌ間メッセージに関する、共用メモリ４１４への、またそこから
のデータ移動の例を下記に提供する。

【０２０６】 好ましくは、グローバル共用メモリ通信機構は、システム上で動作するソフト
ウェアには、できる限りトランスペアレントにして、ソフトウェア変更が最小限
に抑えられ、またシステムが、様々なオープン・システム規格とできる限り互換
性を有するようにする。例えば、本発明の一態様によれば、システムは、あたか
もワイヤによる通信が維持されているかのように、ソフトウェアの上層から現れ
るようにすることができる（下記のセクションＩＶ．Ｂ．を参照）。例としての
実施形態では、システムは、イーサネット・プロトコルを使用する。関連分野の
技術者は、ＡＴＭプロトコルなどの他のプロトコルを使用できることを理解され
よう。

【０２０７】 ＮＴ／ＵＮＩＸノードの場合、共用メモリ・インターフェースは、好ましくは
、ＮＩＣデバイス・ドライバ内で可視であり、このドライバは、オープン規格相
互接続（ＯＳＩ）通信モデルのＬＬＣ／ＭＡＣレベルに存在する。ＬＬＣ／ＭＡ
Ｃは、ＯＳＩレベル２通信モデルの２つの副層である。ＬＬＣは、層２と層３の
間のインターフェースであり得る。ＭＡＣは、イーサネット、トークンリング、
トークンバスなどの様々なＬＡＮを扱うＩＥＥＥ副層である。

【０２０８】 ２２００オペレーティング・システムでは、この可視性は、また、ＬＬＣ／Ｍ
ＡＣレベルでも起きる。この設計上の選択は、また、他のパーティションがワイ
ヤによる通信を維持する一方で、いくつかのパーティションが共用メモリを介し
て通信するのを容易にもする。この２つのタイプの通信は、ソフトウェアの上層
からは同一であると見られる。

【０２０９】 イーサネット・プロトコルは、伝送当たり１５００バイトの制限を課すので、
大きなメッセージは、いくつかのセグメントに分割して、複数のメッセージ転送
オペレーション中に転送しなければならない。

【０２１０】 イーサネットは、１回の伝送でのデータの量に対して、１５００バイトの制限
を有する。したがって、イーサネット接続が、共用メモリで置き換えられた場合
、１５００バイトが、別のノードに対する出力のために待ち行列に入れられるバ
ッファ内にどれだけのデータを入れることができるかに対する制限となる。すべ
ての通信プロトコルの場合と同様に、任意サイズのメッセージを送信することが
できるが、それは、いくつかの別々の伝送（バッファ）で送信しなければならな
い可能性がある。

【０２１１】 ２２００型プロセッサは、前述のブロック転送圧縮命令を使用して、メッセー
ジ・データを共用メモリ内に転送することができる。

【０２１２】 Ｂ．割込み主導共用メモリ通信（Interrupt Driven Shared Memory Communica
tion） 割込み主導共用メモリ管理の実施を、代替実施形態として、次に説明する。こ
れには、この代替実施形態により、どのように共用メモリ領域、または区域にア
クセスし、またこれを管理するかの説明も含まれる。この実施形態では、共用メ
モリ・ウインドウの管理は、各パーティション上に常駐するコア・サービス・ソ
フトウェアとして実現されたプログラム・コードによって実行される。各パーテ
ィション上のコア・サービス・ソフトウェアは、アプリケーション・プログラム
・インターフェース（ＡＰＩ）を提供し、これは、そのパーティション内で動作
するクライアントが呼び出して、ある共用メモリ・サービスを要求することがで
き、これは、例えば、別のパーティション上のクライアントとの、共用メモリ・
ウインドウを介する通信などである。本明細書および請求項で使用する「クライ
アント」は、オペレーティング・システム、デバイス・ドライバ、アプリケーシ
ョン・プログラム、または共用メモリ・ウインドウの使用を必要とする、パーテ
ィション上で動作する任意の他のソフトウェア・コードまたはプログラム・コー
ドであり得る。また、本明細書および請求項で使用する「通信」という用語は、
信号（後述する）、データの形式でのメッセージ（これは、共用メモリ・ウイン
ドウ内で割り振られたバッファ内に記憶されることも、記憶されないこともあり
得る）、または任意の目的で、パーティション間で通信される任意の他の形式の
情報またはデータを意味することが可能である。ポーリング技法を使用して、通
信がパーティション間で転送されるかどうかを決定する前の実施形態の場合とは
異なり、この実施形態は、下記により十分に説明するとおり、プロセッサ間割込
み機構を使用して、パーティション間の通信を行う。

【０２１３】 前の実施形態の場合と同様に、この実施形態は、異なるオペレーティング・シ
ステム（例えば、Ｕｎｉｓｙｓ ＭＣＰ、Ｕｎｉｓｙｓ ＯＳ２２００、Ｗｉｎ
ｄｏｗｓ ＮＴ、Ｕｎｉｘなど）の制御下で動作するパーティション間、または
同一オペレーティング・システムの異なるインスタンスの制御下で動作するパー
ティション間の通信を円滑にするのに使用することができる。

【０２１４】 １．共用メモリ・レイアウト 図１９は、この代替の実施形態による共用メモリ・ウインドウのレイアウトを
図示している。示すとおり、制御構造１９００は、共用メモリ・ウインドウのベ
ースに常駐して、それに共用メモリ・ウインドウの残りの部分１９１６が続き、
これは、別々のページに分割されている。本実施形態では、各ページは、４Ｋバ
イトを含む。ただし、このサイズは、他の実施形態では異なり得る。各ページは
、使用中、使用可能、使用不可であり得る。後述のとおり、クライアントは、例
えば、バッファを定義するために、共用メモリ・ウインドウの一部分がそれに割
り振られることを要求することができ、コア・サービス・ソフトウェアが、必要
な数のページを割り振って、その要求を満たす。

【０２１５】 共用メモリ制御構造１９００は、ヘッダ１９１０と、割り振り構造（Allocati
on structure）１９１２と、関連するヘッダ１９１４を有する複数のパーティシ
ョン入力待ち行列とを含む。制御構造内の情報は、専用である。この情報への直
接アクセスは、コア・サービス・ソフトウェアのクライアントには提供されない
。代わりに、コア・サービス・ソフトウェアＡＰＩは、クライアント関連情報を
クライアントに、手続きパラメータを介して戻すコールを提供する。本実施形態
では、制御構造内のワードは、６４ビットを含み、そこでの上位３２ビットは、
異なるプロセッサ・アーキテクチャによって使用される異なるサイズのワードを
考慮に入れて、０である。

【０２１６】 ２．空きページ・リスト 本実施形態では、使用可能な共用メモリ・ページ、すなわち既に使用中ではな
いものを追跡するために、使用可能ページは、各ページの第１ワード内のポイン
タを介してリンクされて、使用可能ページのリンク済みリストを形成する。使用
可能ページのリンク済みリストは、本明細書では、空きページ・リストと呼ぶ。
制御構造１９００が、リンクされるリストの第１ページ（すなわち、空きページ
・リストの始め）に対するポインタを提供する。

【０２１７】 ３．クライアント・ディレクトリ・テーブル コア・サービス・ソフトウェアが、共用メモリ・ウインドウの１つまたは複数
のページを割り振って、クライアント・ディレクトリ・テーブル（図示せず）を
格納する。クライアント・ディレクトリ・テーブルは、共用メモリ・ウインドウ
を使用している各パーティション上のクライアントの登録である。より詳細には
、本実施形態では、任意のパーティション上のコア・サービス・ソフトウェアの
各クライアントが、コア・サービス・ソフトウェアにクライアント・グループの
メンバとして登録しなければならない。同一パーティション上の２つのクライア
ントが、同一クライアント・グループのメンバであることはできない。コア・サ
ービス・ソフトウェアの複数のクライアントが存在する場合、それぞれが、異な
るクライアント・グループのメンバとして登録しなければならない。各クライア
ント・グループは、関連する名前（クライアント・グループ名）および識別子（
クライアント・グループＩＤ）を有する。クライアント・ディレクトリ・テーブ
ルは、クライアント・グループ名を指定する各クライアント・グループごとのエ
ントリを含み、そのグループのメンバとして登録されたクライアントを有する各
パーティションをリストする。クライアントが、コア・サービス・ソフトウェア
に特定のクライアント・グループのメンバとして登録したとき、コア・サービス
・ソフトウェアは、クライアント・グループＩＤをそのクライアントに戻す。こ
のクライアント・グループＩＤは、後述のとおり、メッセージが、共用メモリ・
ウインドウを介して渡されたとき、送信するクライアントおよび受信するクライ
アントを識別するのに使用する。

【０２１８】 ４．共用メモリ・ページ・タイプ コア・サービス・ソフトウェアは、それ自体の使用ため、あるいは共用メモリ
のいくらかの部分を割り振るクライアント要求のために、共用メモリの１つまた
は複数のページを割り振ることができる。本実施形態では、４つの異なるページ
・タイプを定義する。

【０２１９】 ａ．タイプ１メモリ・ページ 本実施形態のタイプ１メモリ・ページは、パーティション上のコア・サービス
・ソフトウェアによる使用のためのみに割り振ることができる。クライアントが
タイプ１ページの割り振りを要求するのを可能にするインターフェースは、存在
しない。一例として、前述のクライアント・ディレクトリ・テーブルは、コア・
サービス・ソフトウェアによって割り振られた１つまたは複数のタイプ１ページ
内に記憶される。コア・サービス・ソフトウェアが、タイプ１メモリ・ページを
割り振ったとき、コア・サービス・ヘッダが、そのページの始めに作成される。
図３２Ａは、本実施形態による、タイプ１ページに対するコア・サービス・ヘッ
ダの内容を図示している。

【０２２０】 第１フィールド（パーティション所有権マスク）は、どのパーティションが、
そのページに対するアクセス権を有するかの指示を格納するのに使用する。詳細
には、パーティション所有権マスクは、コンピュータ・システム内でそれぞれの
可能なパーティションごとに１ビットの、８ビットを含む。そのページに対する
所有権を有する各パーティションは、その対応するビットをパーティション所有
権マスクセット内に有することになる。クライアント・ディレクトリ・テーブル
の場合、例えば、このテーブルにアクセスを要求する各パーティションは、この
テーブルのすべてまたは一部を含んだ各ページ内で、パーティション所有権マス
クのそのビットを有することになる。

【０２２１】 本実施形態では、クライアントがタイプ１ページの割り振りを要求するのを可
能にするインターフェースは存在しないが、クライアントがタイプ１ページを要
求するのを可能にする、望まれ得るさらなる実施形態に対応すると、タイプ１ペ
ージ内のコア・サービス・ヘッダは、クライアント・グループＩＤフィールドを
さらに含むことになる。このＩＤフィールドは、そのページに対する所有権を有
するクライアントのクライアント・グループＩＤを保持するのに使用されること
になる。ただし、本実施形態では、このフィールドは、使用しない。

【０２２２】 ＤｅａｌｌｏｃａｔｉｏｎＬｏｃｋフィールドは、ページの所有権の変更を調
整するのに使用する。このフィールドは、コア・サービス・ソフトウェアを介し
て実施される、本発明のより広いロック機構の一部であり、この機構は、異なる
パーティションが、必要に応じて、共用メモリ・ウインドウの様々な構造、ペー
ジ、およびテーブルに対するアクセスを整合性のある方式でロックするのを可能
にして、一度に１つのパーティションだけが、任意の構造、ページ、またはテー
ブルを変更できることを確実にする（すなわち、これらの構造に対するアクセス
を同期化するため）。

【０２２３】 ＤｅａｌｌｏｃａｔｉｏｎＬｏｃｋフィールド、ならびに後述する他のすべて
のロック・フィールドは、ワード０およびワード１と呼ばれる、２つの６４ビッ
ト・ワードから成る。ワード０は、ロック・ステータス・ワードを定義し、ワー
ド１は、所有者ワードを定義する。ワード０の下位ビットは、「使用中」ビット
を定義する。このビットを設定することは、ロック済みステータスを示す。ワー
ド１は、ロックを獲得するパーティションのパーティションＩＤを格納するのに
使用して、そのロックの所有者を判定できるようにする。

【０２２４】 ほとんどのオペレーティング・システムおよびそれらがその上で動作するプロ
セッサは、オペレーティング・システムおよびこれらのオペレーティング・シス
テムの下で動作するクライアントが、それによって任意のデータ構造に対するロ
ックを獲得することができる方法を提供する。本明細書で使用するロック・フィ
ールド形式は、例えば、Ｗｉｎｄｏｗｓ ＮＴ、ＵｎｉｘＷａｒｅ、およびＵｎ
ｉｓｙｓ ＭＣＰを含むいくつかのオペレーティング・システムと互換性がある
。任意のパーティション上のコア・サービスは、そのパーティションのオペレー
ティング・システムおよびプロセッサ・アーキテクチャに対して調整されなけれ
ばならない。

【０２２５】 本発明のロック機構の重要な特徴によれば、タイプ１メモリ・ページが最初に
割り振られたとき、割り振りを行うパーティションは、割り振り中にそのページ
に対するアクセスをロックするためにシステム・ワイド・ロック（system wide
lock）（後述する割り振り構造のフィールド）を獲得しなければならない。ただ
し、１つまたは複数の割り振り済みページの所有権が、他のパーティションに拡
張または移転されたとき、関与するページに対するロックだけを獲得すればよい
。これらのページ内のＤｅａｌｌｏｃａｔｉｏｎＬｏｃｋフィールドが、この目
的で使用される。これは、パーティション間の通信のより大きなスループットを
容易にする。というのは、システム・ワイド・ロックに対する競合が回避される
からである。

【０２２６】 ｂ．タイプ２メモリ・ページ このタイプのメモリ・ページの割り振りは、例えば、メッセージ・データを別
のパーティション上のクライアントに渡すためのバッファを定義するために、ク
ライアントによって要求され得る。タイプ１ページの場合と同様に、タイプ２メ
モリ・ページが、任意のクライアントに割り振られたとき、コア・サービス・ヘ
ッダが、そのページの始めに作成される。図３２Ｂは、本実施形態による、タイ
プ２ページに対するコア・サービス・ヘッダの内容を図示している。

【０２２７】 パーティション所有権マスク・フィールドおよびクライアント・グループＩＤ
フィールドは、タイプ１ページに対するヘッダ内の対応するフィールドと同一で
ある。つまり、パーティション所有権マスクは、どのパーティションが、そのペ
ージに対する所有権を有し、クライアントＩＤフィールドは、そのページに対す
る所有権を有するクライアントのクライアント・グループＩＤを含む。そのペー
ジが最初に割り振られたとき、このフィールドは、その割り振りを要求したクラ
イアントのクライアント・グループＩＤを含むことになる。

【０２２８】 ＤｅａｌｌｏｃａｔｉｏｎＬｏｃｋフィールドは、タイプ１ページのヘッダ内
の対応するフィールドと同様に、ページの所有権の変更を調整するのに使用する
。ページの所有権の変更を実現しようとするどのパーティションも、まず、Ｄｅ
ａｌｌｏｃａｔｉｏｎＬｏｃｋフィールドを介して、そのページに対するロック
を獲得しなければならない。

【０２２９】 タイプ３ページカウントフィールドおよびタイプ３ページ参照フィールドは、
本発明の追加の特徴に関連し、これにより、タイプ２メモリ・ページを割り振る
要求の一環として、その割り振り要求でのバッファ・サイズを満たすために、ゼ
ロまたは複数のタイプ３ページをタイプ２要求と関連して割り振ることができる
。タイプ３ページ・カウント・フィールドは、タイプ２ページと関連するタイプ
３メモリ・ページの総数を指定し、またタイプ３ページ参照フィールドは、関連
するタイプ３ページへの参照（すなわち、ポインタ）を含むタイプ２ページ内の
位置を指定する。

【０２３０】 ｃ．タイプ３メモリ・ページ 前述のとおり、このタイプのメモリ・ページは、タイプ２メモリ・ページと併
せて使用する。タイプ３ページは、クライアント・データを含み、クライアント
・グループによって所有されている。ただし、タイプ３ページは、明示的なクラ
イアント・グループ情報を含まない。代わりに、タイプ３ページのクライアント
・グループ所有権は、その関連するタイプ２メモリ・ページの所有権によって、
そのタイプ２ページのコア・サービス・ヘッダのクライアント・グループＩＤフ
ィールド内に指定されるとおり、管理されている。タイプ３ページの所有権は、
その関連するタイプ２ページの所有権が変更されたときはいつでも、暗黙的に変
更される。

【０２３１】 ｄ．タイプ４メモリ・ページ このタイプのメモリ・ページは、１つまたは複数のパーティションによる静的
所有権のためのものである。タイプ１、２、３メモリ・ページとは異なり、タイ
プ４メモリ・ページの所有権は、後述する割り振りテーブル内で指定される。し
たがって、タイプ４ページの所有権に対するすべての変更は、システム・ワイド
・ロックの獲得を必要とする。

【０２３２】 ５．制御構造ヘッダ 図２０は、本実施形態による制御構造ヘッダ１９１０の内容を図示している。
バージョンＩＤフィールドは、コンピュータ上で動作しているコア・サービス・
ソフトウェアの特定のリリース、つまりバージョンを識別する。共用メモリ・ス
テータス・フィールドは、共用メモリのステータス（例えば、「未初期設定」、
「初期設定中」、「初期設定済み」、および「クリーンアップ」）を示す。マス
タ・パーティションのパーティションＩＤフィールドは、どのパーティションが
、共用メモリ・ウインドウの「マスタ（Master）」として指定されているかを識
別する。マスタ・パーティションは、下記により十分に説明するとおり、共用メ
モリ・ウインドウを管理するための責任（responsibilities）を追加している。
共用メモリパーティション・チェックイン間隔フィールドは、パーティションが
、その時点で、あるステータス情報を更新して、他のパーティションにそれがア
クティブであることを示すことが必要となる時間間隔を指定する。クライアント
・ディレクトリ・テーブル・ヘッダ・フィールドは、クライアント・ディレクト
リ・テーブルの始めに対するポインタ、および本発明のロック機構に従って、そ
のテーブルへのアクセスを調整するのに使用するロック・フィールドを含む。

【０２３３】 制御構造ヘッダ１９１０は、コンピュータ・システム内のパーティションのそ
れぞれに関する情報で終了し、これは、そのパーティション上で動作しているオ
ペレーティング・システムのタイプ（例えば、ＮＴ、ＵｎｉｘＷａｒｅ、ＭＣＰ
など）、およびそのパーティションに対してプロセッサ間割込みを発行するのに
必要な情報を含む。

【０２３４】 ６．割り振り構造 本実施形態によれば、共用メモリ・ページの管理は、割り振りテーブル（図示
せず）を介して円滑になっている。共用メモリ・ウインドウ内の各割り振りペー
ジは、この割り振りテーブル内のエントリによって表されている。各エントリは
、対応するページが、「使用中（in use）」、「使用可能（available）」であ
るかどうかを示し、あるいは使用不可であるメモリを参照し、また、ページ・タ
イプの指定も行い得る。タイプ４メモリ・ページの場合、エントリは、タイプ１
メモリ・ページおよびタイプ２メモリ・ページのヘッダ内に見られるようなパー
ティション所有権マスクの形式で、どのパーティションが、そのページに所有権
を有するかをさらに指定する。したがって、この点では、タイプ４ページの所有
権は、タイプ１ページ、タイプ２ページ、およびタイプ３ページの場合（所有権
情報が、ページ自体のコア・サービス・ヘッダ内に常駐する）とは異なる方式で
維持される。割り振りテーブルは、クライアント・ディレクトリ・テーブルと同
様に、それ自体、共用メモリ・ウインドウの１つまたは複数のページを占有する
。

【０２３５】 共用メモリ・ウインドウのベースにある割り振り構造１９１２は、割り振りテ
ーブルおよび他の構造に関連するいくつかのパラメータを制御する。図２１は、
本発明の実施形態による割り振り構造の内容を図示している。ロック・フィール
ド（割り振りロック）が、割り振りテーブルに対するアクセスを制御するのに使
用される。これは、前述したシステム・ワイド・ロック（タイプ１ページおよび
タイプ２ページのヘッダ内の個々のページ・ロックに対比される）である。パー
ティションは、ページのどの初期割り振りについても、このロックを獲得しなけ
ればならない。このロックは、タイプ４ページの所有権のどの後続の変更にも要
求されなければならない。というのは、タイプ４ページの所有権は、そのそれぞ
れの割り振りテーブル・エントリ内で維持されているからである。ただし、前述
のとおり、タイプ１ページおよびタイプ２ページの所有権の後続の変更には、そ
れらのページ自体のヘッダ内にある個々のページ・ロックだけを獲得すればよい
。個々のページ（タイプ１および２）をロックできるこの機能は、パーティショ
ン間のより大きなスループットを容易にする。というのは、システム・ワイド・
ロック（割り振りロック）に対する競合が除去されるからである。

【０２３６】 共用メモリ領域フィールドの長さフィールドは、共用メモリ・ウインドウ内の
割り振り可能ページの数を指定する。共用メモリ・ページ・ポインタ・フィール
ドは、割り振りページの始めに対するポインタを提供する。空きページ・リスト
・ヘッダは、空きページ・リストの始めに対するポインタを提供し、また割り振
りテーブル・ヘッダは、割り振りテーブルの始めに対するポインタを提供する。

【０２３７】 ７．信号（signal） この実施形態での通信の基本単位は、信号である。本実施形態では、２つの主
なカテゴリの信号が存在する。（１）パーティション間のコア・サービス間信号
、および（２）パーティション間のクライアント間信号である。コア・サービス
間信号は、異なるパーティション上で動作するコア・サービス・ソフトウェア間
で送信されるものである。クライアント間信号は、異なるパーティション上のク
ライアント間で送信されるものである。各カテゴリの信号は、１つまたは複数の
信号サブ・タイプを有する。各信号は、コア・サービス情報セクションおよびク
ライアント情報セクションを含む。これらのセクションのそれぞれは、いくつか
のワードを含み、その定義は、そのタイプに依存する。

【０２３８】 コア・サービス間信号サブ・タイプの場合、クライアント情報セクションは、
定義されない。すべての情報は、コア・サービス情報セクションに含まれる。下
記のコア・サービス間信号サブ・タイプが、本実施形態で定義される。

【０２３９】 （１）メンバシップ変更信号：クライアントが、パーティション上のコア・サ
ービス・ソフトウェアに登録または登録抹消したときはいつでも、コア・サービ
ス・ソフトウェアは、同一クライアント・グループに登録しているクライアント
を有する、それぞれの他のパーティション上のコア・サービス・ソフトウェアに
、この信号を送信して、それらに、そのクライアントが登録する／登録抹消する
ことを知らせなければならない。この信号のコア・サービス情報セクションは、
クライアントがそこに登録する／そこから登録抹消するクライアント・グループ
のクライアント・グループＩＤを含むことになる。

【０２４０】 （２）送信再開信号：この信号は、受信するパーティションによって、送信す
るパーティション上のコア・サービス・ソフトウェアに、それに対する信号送信
を再開できることを警報するのに使用される（この信号の使用は、各入力待ち行
列のオーバーフロー・フラグの説明に関連して、下記にさらに説明する）。

【０２４１】 （３）Ｙｏｕ Ｈａｖｅ Ｂｅｅｎ Ｍａｒｋｅｄ Ｄｅａｄ信号：この信号
は、マスタ・パーティション上のコア・サービス・ソフトウェアによって、マス
タが機能していないと決定したパーティションに送信される。

【０２４２】 クライアント間信号サブ・タイプでは、コア・サービス情報セクションとクラ
イアント情報セクションの両方が定義される。本実施形態では、下記のクライア
ント間信号サブ・タイプだけが定義されている。これは、信号送達信号である。
下記にさらに詳細に説明するとおり、１つのパーティション上のクライアントが
、別のパーティション上のクライアントに信号を送信する（また、多分、メッセ
ージ・データのバッファを渡す）ことを望むとき、このクライアントは、コア・
サービスＡＰＩの信号送信インターフェースを呼び出す。これに応答して、コア
・サービス・ソフトウェアは、信号送達信号を、クライアントがその上で動作し
ているパーティションに送信する。信号送達信号のコア・サービス情報セクショ
ンは、送信するクライアントおよび受信するクライアントのクライアント・グル
ープＩＤを含み、また、例えば、受信するパーティションに向けられた共用メモ
リ・オブジェクトを含んだバッファを定義するため、クライアントに割り振られ
ている共用メモリの１つまたは複数のページに対するハンドル（すなわち参照）
も含み得る。共用メモリ・オブジェクトの例は、クライアント・メッセージ、ク
ライアント・データストリーム、クライアント・イベント、およびコア・サービ
ス・イベントである。クライアント情報セクションは、コア・サービス・ソフト
ウェアには不透明であるが、送信するクライアントおよび受信するクライアント
により、任意の所望の目的で使用され得る。例えば、クライアント情報セクショ
ンは、クライアント間の短いメッセージの通信を行うのに使用することが可能で
ある。本実施形態では、クライアント情報セクションは、最大で５つのワードを
含む。

【０２４３】 ８．入力待ち行列および入力待ち行列ヘッダ 入力待ち行列機構は、下記のプロセッサ間割込み機構と併せて、受信するパー
ティションにデータが入手可能であることを合図するのに使用する。各パーティ
ションは、コンピュータ・システム内のそれぞれの他の可能なパーティションご
とに、別々の入力待ち行列を有する。本発明では、各パーティションは、また、
それ自体に対する入力待ち行列も有し、これは、例えば、パーティション上のコ
ア・サービス・ソフトウェアが、同一パーティション上のクライアントに信号を
送信する必要がある場合、使用される。したがって、コンピュータ・システムを
最大で８つの別々のパーティションに分けて構成することのできる（すなわち、
８つのサブＰＯＤのそれぞれが、別個のパーティションを定義する）本実施形態
では、各パーティションは、８つの別々の入力待ち行列（他の７つのパーティシ
ョンのそれぞれに１つ、およびそれ自体に１つ）を有し、合計では、６４個の入
力待ち行列になる。これらの入力待ち行列は、ヘッダとともに、共用メモリ制御
構造１９００の部分１９１４内に常駐する。信号は、１つのパーティション上の
コア・サービス・ソフトウェアによって生成されて、別のパーティション上のコ
ア・サービス・ソフトウェアに、それらの間の対応する入力待ち行列を介して送
達される。

【０２４４】 図２９は、本実施形態による入力待ち行列ヘッダの内容を図示している。入力
待ち行列ポインタ・フィールドは、実際の入力待ち行列の始めに対するポインタ
を保持する。入力待ち行列数フィールドは、入力待ち行列領域１９１４内の入力
待ち行列の数（本実施形態では、６４）を指定する。入力待ち行列長さフィール
ドは、各入力待ち行列の長さ（ワード数での）を指定する。本実施形態では、こ
の長さは、２０４８ワードと指定されている。入力待ち行列信号サイズ・フィー
ルドは、各信号の全体の長さ（コア・サービス情報セクション＋クライアント情
報セクション）を指定する。各信号の全体サイズは、同一であり、固定されてい
る。最後に、入力待ち行列内信号数フィールドは、各入力待ち行列が一度に収容
できる可能な信号の総数を指定する。

【０２４５】 図３０は、本実施形態による各入力待ち行列の内容を図示している。図示する
とおり、各入力待ち行列は、その入力待ち号列に対するアクセスを、待ち行列内
の情報を更新している間、ロックするのにコア・サービス・ソフトウェアによっ
て使用されるロック・フィールド３０１０、その待ち行列内の現行の信号数を指
定するカウント・フィールド３０１２、およびその待ち行列が容量に達している
が、空間が使用可能になり次第、すぐにその待ち行列に転送されるべき追加の信
号が存在することを示すのに使用されるオーバーフロー・フラグ３０１４を有す
る。これらのフィールドには、その後に、固定数の信号（入力待ち行列ヘッダの
入力待ち行列内信号数フィールドのなかで指定される、図２９参照）のための空
間３０１６が続く。

【０２４６】 本実施形態では、６４個の入力待ち行列が、制御構造１９００の入力待ち行列
領域１９１４内に連続してグループ化される。つまり、この構造内の最初の８つ
の入力待ち行列は、第１パーティションに属し、８つの入力待ち行列の後続グル
ープは、他の７つのパーティションの後続のものに属する。

【０２４７】 ａ．好ましいオペレーション オペレーションでは、コア・サービス・ソフトウェアは、クライアントから、
別のパーティションに信号を送信する要求を受けたときはいつでも、そのクライ
アントによって供給された情報に基づいて信号を作成して、その信号を、受信す
るパーティションに対する適切な入力待ち行列内の使用可能なエントリに入れよ
うとする。使用可能なエントリがない場合には、入力待ち行列のオーバーフロー
・フラグ３０１４を設定して、転送されるのを待っているが、入力待ち行列が一
杯であるために、転送され得なかった信号が存在することを受信するパーティシ
ョンに警報して、そのクライアントにエラーを戻す。そうした場合、受信するパ
ーティションが、その後に入力待ち行列を空けたとき、オーバーフロー・フラグ
３０１４をクリアして、送信再開信号を送信するパーティションに送り返し、こ
の送信するパーティションに、そのクライアントによって発行されたどの後続の
信号も、現時点で、受信するパーティションに対する通信のための入力待ち行列
に対して送信できることを警報する。

【０２４８】 受信側では、受信するパーティション上のコア・サービス・ソフトウェアは、
送信するパーティションからプロセッサ間割込みを受信したとき、関連する入力
待ち行列のそれぞれのなかのカウント・フィールドを検査して、どの入力待ち行
列が入手可能な信号を有するかを決定する。コア・サービス・ソフトウェアは、
入手可能な信号を有する入力待ち行列を見つけたとき、それらをその排他メモリ
・ウインドウ内のローカル処理バッファに転送して、入力待ち行列内のカウント
をリセットする。所与の入力行列から抽出された各受信信号は、次に、適切なク
ライアントに（その信号内のクライアント・グループＩＤに基づいて）、すべて
のクライアントが、それを実装することを要求されている信号受信コールバック
・インターフェースを介して渡される。

【０２４９】 ｂ．代替オペレーション 代替の実施形態では、送信要求に応答して、様々な入力待ち行列内にクライア
ント信号をより効率的に移動させるために、各パーティション上のコア・サービ
ス・ソフトウェアは、それぞれの可能な宛先パーティションごとに、その排他メ
モリ・ウインドウ内にパーティション送信待ち行列（すなわち、バッファ）（図
示せず）をセットアップする。この代替実施形態では、パーティション上のコア
・サービス・ソフトウェアは、入力待ち行列にそれが追加の信号を入れることを
妨げるいっぱいの入力待ち行列に遭遇したときはいつでも、オーバーフロー・フ
ラグをその入力待ち行列内に設定して、次に、その待ち行列内でエントリが再び
使用可能になるまで、それらの信号要求を適切なローカル送信待ち行列内に入れ
る。

【０２５０】 さらに、受信側では、各パーティション上のコア・サービス・ソフトウェアは
、ローカル・クライアント信号タンク待ち行列をその排他メモリ・ウインドウ内
に、コア・サービス・ソフトウェアに対して自ら識別を明らかにしたクライアン
トごとに１つ、セットアップする。受信するパーティションの所与の入力待ち行
列から抽出した各受信信号は、指定受信するクライアント（やはり、その信号内
のクライアント・グループＩＤに基づく）に対応するクライアント信号タンク（
tank）待ち行列に転送される。タンク待ち行列内の各信号は、最終的に、指定受
信するクライアントに、クライアントの信号受信インターフェースへのコールを
介して渡される。

【０２５１】 この代替実施形態でのローカル送信待ち行列およびタンク待ち行列は、前述の
オーバーフロー・フラグの使用と併せて、コア・サービス・ソフトウェアのクラ
イアントのすべてに、共用メモリ・リソースの効率的で平等な使用を提供するこ
とを目的としている。各クライアントの信号は、ローカル方式で待ち行列に入れ
られるので、共用メモリ・ウインドウ内の入力待ち行列は、通信のために効率的
な方式で空けておかれる。入力待ち行列が容量に達したとき、失われる信号がな
く、また、入力待ち行列が迅速に空けられて、信号が所与の送信待ち行列内で待
つ時間を最小限に抑える。

【０２５２】 ９．プロセッサ間割込み機構 前述のとおり、プロセッサ間割込み機構は、信号がその入力待ち行列のうちの
１つのなかに、送信するパーティションによって入れられたことを受信するパー
ティションに警報するのに使用する。詳細には、本実施形態では、各パーティシ
ョンは、すべての他のパーティションがそれにプロセス間割込みを送信するのに
それを使用する、単一割込みベクトルを確立する。送信するパーティションが、
信号を所与の受信するパーティションに対する入力待ち行列内に入れて、これが
入力待ち行列を空状態（カウント＝０）から空ではない状態（カウント＞０）に
移行させるときはいつでも、送信するパーティション上のコア・サービス・ソフ
トウェアは、受信するパーティションのプロセッサのうちの１つに対するプロセ
ッサ間割込みを生成する。受信するパーティションのプロセッサは、そのパーテ
ィション上のコア・サービス・ソフトウェアの割込みサービス・ルーチン（図示
せず）を呼び出すことによって、この割込みに応答する。各パーティションは、
他のパーティションからの割込みの受信に対して、単一の割込みベクトルだけを
割り当てるので、受信するパーティション上のコア・サービス・ソフトウェアは
、どの他のパーティションが、プロセッサ割込みを発行したか分からない。した
がって、受信するパーティション上のコア・サービス・ソフトウェアは、それら
の待ち行列のうちのどれかで入手可能な信号がないかどうか決定するために、そ
の入力待ち行列のそれぞれのなかのカウント・フィールド３０１２を検査しなけ
ればならない。

【０２５３】 入力待ち行列が入手可能な信号を有する場合、コア・サービス・ソフトウェア
は、それらの信号を受信するパーティションの排他メモリ・ウインドウ内のロー
カル処理バッファに転送して、その入力待ち行列内のカウント・フィールド３０
１２をリセットする。特定の入力待ち行列のオーバーフロー・フラグ３０１４も
また、設定されている場合、コア・サービス・ソフトウェアは、オーバーフロー
・フラグをリセットして、前述のとおり、送信再開信号を送信するパーティショ
ンに送り返す。次に、コア・サービス・ソフトウェアは、ローカル処理バッファ
を走査して、各受信信号を抽出し、その信号内のクライアント・グループＩＤか
ら宛先クライアントを判定して、次にその信号をその宛先クライアントに、その
クライアントの信号受信コールバック・インターフェースを介して送達する。次
に、コア・サービスは、やはり入手可能な信号を有する（すなわち、カウント＞
０）それぞれの他の入力待ち行列に対して、これらのステップを繰り返す。

【０２５４】 ａ．例としてのＩｎｔｅｌ／Ｗｉｎｄｏｗｓ ＮＴ実施形態 プロセッサレベルおよびオペレーティング・システム・レベルでは、プロセッ
サ間割込み機構は、プロセッサとオペレーティング・システムの両方に依存する
。一例として、以下は、Ｉｎｔｅｌ Ｐｅｎｔｉｕｍファミリーのマイクロプロ
セッサを使用し、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ＮＴオペレーティング
・システムを実行するパーティションの場合に、本実施形態により、どのように
プロセッサ間割込みが生成され、使用されるかの説明である。

【０２５５】 本実施形態により、Ｍｉｃｒｏｓｏｆｔ Ｗｉｎｄｏｗｓ ＮＴオペレーティ
ング・システムのハードウェア抽象化層（ＨＡＬ）を変更して、任意のパーティ
ション上でのＨＡＬの初期設定中、ＨＡＬが、そのパーティションによる共用メ
モリ・プロセッサ間割込みの受信に対して、まず、プロセッサ間割込みベクトル
を選択するようにする。割込みベクトルは、Ｗｉｎｄｏｗｓ ＮＴオペレーティ
ング・システムのＨＡＬによって着信割込みハードウェア信号に割り当てられた
数である。例えば、割込みベクトルは、通常、ＨＡＬにより、システム上の様々
なデバイスＩ／Ｏハードウェア割込み信号に割り当てられる。プロセッサ間割込
みは、１つのプロセッサから別のプロセッサに（Ｉ／Ｏデバイスからプロセッサ
に、に対比して）送信される特別タイプのハードウェア割込み信号である。一般
のＩ／Ｏ割込みの場合と同様に、ＨＡＬも、すべてのプロセッサ間割込み信号に
ベクトルを割り当てなければならない（Ｉ／Ｏ割込みベクトルが選択されている
のと同じ数空間から）。したがって、本実施形態では、変更したＨＡＬが、その
パーティション上のローカル・コア・サービス・ソフトウェアによって受信され
るプロセッサ間割込みに対して、割込みベクトルを割り当てて、その入力待ち行
列のうちの少なくとも１つのなかで、１つまたは複数の信号が入手可能であるこ
とをこのソフトウェアに警報する。

【０２５６】 Ｉｎｔｅｌマイクロプロセッサの場合、プロセッサ間割込みは、実際には、こ
のプロセッサと関連する高機能プログラム済み割込みコントローラ（ＡＰＩＣ）
によって生成され、受信される。送信するプロセッサに関連するＡＰＩＣが、受
信するプロセッサに関連するＡＰＩＣに対するハードウェア信号を生成する。複
数のプロセッサが割込みを受信することになる場合には、送信するプロセッサの
ＡＰＩＣは、それぞれの指定受信側のＡＰＩＣに対して、ハードウェア信号を生
成する。各受信するプロセッサのＡＰＩＣは、このハードウェア信号を受信して
、対応する割込みベクトルを処理のためにプロセッサに送達する。

【０２５７】 さらに、本実施形態によれば、他のパーティションからのプロセッサ間割込み
の受信に対して割込みベクトルを割り当てることに加えて、変更したＨＡＬは、
そうした割込みを処理する、そのパーティション内の１つまたは複数のプロセッ
サを指定する。本実施形態では、複数のサブＰＯＤを含むパーティションの場合
、指定されるプロセッサは、それらのサブＰＯＤのうちの単一のもののメンバで
なければならない（これは、コンピュータ・システム・プラットフォームの本実
施形態によって課された制限であり、他の実施形態での制限ではない可能性があ
る）。サブＰＯＤ上の複数のプロセッサが指定されたとき、着信割込みは、それ
らのプロセッサのそれぞれのローカルＡＰＩＣで受信されることになる。次に、
これらのＡＰＩＣが、調停して、プロセッサのうちのどれがその割込みを処理す
るかを決定する。この調停処理に関するさらなる詳細は、Ｉｎｔｅｌ Ｃｏｒｐ
ｏｒａｔｉｏｎから入手可能なＰｅｎｔｉｕｍ Ｐｒｏ Ｆａｍｉｌｙ Ｄｅｖ
ｅｌｏｐｅｒ′ｓ Ｇｕｉｄｅ：Ｖｏｌｕｍｅ３で提供されている。ＡＰＩＣに
関する追加の情報は、やはりＩｎｔｅｌから入手可能なＩｎｔｅｌ Ｍｕｌｔｉ
Ｐｒｏｃｅｓｓｏｒ Ｓｐｅｃｉｆｉｃａｔｉｏｎ，ｖｅｒｓｉｏｎ１．４で見
ることができる。

【０２５８】 さらに、本実施形態によれば、コア・サービス・ソフトウェアがパーティショ
ン上で初期設定されたとき、コア・サービス・ソフトウェアは、カスタム・イン
ターフェースを介して、そのパーティション上のＮＴオペレーティング・システ
ムのＨＡＬを照会して、割込みベクトル、およびそのパーティションに着信する
共用メモリ・プロセッサ間割込みを処理するために、ＨＡＬによって指定された
プロセッサに関する情報を得る。次に、コア・サービス・ソフトウェアは、この
情報を制御構造ヘッダ１９１０のパーティション情報セクション内に格納する（
図２０を参照）。これは、その情報を他のパーティション上のコア・サービス・
ソフトウェアにアクセス可能にする。次に、コア・サービス・ソフトウェアは、
ＨＡＬに、別のインターフェースを介して、コア・サービス・ソフトウェアの一
部である割込みサービス・ルーチンに対する参照を供給する。そのパーティショ
ン上の指定されたプロセッサは、指定された割込みベクトルを有するプロセッサ
間割込みを受信した場合、その割込みサービス・ルーチンを実行して、コア・サ
ービス・ソフトウェアがその割込みに応答することができるようにする。

【０２５９】 オペレーションでは、プロセッサ間割込みを生成して、信号がその入力待ち行
列のうちの１つに入れられたことを受信するパーティションに通知するため、送
信するパーティション上のコア・サービス・ソフトウェアが、制御構造ヘッダ１
９１０内で、指定受信するパーティションのプロセッサ間割込み情報をルックア
ップする。次に、コア・サービス・ソフトウェアは、そのパーティション上のＨ
ＡＬに対する別のカスタム・インターフェースを呼び出して、ＨＡＬに受信する
パーティションに関するプロセッサ間割込み情報を供給する。この情報を使用し
て、送信するパーティション上のＨＡＬは、そのプロセッサのうちの１つのＡＰ
ＩＣ上の登録を操作して、プロセッサ間割込み信号が、そのＡＰＩＣから、そう
したプロセッサ間割込みを受信する受信するパーティション上の、ＨＡＬによっ
て指定された各プロセッサのＡＰＩＣに対して生成されるようにする。次に、受
信するパーティション上のこれらのＡＰＩＣが、その割込みを処理するように調
停して、この調停に勝ったプロセッサが、受信するパーティション上のコア・サ
ービス・ソフトウェアの割込みサービス・ルーチンを呼び出すことになる。

【０２６０】 ｂ．代替実施形態−複数の割込みベクトル 前述の実施形態では、各パーティションには、他のパーティションのうちのど
れかからの共用メモリ・プロセッサ間割込みの受信に対して、単一の割込みベク
トルが割り当てられる。このため、受信するパーティションは、他のどのパーテ
ィションが受信した割込みを生成したのか分からない。したがって、受信するパ
ーティションは、その入力待ち行列のそれぞれを順番に検査して、その割込みを
生成した送信するパーティションから信号を受信することを確実にしなければな
らない。

【０２６１】 代替実施形態として、各パーティションは、それぞれの他のパーティションか
らの共用メモリ・プロセッサ間割込みの受信に対して、別々の割込みベクトルを
割り当てる。次に、送信するパーティションが、受信するパーティションによっ
てそれに割り当てられた対応する割込みベクトルを使用して、受信するパーティ
ションに対するプロセッサ間割込みを生成することになる。この実施形態の利点
は、受信するパーティションが、他のパーティションが生成した割込みベクトル
から、着信割込みを知ることである。次に、受信するパーティション上のコア・
サービス・ソフトウェアは、適切な入力待ち行列にアクセスして、前述の実施形
態のように入力待ち行列のすべてを巡回することなく、着信信号をリトリーブす
ることが可能である。

【０２６２】 １０．コア・サービスＡＰＩ 前述の機能性をコア・サービス・ソフトウェアのクライアントに提供するため
、コア・サービス・ソフトウェアは、クライアントが、コア・サービス・ソフト
ウェアのサービスを起動すために呼び出すことのできるインターフェース（すな
わち、呼び出し可能なメソッド）を提供する定義済みアプリケーション・プログ
ラミング・インターフェース（ＡＰＩ）を有する。下記は、前述の機能を実行す
るためにコア・サービスＡＰＩの一部として提供されるインターフェースのリス
トである。

【０２６３】 クライアント・ソフトウェア初期設定： このインターフェースはコア・サー
ビス・ソフトウェアにそれ自体を識別するためにクライアントによって使用され
る。コア・サービス・ソフトウェアはクライアント・リファレンス識別子をクラ
イアントに返す。

【０２６４】 クライアント・ソフトウェア未初期設定： このインターフェースは、それが
共用メモリのユーザーとしてもはや参加していないことをコア・サービス・ソフ
トウェアに知らせるために、クライアントによって使用される。

【０２６５】 クライアント登録： このインターフェースは、コア・サービス・ソフトウェ
アに任意のクライアント・グループのメンバとして登録するために、クライアン
トによって使用される。各クライアントは、共用メモリがそれに割り振られるこ
とを要求できるようになるには、登録しなければならない。クライアントは、所
望のクライアント・グループ名およびそのクライアント参照識別子をそのコール
の一部として供給する。次に、コア・サービス・ソフトウェアが、その所望のク
ライアント・グループへのこのクライアントの追加を反映するように、クライア
ント・ディレクトリ・テーブルに適切な変更を加えることになる。次に、インタ
ーフェースが、クライアントＩＤをそのクライアントに戻す。

【０２６６】 クライアント登録抹消： このインターフェースは、特定のクライアント・グ
ループから登録抹消するために、クライアントによって使用される。

【０２６７】 共用メモリ割り振り： このインターフェースは、共用メモリ・ウインドウの
１つまたは複数のページの割り振りを要求するために、クライアントによって使
用される。クライアントは、そのクライアントＩＤ、および要求しているバッフ
ァ・サイズ（バイト数での）供給する。コア・サービス・ソフトウェアは、割り
振りテーブルをロックし、その要求を満たす十分なページが空きページ・リスト
内で入手可能であるかどうかを決定して、次に、それらのページを空きページ・
リストから除去する。各割り振り済みページに対する割り振りページエントリは
、それらのページが「使用中（in use）」であることを反映するように更新され
る。タイプ１ページおよびタイプ２ページの場合、コア・サービス・ヘッダが、
ページ内に作成されて、これは、前述のとおり、パーティションおよびクライア
ントによるそのページの所有権を示す。タイプ２ページに関連するどのタイプ３
ページも、タイプ２ページのヘッダ内で参照付けられる。タイプ４ページの場合
、パーティション所有権は、対応する割り振りテーブル・エントリ内に反映され
る。次に、コア・サービス・ソフトウェアが、ハンドルをクライアントに戻し、
これをクライアントが、後で、割り振り済みバッファを含むページを参照するの
に使用する。

【０２６８】 共用メモリ割り振り解除： このインターフェースは、任意のハンドルに関連
するすべてのページが割り振り解除されることを要求するために、クライアント
によって使用される。その要求するパーティションが、割り振り解除されるべき
ページの唯一の所有者である場合には、そのページは、空きページ・リストに戻
される（これを行うためには、システム・ワイド・ロックを獲得しなければなら
ない）。そうではない場合には、所有権情報のみが（タイプ１ページまたはタイ
プ２ページのコア・サービス・ヘッダ内、またはタイプ４ページに対する割り振
りテーブル・エントリ内で）更新される。

【０２６９】 信号（signal）送信： これは、受信するパーティションの入力待ち行列内に
信号を挿入させるために、クライアントが使用するインターフェースである。こ
のインターフェースを呼び出すクライアントは、（ｉ）受信するクライアントお
よびそれがそのメンバであるクライアント・グループのクライアント・グループ
ＩＤと、（ｉｉ）どのパーティションが、信号を受信することになるクライアン
トを有するかの指示（任意のパーティション上の１つのクライアントのみが、特
定クライアント・グループのメンバであり得るため、この指示およびクライアン
ト・グループＩＤだけが、各パーティション上の受信するクライアントを識別す
るのに必要な一片の情報である）と、（ｉｉｉ）クライアント情報セクション内
で、信号と共に供給される実際の情報と、（ｉｖ）これがポイント間信号、また
はマルチキャスト信号のいずれであるかを示すフラグ（ポイント間は、１つだけ
の受信するパーティションを有し、他方、マルチキャストは、複数の受信するパ
ーティションを有する）と、（ｖ）クライアント・メッセージを含んだバッファ
（１つまたは複数の共用メモリ・ページ）などの、共用メモリ・オブジェクトに
対するオプションのハンドルを提供する。信号送信コールに応答して、コア・サ
ービス・ソフトウェアは、（ｉ）信号のコア・サービス情報セクションおよびク
ライアント情報セクションを作成し、（ｉｉ）共用メモリのステータスを検査し
、（ｉｉｉ）信号を適切な入力待ち行列に挿入して、その信号が空の待ち行列に
入れられた場合、（ｉｖ）受信するパーティション上でプロセッサ間割込みを生
成する。指定受信するパーティションの入力待ち行列がいっぱいである場合、ま
たは指定受信するパーティションがダウンしている場合、適切なエラー指示が戻
されることになる。

【０２７０】 １１．クライアントによって供給されるインターフェース コア・サービス・ソフトウェアによって供給される前述のインターフェースに
加えて、コア・サービス・ソフトウェアの任意のクライアントは、クライアント
にあるイベントを通知するためにコア・サービス・ソフトウェアが起動すること
のできるいくつかのコールバック・インターフェースを実装しなければならない
。本実施形態では、こられのコールバック・インターフェースは、（ｉ）信号が
受信されたことをクライアントに通知するためのインターフェース（「信号受信
インターフェース」）と、（ｉｉ）そのクライアント・グループ内でメンバシッ
プ変更があったことをクライアントに通知するためのインターフェースと、（ｉ
ｉｉ）共用メモリが、「アップ」または「ダウン」であることをクライアントに
通知するためのインターフェースと、（ｉｖ）コア・サービス・ソフトウェアが
シャットダウンしていることをクライアントに通知するためのインターフェース
と、（ｖ）１つまたは複数の共用メモリ・ページがメモリエラーを有することを
クライアントに通知するためのインターフェースとを含む。

【０２７１】 １２．例としてのオペレーション 前述の割込み主導共用メモリ機構のオペレーションをさらに例示するため、図
３１Ａおよび３１Ｂが、２つのパーティション上のクライアントおよびコア・サ
ービス・ソフトウェアによって、一方のクライアントから他方のクライアントに
メッセージを通信するために実行されるステップを図示する流れ図を含んでいる
。

【０２７２】 図３１Ａは、送信するパーティションに対して実行されるステップを図示して
いる。ステップ３１１０で、クライアントが、コア・サービスＡＰＩの共用メモ
リ割り振りインターフェースを呼び出し、メッセージを受信するパーティション
上のクライアントに転送するのに使用することになるバッファを要求する。この
例では、クライアントは、タイプ２ページが割り振られることを要求する。クラ
イアントは、その要求とともに必要なバッファ・サイズを提供する。これに応答
して、ステップ３１１２で、コア・サービス・ソフトウェアが、要求されたバッ
ファを満たすのに必要となる共用メモリ・ページの数（すなわち、タイプ２ペー
ジとともに、追加のタイプ３ページを割り振るかどうか）を決定する。ステップ
３１１４で、コア・サービス・ソフトウェアが、（ｉ）システムワイド割り振り
ロックを獲得し、（ｉｉ）空きページ・リストから、必要な数のページが入手可
能であるかどうかを決定し、入手可能であると想定して、（ｉｉｉ）それらのペ
ージをクライアントに割り振る。コア・サービス・ソフトウェアは、割り振りテ
ーブルを更新して、それらのページが「使用中（in use）」であることを示し、
次に、それらのページの所有権をタイプ２ページのコア・サービス・ヘッダ内で
示す。ステップ３１１６で、コア・サービス・ソフトウェアが、割り振り済みペ
ージに対するハンドルをクライアントに戻して、割り振りロックを解放する。

【０２７３】 次に、ステップ３１１８で、クライアントが、割り振られたバッファをメッセ
ージ・データで埋める。次に、ステップ３１２０で、クライアントが、コア・サ
ービスＡＰＩの信号送信インターフェースを呼び出して、（ｉ）クライアント・
グループＩＤおよび受信するパーティション（これらが一緒に、受信するクライ
アントを識別する）と、（ｉｉ）信号のクライアント情報セクション内で提供す
べき任意の情報と、（ｉｉｉ）割り振り済みバッファに対するハンドルと、（ｉ
ｖ）これが、マルチキャスト要求ではなく、ポイント間要求であることを示すフ
ラグと提供する。前述の内容から、クライアントは、本発明のマルチキャスト機
能を使用して、複数のパーティションに信号を送信するオプションを有すること
を想起されたい。

【０２７４】 信号送信要求に応答して、ステップ３１２２で、コア・サービス・ソフトウェ
アが、指定された受信するパーティションに基づいて適切な入力待ち行列を識別
する。次に、コア・サービス・ソフトウェアは、その入力待ち行列をロックして
（ステップ３１２４）、カウント・フィールドを増分し（ステップ３１２６）、
入力待ち行列内に信号をその待ち行列内のエントリとして作成する（ステップ３
１２８）。次に、その入力待ち行列が、その前に空であった（すなわち、カウン
トが、ゼロから１になった）場合には（ステップ３１３０）、コア・サービス・
ソフトウェアが、受信するパーティション上でプロセッサ間割込みを生成する（
ステップ３１２３）。入力待ち行列のカウント・フィールドが、既に非ゼロの場
合、コア・サービス・ソフトウェアは、割込みを生成する必要がない。次に、コ
ア・サービス・ソフトウェアは、入力待ち行列に対するロックを解放する（ステ
ップ３１３１またはステップ３１３３）。

【０２７５】 次に、図３１Ｂを参照すると、受信するパーティション上で実行されるステッ
プが示されている。ステップ３１３４で、そのパーティションの事前指定された
サブＰＯＤ上のＡＰＩＣのうちの１つが、そのプロセッサのために調停し、また
それに送信するパーティションによって生成されたプロセッサ間割込みを送達す
る。これに応答して、プロセッサは、コア・サービス・ソフトウェアの割込みサ
ービス・ルーチン（図示せず）を呼び出す。割込みサービス・ルーチンの一環と
して、コア・サービス・ソフトウェアは、ステップ３１３６で、その入力待ち行
列のうちの最初のものを検査し始める（本実施形態では、各パーティションごと
に８つの入力待ち行列が存在する）。ステップ３１３８で、コア・サービス・ソ
フトウェアが、その入力待ち行列のカウント・フィールドを検査する。そのカウ
ントがゼロであった場合には、その入力待ち行列に対応する送信するパーティシ
ョンから送信された信号は存在せず、コア・サービス・ソフトウェアは、次の入
力待ち行列に進む。

【０２７６】 ただし、所与の入力待ち行列のカウントがゼロよりも大きい場合には、信号が
存在し、制御は、ステップ３１４０に移る。ステップ３１４０で、コア・サービ
ス・ソフトウェアはが、入力待ち行列内の各信号をローカル処理バッファにコピ
ーして、次に、ステップ３１４２で、カウントをゼロにリセットする。次に、ス
テップ３１４３で、コア・サービス・ソフトウェアが、入力待ち行列内にオーバ
ーフロー・フラグが設定されているかどうかを決定する。オーバーフロー・フラ
グが設定されている場合、コア・サービス・ソフトウェアは、そのオーバーフロ
ー・フラグをリセットして、次に、送信再開信号を送信するパーティションに送
信し、これにより、入力待ち行列がもはやいっぱいではないことを送信するパー
ティションに警報する。

【０２７７】 次に、ステップ３１４４および３１４６が、ローカル処理バッファ内にコピー
された各信号に対して実行される。詳細には、ステップ３１４４で、コア・サー
ビス・ソフトウェアが、信号をローカル処理バッファから抽出する。ステップ３
１４６で、コア・サービス・ソフトウェアが、受信するクライアント（信号内の
クライアント・グループＩＤによって識別された）の信号受信インターフェース
を呼び出して、クライアント情報セクションおよびその信号に関連する割り振り
済みバッファ（それが存在すれば）に対するハンドルを渡す。ステップ３１４８
で、クライアントが、例えば、ハンドルを使用して、参照付けされたバッファ内
のメッセージ・データにアクセスすることも含めて、信号を処理する。ステップ
３１４４および３１４６は、ローカル処理バッファ内の各信号ごとに繰り返す。
これが終了したとき、コア・サービス・ソフトウェアが、ステップ３１３６ない
し３１４６を、その他の入力待ち行列のそれぞれに対して繰り返す。本実施形態
では、図３１Ｂに図示していないが、受信するパーティション上のコア・サービ
ス・ソフトウェアは、待ち信号を全く見つけることなく（すなわち、カウント＞
０を有するもの無く）、入力待ち行列のすべてを完全にパススルーするまで、そ
の入力待ち行列のなかを巡回し続ける。次に、入力待ち行列処理は、別のプロセ
ッサ間割込みが受信されるまで停止する。

【０２７８】 送信処理および受信処理の追加の態様（図示せず）は、割り振り済み共用メモ
リ・ページの割り振り解除である。送信するクライアントが、バッファ（すなわ
ち、１つまたは複数の共用メモリ・ページ）の割り振りを要求し、そのハンドル
を受信するパーティションに信号を介して渡すことによって、そのバッファを受
信するパーティションに転送するとき、送信するパーティションは、（ｉ）その
バッファのページに対する所有権を受信するクライアントに拡張する（この場合
、両方のクライアントが所有権を有することになる）か、あるいは（ｉｉ）所有
権を受信するパーティションに移転する（この場合、送信するクライアントは、
所有権を放棄する）かのオプションを有する。どちらのオプションを選択するか
にかかわらず、なんらかの時点で、クライアントは、割り振り済みページの割り
振り解除を所望することがあり得る。これは、共用メモリ割り振り解除インター
フェースを使用して行われる。詳細には、クライアントが、共用メモリ割り振り
解除インターフェースを呼び出して、割り振り解除すべきページに対するハンド
ルを渡す。それらのページの所有者である他のクライアントが存在しない場合に
は、それらのページは、空きページ・リストに戻されて、その対応する割り振り
テーブル・エントリが、それらの可用性を反映するように更新される。ただし、
他のクライアントもそれらのページに対する所有権を有する場合には、こららの
ページは、まだ、空きページ・リストに戻すことができない。代わりに、コア・
サービス・ソフトウェアが、それらのページをロック・ダウン（lock down）し
て、タイプ２ページのコア・サービス・ヘッダ内の所有者情報を更新する。

【０２７９】 １３．他の機能 前述の内容に加えて、割込み主導共用メモリ管理機構の下記の追加機能が提供
される。

【０２８０】 ａ．初期設定およびシャットダウン コア・サービス・ソフトウェアは、パーティション上で動作を開始したとき、
まず、共用メモリ・ウインドウの可用性およびステータスを確認して、次に、適
切なプラットフォームのインターフェースを起動して、下記の情報を得る。それ
は、共用メモリの物理アドレスおよびサイズ、パーティション識別子（各パーテ
ィションは、関連する識別子を有する）、そのパーティションに対するプロセッ
サ間割込みを生成するのに、他のパーティションによって必要とされる情報、お
よびそのパーティション上で動作しているオペレーティング・システムのタイプ
およびバージョンである。コア・サービス・ソフトウェアは、コピーをそのパー
ティションの排他メモリ・ウインドウ内、ならびに例えば、制御構造ヘッダ１９
１０のパーティション情報フィールドおよび割り振り構造１９１２の共用メモリ
領域の長さフィールドなどの、共用メモリ制御構造１９００の様々なフィールド
内に、この情報のコピーを格納する。

【０２８１】 共用メモリ・ウインドウにアクセスして、これを使用する上で、あるパーティ
ションが他のパーティションに加わるためには、そのパーティションは、共用メ
モリ・ウインドウを使用して、それ自体を他のパーティションに認知させなけれ
ばならない。現行のマスタ・パーティションが存在しない場合には、それらは、
それら自体のなかで調停を行って、マスタ・パーティションを選択しなければな
らない。この目的で、コア・サービスは、「チェック・イン」機構を有する。こ
の「チェック・イン」機構は、ロックを使用することなく、各パーティションが
、制御構造ヘッダ内の共用メモリ・ステータス・フィールドの妥当性を決定して
、アクティブなマスタが存在しないとき、新しいマスタを動的に選択することが
できるようにする。

【０２８２】 パーティションが自主的に共用メモリ・ウインドウを離れるときはいつでも、
共用メモリをクリーンな方式でエグジット（exit)するのも、コア・サービス・
ソフトウェアの責任である。このことは、マスタ・パーティションと非マスタ・
パーティションの両方に該当する。どの離れていく（leave）パーティションに
も共通の責任は、（ｉ）適切なクライアント・コールバック・インターフェース
を呼び出すことによって、共用メモリ・ウインドウが消え去ることをそのローカ
ル・クライアントに通知すること、（ｉｉ）それがロックしたどのデータ構造も
ロック解除すること（例えば、割り振りテーブル、入力待ち行列など）、（ｉｉ
ｉ）その入力待ち行列をクリーンアップすること、（ｉｖ）それが所有するどの
共用メモリ・ページも割り振り解除すること、（ｖ）それが所有するどのローカ
ル・メモリも戻すこと、および（ｖｉ）制御構造ヘッダ１９１０内でのそのステ
ータスを「未初期設定」に変更することである。

【０２８３】 離れていくパーティション（departing partition）が、マスタ・パーティシ
ョンであり、他に活動しているパーティションが存在しない場合には、それは、
共用メモリ・ウインドウをシャットダウンして、通知がＭＩＰに送信される。離
れていくパーティション（departing partition）が、マスタ・パーティション
であり、共用メモリ・ウインドウとまだ通信中である少なくとも１つの他のパー
ティションが存在する場合には、新しいマスタ・パーティションが、その残って
いるアクティブなパーティションによって選択される。

【０２８４】 ｂ．マスタ・パーティション責務 マスタ・パーティションは、共用メモリが初期設定されたとき、非マスタ・パ
ーティションが活動を止めたとき、および共用メモリがシャットダウンしたとき
、特定の責任を有する。下記の責務が、マスタ・パーティションのために予約さ
れている。 （１）制御構造ヘッダ、割り振り構造、割り振りテーブル、空きページ・リス
ト、入力待ち行列ヘッダ、入力待ち行列、クライアント・ディレクトリ・テーブ
ル・ヘッダ、およびクライアント・ディレクトリ・テーブルを含む共用メモリ構
造を初期設定することと、 （２）パーティションが活動を止めたとき、共用メモリ構造および使用中の共
用メモリ・ページに対して、ハウスクリーニング・オペレーションを実行するこ
とと、 （３）共用メモリがシャットダウンしたとき、共用メモリ構造に対してハウス
クリーニング・オペレーションを実行する、 ことである。

【０２８５】 ｃ．非マスタ・パーティションの責務 マスタ・パーティションを含むすべてのパーティションは、下記の責務を有す
る。 （１）所定の共用メモリパーティション・チェックイン間隔で他のパーティシ
ョンのステータスを監視することと、 （２）新しいマスタ・パーティションを選択する必要があるかを決定すること
と、 （３）共用メモリ構造内の適切な領域を更新して、共用メモリ・ウインドウを
離れることを選択した場合には、所有しているどの共用メモリ・ページも割り振
り解除することと、 （４）クライアントが、共用メモリ・ウインドウへの参加から離脱した場合、
またはクライアントに障害が起きた場合、そのクライアントによって所有される
どの共用メモリ・ページも割り振り解除する ことである。

【０２８６】 本明細書で説明するとおり、この代替実施形態の割込み主導共用メモリ通信機
構を実施するプログラム・コードは、オペレーティング・システム・コード（例
えば、ＨＡＬに対する変更）と別個のコンピュータ・プログラム（例えば、コア
・サービス・ソフトウェア）の両方の組み合わせとして実装される。ただし、他
の実施形態では、このプログラム・コードは、添付の請求項によって定義される
本発明の趣旨および範囲を逸脱することなく、完全にオペレーティング・システ
ム・コードとしてか、あるいは完全に別個のコンピュータ・プログラムとして実
装することが可能である。さらに、プログラム・コードは、ハード・ワイヤド回
路で、またはハード・ワイヤド回路およびソフトウェア・コードの組み合わせで
実装することもできる。前述のとおり、「プログラム・コード」という用語は、
すべてのそうした可能性を包括するものとする。

【０２８７】 ＩＶ．パーティション間の通信を円滑にする本発明のコンピュータ・システム
および方法の例としての使用 オペレーティング・システム間および／またはそのオペレーティング・システ
ムの下で動作するアプリケーション間の通信を円滑にするための、前述のコンピ
ュータ・システムの例としての使用を、その共用メモリ管理機能も含めて、下記
に説明する。これらの使用の例としての実施形態は、下記に、例示の目的で説明
するものであり、制限するためにではない。代替実施形態（本明細書に記載する
実施形態の等価形態、拡張形態、変形形態、逸脱形態などを含め）は、本明細書
に含まれる教示に基づき、関連分野の技術者には明白となる。本発明は、そうし
た代替実施形態を含むことを意図し、それに適合している。

【０２８８】 Ａ．共用メモリ・デバイス・ドライバ 下記の共用メモリネットワーク・ドライバ・インターフェース仕様（ＮＤＩＳ
）デバイス・ドライバを実装して、標準市販アプリケーションが、前述の複数パ
ーティション・システム上で動作できるようにすることが可能である。共用メモ
リＮＤＩＳデバイス・ドライバは、例えば、類似のＬＡＮ構成上でよりも高速な
帯域通過および短い待ち時間を有するネットワーク機能インターフェースおよび
／またはクラスタ化インターフェースを提供する。この共用メモリＮＤＩＳデバ
イス・ドライバは、セクションＩＩＩ．Ｂ．で前述した割込み主導共用メモリ管
理機構のコア・サービス・ソフトウェアの上に構築され、またそれを利用する。

【０２８９】 図１８は、例としての共用メモリＮＤＩＳデバイス・ドライバ１８０２を図示
している。斜線のないボックスは、標準Ｗｉｎｄｏｗｓ ＮＴ構成要素を表して
いる。斜線を引いたボックスは、本発明の一環として実装され得る構成要素を表
している。

【０２９０】 共用メモリＮＤＩＳデバイス・ドライバ１８０２は、上端（upper-edge）イン
ターフェースおよび下端（lower-edge）インターフェースをサポートする。上端
インターフェース上で、共用メモリＮＤＩＳドライバ１８０２は、標準ネットワ
ーク・プロトコル・ドライバに対する標準ＮＤＩＳインターフェースをサポート
する。共用メモリＮＤＩＳデバイス・ドライバ１８０２は、ＮＤＩＳ階層化ドラ
イバとして機能する。より詳細には、共用メモリＮＤＩＳデバイス・ドライバ１
８０２は、ＮＤＩＳミニポート・インターフェースに適合して、ＮＤＩＳインタ
ーフェースを使用してＮＤＩＳデバイス・ドライバを介して通信を行う任意のネ
ットワーク・プロトコルをサポートする。例えば、ＴＣＰ／ＩＰプロトコルおよ
びＳＰＸ／ＩＰＸプロトコルを実施することができる。

【０２９１】 共用メモリＮＤＩＳデバイス・ドライバ１８０２のための下端インターフェー
スは、セクションＩＩＩ．Ｂ．に記載したコア・サービス・ソフトウェアに対す
る専用インターフェースであり、これは、グローバル共用メモリ機能を直接にサ
ポートする。このインターフェースは、通常の階層化ＩＯドライバ・インターフ
ェース（ＩＲＰ）と密結合ＩＯドライバ・インターフェース（直接手続きコール
）の混成を含む。ＩＲＰは、非同期機能のために使用する。密結合ＩＯドライバ
・インターフェースは、同期機能のために使用する。

【０２９２】 共用メモリＮＤＩＳデバイス・ドライバ１８０２の主要な機能は、ＮＤＩＳイ
ンターフェースをコア・サービスＡＰＩ上にマップすることである。ネットワー
キング・パケット（ＮＤＩＳパケット）を含んだローカル・システム・バッファ
が、ＮＤＩＳインターフェースを介して、共用メモリＮＤＩＳデバイス・ドライ
バ１８０２に渡される。共用メモリＮＤＩＳデバイス・ドライバ１８０２が、ネ
ットワーク・パケットをローカル・システム・バッファ（パーティション排他メ
モリ・ウインドウ内の）から共用メモリ・バッファにコピーする。共用メモリ・
バッファに対する参照が、ネットワーク・パケット内の宛先ＭＡＣアドレスによ
って選択された別のパーティション内の適切な共用メモリＮＤＩＳデバイス・ド
ライバに対する待ち行列に入れられる。同報通信またはマルチキャストのＭＡＣ
アドレスを有するパケットが、共用メモリＮＤＩＳデバイス・ドライバ１８２０
の共用メモリグループ内のデバイス・ドライバをサポートする各パーティション
に対して直接に送信を行うのに、必要とされるだけの共用メモリ・バッファにコ
ピーされ、これにより、同報通信／マルチキャストをシミュレートする。共用メ
モリから受信したバッファは、ＮＤＩＳパケットに再び圧縮され、ＮＤＩＳイン
ターフェースに提供されて、そこでそれらは、ネットワーク・プロトコル・ドラ
イバによって処理される。このＮＤＩＳパケットは、共用メモリＮＤＩＳデバイ
ス・ドライバ１８０２に戻される。

【０２９３】 共用メモリＮＤＩＳデバイス・ドライバ１８０２は、ＳｅｎｄＬｉｓｔと呼ば
れる各パーティションごとの共用メモリ・バッファのリストを維持して、コア・
サービス・ソフトウェアを介して共用メモリ・バッファを割り振ることと割り振
り解除することのオーバーヘッドを抑える。共用メモリ・バッファは、ネットワ
ーク・パケット情報を別のパーティションに送信するために、ＳｅｎｄＬｉｓｔ
から選択される。受信するパーティションは、発信パーティションＳｅｎｄＬｉ
ｓｔに対応するハンドルのＲｅｖＬｉｓｔを有することになる。受信するパーテ
ィションは、メッセージ処理を終了したとき、バッファがＳｅｎｄＬｉｓｔ内で
使用可能状態に戻されるべきであることを示すメッセージを送信する。Ｓｅｎｄ
Ｌｉｓｔ内のバッファの数が、最小値よりも低下したとき、追加のバッファが、
コア・サービス・ソフトウェアから割り振られる。ＳｅｎｄＬｉｓｔ内のバッフ
ァの数が最大で、すべてが使用されていないとき、バッファは、割り振り解除さ
れて、コア・サービス・ソフトウェアに戻される。最小ＳｅｎｄＬｉｓｔサイズ
および最大ＳｅｎｄＬｉｓｔサイズは、コード内で所定のデフォルト値を有する
が、これらは、登録内の特定キーを設定することによってオーバーライドされ得
る。

【０２９４】 共用メモリＮＤＩＳデバイス・ドライバ１８０２は、そのパーティション１８
０４上でコア・サービス・ソフトウェアを使用して、共用メモリＮＤＩＳデバイ
ス・ドライバ１８０２のコピーを実行しているすべてのパーティション間のＦＤ
ＤＩ ＬＡＮをシミュレートする。共用メモリＮＤＩＳデバイス・ドライバ１８
０２は、ＦＤＤＩ ＬＡＮの基本セマンティックスをサポートする。これはポイ
ント間メッセージ交換、同報通信メッセージ交換、マルチキャスト・メッセージ
交換、および４４９１バイトメッセージのサイズを含む。

【０２９５】 Ｂ．ワイヤによる通信の外観を維持すること コンピュータ・システムの別の例としての適用形態およびそのグローバル共用
メモリ管理では、パーティション間（すなわち、Ｐｏｄ、サブＰｏｄ、またはオ
ペレーティング・システム）でのメモリの共用が、ワイヤによる通信の外観を維
持しながら達せられる。これは、従来のアプリケーション・プログラム、従来の
アプリケーション・プログラム・インターフェース（ＡＰＩ）、ならびに従来の
通信ハードウェアおよびソフトウェアを使用して、データを共用メモリに送信す
ることを可能にする。この適用形態は、セクションＩＩＩ．Ａ．で記載した機構
の上に構築され、そこでは、パーティション間通信は、ポーリング技法に従って
管理される。

【０２９６】 図２２は、本発明のコンピュータ・システム２００の例としての構成であり、
これは、パーティション間またはオペレーティング・システム間でのワイヤによ
る通信の外観を得るのに必要な追加のソフトウェア構成要素を含む。図２２では
、２つのパーティション２２０２ａおよび２２０２ｎが示され、そのそれぞれは
、例えば、単一のサブＰｏｄを含んでいる。各サブＰｏｄ２２０２は、別個のオ
ペレーティング・システム２２０６の制御下で動作する。オペレーティング・シ
ステム２２０６は、同一オペレーティング・システムの別々のインスタンスであ
り得る、またはそれらは、異なるオペレーティング・システムであり得る。１つ
または複数のアプリケーション・プログラム２２０８が、各パーティション２２
０２上で、そのパーティション上で動作するオペレーティング・システム２２０
６の下で動作することができる。

【０２９７】 １つまたは複数のアプリケーション・プログラム・インターフェース（ＡＰＩ
）モジュール２２１０が、メッセージを送信するために、１つまたは複数のアプ
リケーション・プログラム２２０８に関連付けられていることが可能である。例
えば、サブＰｏｄ２２０２ａ上で、アプリケーション・プログラム２２０８ａは
、ＡＰＩ２２０８ａを使用して、メッセージ送信オペレーションを開始すること
ができる。ＡＰＩ２２０８ａは、ネットワーク通信インターフェース・モジュー
ル２２１２に対する入力のためにメッセージを準備する。

【０２９８】 ネットワーク・インターフェース通信インターフェース２２１２は、ネットワ
ークを介するなどして、パーティション間で互いにインターフェースを取る従来
のシステムであり得る。ネットワーク・インターフェース通信モジュール２２１
２は、ネットワーク・ドライバ２２１６を介して従来のネットワーク型ワイヤ２
２１４上で、他のパーティション２２０２に転送するため、メッセージをフォー
マットする。例としての実施形態では、ネットワーク・インターフェース通信モ
ジュール２２１２は、メッセージを、あたかもそれらが従来のネットワーク型ワ
イヤ転送システム２２１４に向かうかのように、回線２２２０ａおよび２２２０
ｂ上に出力する。したがって、この時点まで、パーティション２２０２ａからの
メッセージの送信は、従来方式で実行される。

【０２９９】 すべてのメッセージを回線２２２０ａおよび２２２０ｂ上で、ネットワーク通
信インターフェース・モジュール２２１２から従来のネットワーク・ドライバ２
２１６に送信する代わりに、共用メモリ１６０に向けられたメッセージは、共用
メモリ・ドライバ２２１８を介して処理される。例としての実施形態では、宛先
アドレスが、各メッセージに関連付けられている。アドレスが、ワイヤ２２１４
に結合されたコンピュータまたは他の宛先に対応する場合には、メッセージは、
ネットワーク・ドライバ２２１６を介してワイヤ２２１４に送信される。しかし
、そのアドレスが共用メモリ１６０内のアドレスに対応する場合、そのメッセー
ジは、共用メモリ・ドライバ２２１８にダイレクトされる。

【０３００】 共用メモリ・ドライバ２２１８は、共用メモリ１６０への転送およびそこへの
記憶のために、メッセージを受信して、再フォーマットする。再フォーマットは
、例えば、他のパーティション２２０２上で動作するアプリケーション・プログ
ラム２２０８によって認識され得る標準形式にメッセージを再フォーマットする
ことを含み得る。再フォーマットは、また、例えば、共用メモリ１６０に関連す
る仕様に従った再フォーマットも含み得る。

【０３０１】 図２３を参照すると、システム２２００のさらなる詳細が図示されている。こ
の例としての実施形態では、パーティション２２０２ａ上のオペレーティング・
システム２２０６ａは、Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔｉｏｎから市販される
２２００オペレーティング・システムとして図示され、またパーティション２２
０２ｎ上のオペレーティング・システム２２０６ｎは、Ｗｉｎｄｏｗｓ ＮＴま
たはＵＮＩＸオペレーティング・システムとして図示されている。

【０３０２】 図２３の例としての実施形態では、ネットワーク通信インターフェース・モジ
ュール２２１２が、オープン・システム相互接続（ＯＳＩ）７層通信モデルの従
来のトランスポート層（すなわち、層４）を実施する１つまたは複数のソフトウ
ェア・モジュール２３１０を含む。ＯＳＩ７層通信モデルは、関連分野の技術者
にはよく知られている。このトランスポート層は、いくつかの異なるプロトコル
を使用して実施することが可能であり、これは、伝送制御プロトコル（ＴＣＰ）
およびユーザー・データグラム・プロトコル（User Datagram Protocol - ＵＤ
Ｐ）を含む。選択されたプロトコルは、その後の通信オペレーション中の信頼性
および重複の可能性を決定することになる。例としての実施形態では、ＴＣＰを
利用して、確実な重複のないデータ送達を提供することができる。

【０３０３】 トランスポート層２３１０を実施するソフトウェア・モジュールは、７層ＯＳ
Ｉプロトコルの層３であるネットワーク層２３１２を実施するソフトウェア・モ
ジュールとインターフェースを取る。これは、例えば、業界承認のインターネッ
ト・プロトコル（ＩＰ）およびインターネット制御メッセージ・プロトコル（Ｉ
ＣＭＰ）を使用して実行することができる。ＩＰは、データ転送のために使用さ
れるプロトコルを指定する。ＩＣＭＰは、エラーの処理と分析が実行される方式
を定義する。

【０３０４】 層３ ２３１２を実施するソフトウェア・モジュールは、通信ハンドラ２３１
４とインターフェースを取る。通信ハンドラ２３１４は、メッセージ・データを
パケットにフォーマットする。フォーマットは、いくつかの通信プロトコルのう
ちの選択されたものに準拠することが可能である。これらのプロトコルは、例え
ば、イーサネット、トークンリング、ファイバ分散データ・インターフェース（
ＦＤＤＩ）、非同期転送モード（ＡＴＭ）などを含み得る。例としての実施形態
では、イーサネット・プロトコルを実施するイーサネット・ハンドラが使用され
る。

【０３０５】 ローカル・メモリ内でメッセージがフォーマットされた後、通信ハンドラ２３
１４が、デバイス・ドライバを呼び出す。「通常の（normal）」通信シナリオの
最中、Ｉ／Ｏドライバが呼び出されて、ネットワークを介して通信を実行する。
例としての実施形態では、これは、Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔｉｏｎから
市販されるネットワーク入力／出力デバイス・ドライバ（ＮＩＯＰ）２３１６で
ある。ＮＩＯＰ２３１６は、ＯＳＩモデルの層２および１を実施し、これらは、
それぞれ、このモデルのデータリンクおよび物理層である。

【０３０６】 通信が、ネットワークを介してではなく、共用メモリ１６０を介して実行され
るとき、共用メモリ・ドライバ２２１８が呼び出される。例えば、パーティショ
ン２２０２ａ上で、通信が、ネットワークを介してではなく、共用メモリ１６０
を介して実行されるとき、通信ハンドラ２３１４が、ＮＩＯＰドライバ２３１６
の代わりに、ＨＭＰ共用メモリ・ドライバ２３１８を呼び出すことができる。通
信ハンドラ２３１４は、ＮＩＯＰドライバ２３１６に対するコールとＨＭＰ共用
メモリ・ドライバ２３１８に対するコールを区別する必要がない。通信ハンドラ
２３１４の視点からは、すべてのメッセージは、ネットワークを介して転送され
る。オペレーティング・システムが、下記にさらに説明するとおり、これら２つ
のタイプのコールのうち、どちらを行うかを決定する。ＨＭＰ共用メモリ・ドラ
イバ内に含まれる機能性を下記に説明する。

【０３０７】 パーティション２２０２ａ上の２２００オペレーティング・システム・ソフト
ウェア・モジュール内に含まれる機能性は、パーティション２２０２ｎのＮＴま
たはＵｎｉｘのオペレーティング・システム内に常駐する同様のモジュール内に
含まれる。図２３で、これらのモジュールは、ＡＰＩ２２１０ｎ（Ｗｉｎｓｏｃ
ｋ／Ｓｏｃｋｅｔとして示される）およびネットワーク通信インターフェース・
モジュール２２１２（ＴＣＰ／ＵＤＰ／ＩＰＳ２３１０ｎ、ＩＰ／ＩＣＭＰ２３
１２ｎ、およびイーサネット・ハンドラ２３１４ｎとして示される）を含み得る
。メモリ１６０との通信は、ＨＭＰ共用メモリＮＩＣデバイス・ドライバ２３２
０を介する。２２００オペレーティング・システム・ソフトウェア・モジュール
の場合と同様に、ＡＰＩおよび通信ソフトウェアを含むアプリケーション・プロ
グラムにインターフェースを取るソフトウェアの層は、ネットワーク通信または
共用メモリ通信の間で区別をしない。これらのソフトウェア構成要素は、すべて
の通信オペレーションが、ネットワークを介して行われているものと見なす。

【０３０８】 図２４は、本発明の例としての実施形態による、Ｗｉｎｄｏｗｓ ＮＴ環境内
に実装されたＨＭＰ共用メモリ・ドライバ２３２０のさらなる詳細を提供する。
図２４では、ＮＴユーザー・アプリケーション２４１０が、動的リンク・ライブ
ラリ２４１２に対するインターフェースを取る。動的リンク・ライブラリ２４１
２は、Ｗｉｎｄｏｗｓ Ｓｏｃｋｅｔ２４１４とインターフェースを取る。Ｗｉ
ｎｄｏｗｓ Ｓｏｃｋｅｔ２４１４は、ＮＴシステムのためのＭｉｃｒｏｓｏｆ
ｔ定義のＡＰＩであるトランスポート・ドライバ・インターフェース（ＴＤＩ）
２４１６とインターフェースを取る。ＡＰＩ２４１６は、ＯＳＩ通信モデルの層
３および４を実行するＴＣＰ／ＩＰモジュール２４１８に対してインターフェー
スを取る。ＴＣＰ／ＩＰモジュール２４１８は、Ｍｉｃｒｏｓｏｆｔおよび３Ｃ
ｏｍ Ｃｏｒｐｏｒａｔｉｏｎｓによって開発されたネットワーク・ドライバ・
インターフェース仕様（ＮＤＩＳ）に従って設計されたＡＰＩ２４２０を介して
、デバイス・ドライバとインターフェースを取ることができる。デバイス・ドラ
イバは、例えば、イーサネット・ネットワークを介してメッセージ伝送を実行す
るＣＯＳＴイーサネット・デバイス・ドライバ２４２２などの市販のドライバで
あり得る、またはＨＭＰ共用メモリＮＩＣデバイス・ドライバ２３２０であり得
る。ＡＰＩ２４２０がデバイス・ドライバにコールを行うとき、ＡＰＩ２４２０
は、２つのタイプのコールの間で区別を行わず、すべての通信は、ネットワーク
を介して実行されているように見える。

【０３０９】 ＨＭＰ共用メモリＮＩＣデバイス・ドライバ２３２０は、例えば、ＶＬＡＮ２
４２４モジュール、ＣＯＮＴＲＯＬ２４２６モジュール、ＳＨＭ２４２８モジュ
ール、およびＢＩＯＳ２４３０モジュールを含み得る。これらのモジュールの動
作および機能性を下記に説明する。

【０３１０】 図２５は、本発明による図２２〜２４に図示したソフトウェア構成要素の動作
のさらなる詳細を図示する処理の流れ図である。このプロセスは、ステップ２５
１０で開始し、そこで、アプリケーション・プログラムが、メッセージおよび関
連するヘッダ情報をローカル・メモリ内に作成する。

【０３１１】 ステップ２５１１で、アプリケーション・プログラムが、関連するＡＰＩを呼
び出す。プログラムは、ＡＰＩに、メッセージの長さ、目標ホストのＩＰアドレ
ス、およびメッセージ・データに対する１つまたは複数のポインタを渡す。メッ
セージがネットワークを介して渡される場合、ＩＰアドレスは、ＮＩＯＰ（２２
００オペレーティング・システム側の）またはイーサネットＬＡＮ ＮＩＣデバ
イス・ドライバ（ＮＴ側またはＵＮＩＸ側の）などのデバイス・ドライバを指定
する。メッセージが共用メモリを介して渡される場合、ＩＰアドレスは、関連す
るＨＭＰ共用メモリ・ドライバが使用されるべきことを示す。

【０３１２】 ステップ２５１２で、ＯＳＩモデルの層３および４を実行するソフトウェア・
モジュールが、様々なヘッダをメッセージに追加して、選択された通信プロトコ
ルの要件に適合するようにメッセージ・データをフォーマットする。例えば、イ
ーサネット・プロトコルは、単一のメッセージ伝送が１５００バイトより多くを
含み得ないことを必要とする。したがって、より長いメッセージは、複数のメッ
セージ伝送を介して送信されるように、複数のバッファにフォーマットしなけれ
ばならない。

【０３１３】 ステップ２５１４で、通信ハンドラ（これは、例としての実施形態では、イー
サネット・ハンドラである）が、デバイス・ドライバのアドレスを求めて、オペ
レーティング・システム（ＯＳ）に対してコールを行う。関連分野の技術者は、
例えば、より大きなネットワーク・データ・パケット・サイズを有するプロトコ
ルを含め、他のプロトコルを使用するのが可能であることを理解されよう。

【０３１４】 一般的に、通信ハンドラは、伝送のため、いかなるアプリケーション・メッセ
ージも受信される前に、デバイス・ドライバに接続することになる。通信ハンド
ラは、それ自体の「同報通信（broadcast）」メッセージをネットワーク介して
発信して、皆がその識別で応答するように求める。これは、結果として、ＴＣＰ
／ＩＰの場合、ＩＰアドレスが戻されることになる。このようにして、通信ハン
ドラは、どのＩＰアドレスにアクセスできるかを知る。

【０３１５】 ステップ２５１６で、オペレーティング・システムが、その特定のＩＰアドレ
スに関連するデバイス・ドライバア・ドレスを選択して、そのアドレスを通信ハ
ンドラに渡す。例としての実施形態では、オペレーティング・システムは、ＩＰ
アドレスを様々なデバイス・ドライバにマップするテーブルを維持する。デバイ
ス・ドライバア・ドレスは、ネットワーク通信を実行するデバイス・ドライバ（
ＮＩＯＰドライバまたはイーサネットＬＡＮ ＮＩＣドライバなどの）を指定す
ることができる。別法では、デバイス・ドライバは、共用メモリを介して通信を
実行するデバイス・ドライバを指定することができる。通信ハンドラは、２つの
タイプのアドレスの間で区別を行うことができない。共用メモリのための２２０
０オペレーティング・システム・デバイス・ドライバは、Ｕｎｉｓｙｓに譲渡さ
れた米国特許第５６５９７９４号に記載されるとおり、２２００オペレーティン
グ・システムＮＩＯＰから適合することができる。

【０３１６】 ステップ２５１８〜２５２８では、通信が共用メモリを介して実行されるべき
ことをアドレスが示すとき、ＨＭＰ共用メモリ・ドライバ（２２００オペレーテ
ィング・システム）２３１８またはＨＭＰ共用メモリＮＩＣデバイス・ドライバ
（ＮＴ／ＵＮＩＸ）２３２０が呼び出される。呼び出されたドライバは、まず、
目標ホストＩＤをノードのうちの１にマップする。これは、送信するノードの出
力待ち行列内にある待ち行列のうちのどれが利用されるかを決定する。

【０３１７】 ステップ２５１８で、目標（受信）システムのための待ち行列がリセットを必
要とするかどうかを呼び出されたドライバが決定する。目標システムのための待
ち行列がリセットを必要とする場合、処理は、ステップ２５２６に進み、そこで
、送信するシステム（または送信する「ノード」）が、メッセージを廃棄して、
目標システム（または目標「ノード」）のための待ち行列内にＮｅｅｄ＿Ｒｅｓ
ｅｔフラグを設定する。Ｎｅｅｄ＿Ｒｅｓｅｔフラグが設定されたとき、リセッ
ト手続きを実行することができる。

【０３１８】 ＵＤＰではなくＴＣＰプロトコルを使用する場合、メッセージは、メッセージ
の損失なしに廃棄することができる。これは、メッセージが受信されたことを示
す受信するシステムからの肯定応答をＴＣＰが待つためである。これは、メッセ
ージＩＤを使用して追跡される。各メッセージは、関連する肯定応答が受信され
るまで、送信するシステムのローカル・ストーレッジ内に保持される。肯定応答
が所定の期間内に受信されなかった場合、そのメッセージを再送信するように、
別のコールがオペレーティング・システムに対して行われる。ＴＣＰではなくＵ
ＤＰを利用する場合、メッセージは、失われる。というのは、ＵＤＰは、受信す
るシステムからの肯定応答の受信を追跡しないからである。

【０３１９】 通常、送信するアプリケーションが、ＵＤＰを使用するか、またはＴＣＰを使
用するかを決定する。この決定は、共用メモリにはトランスペアレントである。
例としての実施形態では、本発明の共用メモリは、共用メモリを扱うデバイス・
ドライバと接続するＵＤＰプロトコル、ＴＣＰプロトコル、およびより高い層の
プロトコルをサポートする。通信ハンドラの視点からは、本発明の共用メモリは
、余り多くのノードが接続されていない、単にもう１つのＬＡＮに過ぎない。

【０３２０】 目標待ち行列がリセットを必要としない場合、処理は、ステップ２５２０に進
み、そこで、送信するシステムは、目標待ち行列がいっぱいであるかをチェック
して決定する。例としての実施形態では、これは、適切なＥｎｑｕｅｕｅｄ＿ｏ
ｆｆｓｅｔ（送信するノードの出力待ち行列内の）内に記憶されている値を関連
するＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔ（受信するノードの入力待ち行列内の）に
比較することによって行われる。新しいエントリを目標出力待ち行列内に入れる
ことが、Ｅｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔをＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔに
等しくする場合には、目標出力待ち行列はいっぱいである。

【０３２１】 目標出力待ち行列がいっぱいであるとき、処理は、ステップ２５２８に進み、
そこで、メッセージが廃棄される。メッセージは、ステップ２５１８および２５
２６に関連して前述したとおり、後に再送信することができる。

【０３２２】 目標出力待ち行列がいっぱいではないとき、処理は、ステップ２５２２に進み
、そこで、共用メモリ内のメッセージ・バッファが、送信するノードのメッセー
ジ・バッファ・プールから得られる。関連分野の技術者は、これは様々な方式で
実施するのが可能なことを理解されよう。例としての実施形態では、メモリ管理
モジュールは、空のバッファを追跡するために、各ノード上の共用メモリ・デバ
イス・ドライバに関連付けられている。

【０３２３】 好ましくは、各出力待ち行列ごとに、例えば、少なくとも５１１バッファを含
んだバッファ・プールが利用可能となる。各バッファは、例えば、４２７個の８
バイト・ワードの長さであり得る。例としての実施形態では、各バッファ・プー
ルは、各ワードが８バイト長である４Ｋワードページ境界で開始する。つまり、
新しいバッファ・プールは、各４Ｋバイトページ境界ごとに開始することが可能
である。これは、より効率的なメモリ管理を可能にする。

【０３２４】 例えば、各バッファ・プールは、５１１^＊４２７^＊８／／４０９６＝１７４８
９９２ワード長であり、ここで、５１１は、待ち行列エントリの数であり、４２
７は、１５００バイト長のメッセージを扱うのに必要なワード数および２２００
オペレーティング・システム要件を扱うのに必要なエクストラ・ヘッダである。
１５００を４で割ると３７５に等しく、これに５０個の最大部分およびバッファ
長およびヘッダ長として２を足して、合計４２７になる。８は、パーティション
の最大数であり、４０９６は、保護の理由でページ境界まで切り上げるためのも
のである。

【０３２５】 バッファを得た後、処理は、ステップ２５２４に進み、そこで、ローカル・メ
モリから共用メモリ・バッファにコピーすることによって、メッセージが出力待
ち行列に入れられる。この処理中、ヘッダが生成されて、これが、ＯＳＩモデル
の物理層、層１で定義されるヘッダとして機能する。

【０３２６】 共用メモリ・バッファ内のヘッダは、物理層と見なすことができる。というの
は、ＭＡＣ層およびＬＬＣ層は、共用メモリ・デバイス・ドライバによって受信
されたとき、メッセージ上にあるからである。これらのヘッダは、少なくともＬ
ＬＣ層が、受信するノードで行われ得る経路指定のために必要なため、残ること
になる。バッファ内のヘッダは、２２００型プロセッサおよびＩｎｔｅｌプラッ
トフォームの異なるメモリ・アクセス特性のために必要であり、物理層でデータ
がどのようであるかを表す。

【０３２７】 ２２００オペレーティング・システムが、メッセージ送信オペレーションを実
行しているとき、ブロック転送圧縮（ＢＴＰ）ハードウェア命令が、メッセージ
・データをローカルから共用メモリに移動するのに使用される。この命令は、メ
ッセージ・データを９ビット・バイトから８ビット・バイトに変換して、ゼロ充
填オペレーションおよびビッグ・エンディアン（２２００型プロセッサ）−リト
ル・エンディアン（Ｉｎｔｅｌ）変換を実行する。別法として、この変換は、ソ
フトウェア内で実行することが可能である。

【０３２８】 例としての実施形態では、メッセージ・バッファに対するポインタを出力待ち
行列内の適切な位置に追加して、次に、適切なＥｎｑｕｅｕｅｄ＿ｏｆｆｓｅｔ
を送信するノードの出力待ち行列で増分することによって、メッセージが出力待
ち行列に追加される。このポインタは、送信するノードのバッファ領域の始めか
らのオフセットである。好ましくは、すべてのノードが共用メモリ内の同一アド
レスに達し得るように、実アドレスまたは仮想アドレスではなく、オフセットを
使用する。（受信するノードの仮想アドレスまたは実アドレスは、必ずしも、別
のノードの仮想アドレスまたは実アドレスとして同一ロケーションにマップされ
ない。）

【０３２９】 図２３および２４に関して前述したとおり、２２００オペレーティング・シス
テム・ノードがメッセージを送信しているとき、デバイス・ドライバア・ドレス
を求めて、オペレーティング・システムに対してコールが行われる。２２００オ
ペレーティング・システムは、ＩＰアドレスを使用して、通信オペレーション中
にＮＩＯＰデバイス・ドライバが利用されるべきか、またはＨＭＰ共用メモリ・
ドライバが利用されるべきかを判断する。ＮＴノードがメッセージを送信してい
る場合、同様の機能性が提供される。ＶＬＡＮ構成要素が、ＮＤＩＳからメッセ
ージ送信コールを受信する。ＶＬＡＮは、このコールをＣＯＮＴＲＯＬに渡して
、これが、そのメッセージ送信オペレーションに関連するＩＰアドレスをイーサ
ネット・デバイス・ドライバにマップするか、またはＳＨＭデバイス・ドライバ
にマップするかを決定して、適切なデバイスコールを行う。ＳＨＭモジュールが
、ステップ２５１８〜２５２８で図示される機能性を実行する。

【０３３０】 メッセージを受信するために、システム内の各ノードは、システム内の各ノー
ドごとの出力待ち行列を検査するループを実行する。例としての実施形態では、
各ノードは、より少ないノードが利用可能な場合でさえ、あたかもシステムが最
大数の８つのノードで完全に構成されているかのように、この検査を実行する。
利用可能ではないノードの出力待ち行列は、入手可能なメッセージが存在しない
ように見えるように、初期設定することができる。各ノードは、それ自体の出力
待ち行列を検査して、それがそれ自体にメッセージを送信しているかを、それが
一般的には発生しないにしても、決定する。これらは、コードを単純化するため
に実施することが可能な設計判断である。

【０３３１】 別法では、利用可能なノードの数および識別は、実際に存在するノードの出力
待ち行列だけが検査されるように、システム初期設定中に、各ノードに対して通
信され得る。この実施形態では、共用メモリに参加するノード数の各変更が、そ
の変更が発生したときに、参加ノードに通信される。

【０３３２】 図２６は、各パーティションごとに実行される例としてのメッセージ受信処理
を図示している。この処理は、ステップ２６１０で開始し、そこで、メッセージ
受信ノードが、別のサブＰｏｄの出力待ち行列内のＮｅｅｄ＿Ｒｅｓｅｔフラグ
を検査する。例えば、ノード０が、ノード１出力待ち行列内のノード１−ノード
０間待ち行列内のＮｅｅｄ＿Ｒｅｓｅｔフラグを検査する。Ｎｅｅｄ＿Ｒｅｓｅ
ｔフラグが設定されている場合、処理は、ステップ２６１２に進み、そこで、初
期設定シーケンスが実行される。

【０３３３】 Ｎｅｅｄ＿Ｒｅｓｅｔフラグが設定されていない場合、処理は、ステップ２６
１４に進み、そこでメッセージ受信するサブＰｏｄが、適切なＥｎｑｕｅｕｅｄ
＿ｏｆｆｓｅｔフラグをそれ自体の出力待ち行列内のそれ自体のＤｅｑｕｅｕｅ
ｄ＿ｏｆｆｓｅｔフラグと比較する。例えば、図１６Ａおよび１６Ｂでは、ノー
ド０が、ノード１出力待ち行列内のノード１−ノード０間待ち行列内のＥｎｑｕ
ｅｕｅｄ＿ｏｆｆｓｅｔフラグをそれ自体の出力待ち行列（Ｄｅｑｕｅｕｅｄ＿
ｏｆｆｓｅｔのワード１）内のノード１に対するＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅ
ｔに比較する。その２つのフィールド内に記憶されている値が等しい場合、その
待ち行列は空であり、処理は、ステップ２６２４に進み、そこでルーチンをエグ
ジット（終了）する。

【０３３４】 メッセージが入手可能である場合、処理は、ステップ２６１６に進み、そこで
利用可能なバッファが、ローカル・メモリ内で得られる。共用メモリ・ドライバ
のためのバッファ・プールは、下記に説明するとおり、通信ハンドラと協力して
、オペレーティング・システムによって維持され得る。バッファが利用可能でな
い場合、待ちループ２６１７を実行することができる。ステップ２６１８で、バ
ッファが得られて、共用メモリに対するポインタをリトリーブするのに、待ち行
列に入れるオフセットとしてＤｅｑｕｅｕｅｄ＿ｏｆｆｓｅｔを使用する。この
ポインタは、好ましくは、送信するサブＰｏｄのバッファ・プールの始めからの
オフセットである。このポインタを使用して、共用メモリ内の送信するサブＰｏ
ｄのメッセージ・バッファのうちの１つから、メッセージ・データをリトリーブ
する。

【０３３５】 ステップ２６２０で、メッセージ・データが、ローカル・バッファにコピーさ
れる。２２００オペレーティング・システムからメッセージを受信するＮＴ／Ｕ
ＮＩＸサブＰｏｄ上で、短縮処理を実行することができ、これは、メッセージバ
イトをワードのすべてのビット（例えば、６４ビット）を使用する連続するロケ
ーションに移動する。これは、２２００オペレーティング・システムのメッセー
ジ・データが、ワードの最下位４バイトのみを占有し、残りがゼロ充填されてい
るため、好ましい。２２００オペレーティング・システム側では、メッセージ・
データは、ハードウェア・ブロック転送圧縮解除（ＢＴＵ）命令を使用して、共
用メモリからコピーすることができ、この命令は、メッセージ・データを８ビッ
ト・バイトから９ビット・バイトに変換して、リトル・エンディアン（Ｉｎｔｅ
ｌ）−ビッグ・エンディアン（２２００型プロセッサ）変換を実行する。この変
換は、ソフトウェア、ファームウェア、ハードウェア、またはそれらの組み合わ
せで実行することができる。

【０３３６】 別法では、メッセージは、共用メモリ内に２２００型プロセッサ形式で格納す
ることができ、これにより、メッセージ受信するＩｎｔｅｌプラットフォームが
、ビッグ・エンディアンとリトル・エンディアンの間で変換を行って、２２００
型プロセッサによって必要とされるエキストラ・ビットを追加／除去することに
なる。

【０３３７】 メッセージ・データがローカル・バッファにコピーされた後、処理は、ステッ
プ２６２２に進み、そこで、共用メモリ・ドライバが、メッセージをローカル・
メモリ待ち行列に追加する。共用メモリ・ドライバは、次に、受信処理（例えば
、アプリケーション２２０８）が、メッセージを処理するのに使用可能であるこ
とを知る検査をする。２２００オペレーティング・システム側では、共用メモリ
・ドライバが、Ｕｎｉｓｙｓ Ｃｏｒｐｏｒａｔｉｏｎによって開発された協調
処理通信プログラム（co-operative processing communications program - Ｃ
ＰＣＯＭＭ）が「スリープ（sleeping）」状態であることをフラグが示している
かを知る検査をする。ＣＰＣＯＭＭは、メッセージが送信されたときに、通信プ
ロトコル層を扱う。ＣＰＣＯＭＭがスリープ状態にある場合、共用メモリ・ドラ
イバは、新しく待ち行列に入れたメッセージでＣＰＣＯＭＭを起こすために、オ
ペレーティング・システムに対してコールを行う。別法では、メッセージがロー
カル・メモリ内で入手可能かを決定するために、ポーリングを利用することが可
能である。

【０３３８】 図２７は、受信メッセージを処理する２２００オペレーティング・システム側
でのＣＰＣＯＭＭのための例としての処理を図示している。送信するメッセージ
の場合と同様に、ＣＰＣＯＭＭは、受信メッセージが、共用メモリを介して転送
されたことを知らない。ＣＰＣＯＭＭの視点からは、メッセージは、ネットワー
クを介して送信／受信される。

【０３３９】 ＣＰＣＯＭＭは、割込みが２２００オペレーティング・システムから受信され
たとき、「スリープ」状態にあることが可能である。この割込みは、メッセージ
がＣＰＣＯＭＭのローカル・メッセージ待ち行列に入れられたことを示す共用メ
モリ・ドライバからのコールをオペレーティング・システムが受信したことの結
果である。ＣＰＣＯＭＭに割込みがあったとき、それは、処理ループ２７０８に
入る。この処理は、ステップ２７１０で開始し、そこでバッファが、ローカル・
メモリ内で獲得される。ステップ２７１２で、ＣＰＣＯＭＭが、２２００オペレ
ーティング・システムを呼び出して、バッファ・アドレスを渡す。２２００オペ
レーティング・システムは、そのバッファを、必要に応じて、デバイス・ドライ
バのうちの１つに関連するバッファ・プールのうちの１つに入れる。共用メモリ
・デバイス・ドライバは、これらのバッファ・プールのうちの１つに関連付けら
れている。これらのプール内のバッファが、次に、受信メッセージ・データに対
して使用可能である。

【０３４０】 バッファ・アドレスがオペレーティング・システムに渡された後、処理は、ス
テップ２７１４に進み、そこで、メッセージがその入力待ち行列で入手可能であ
るかをＣＰＣＯＭＭが知る検査をする。ＣＰＣＯＭＭが、オペレーティング・シ
ステムから割り込まれたと想定すると、メッセージは、入手可能である。

【０３４１】 ステップ２７１６で、メッセージが入手可能であるとき、ＣＰＣＯＭＭが、そ
のメッセージをその待ち行列から待ち行列解除して、それをコードの上層に渡す
。処理は、次に、ステップ２７１０に戻り、そこでＣＰＣＯＭＭが、別のバッフ
ァを獲得する。

【０３４２】 ステップ２７１４で、ＣＰＣＯＭＭが、他に入手可能なメッセージがないと分
かった場合、処理は、ステップ２７１８に進み、そこで、十分な空のバッファが
、様々なデバイス・ドライバによる使用のために利用可能であるかどうかをＣＰ
ＣＯＭＭが決定する。十分なバッファが利用可能である場合、処理は、ステップ
２７２０に進み、そこで、ＣＰＣＯＭＭは再び、スリープ状態に入る。

【０３４３】 Ｖ．結論 本発明の実施形態は、ハードウェア、ソフトウェア、またはそれらの組み合わ
せで実施できることを理解されたい。そうした実施形態では、様々な構成要素お
よびステップをハードウェア、ファームウェア、および／またはソフトウェアに
実装して、本発明の機能を実行することができる。現在、入手可能である、また
は将来開発されるコンピュータ・ソフトウェア言語および／またはハードウェア
構成要素を本発明のそうした実施形態で使用することができる。詳細には、前記
に、また下記の添付に議論し、提供する疑似コードが、そのソフトウェア実施形
態を作成するために特に役立つ。

【０３４４】 本発明は、その好ましい実施形態に関連して示し、説明してきたが、本発明の
趣旨および範囲を逸脱することなく、そこで様々な形態および詳細の変更を加え
得ることが、当分野の技術者によって理解されよう。

【０３４５】

【０３４６】

【０３４７】

【０３４８】

【０３４９】

【０３５０】

【０３５１】

【０３５２】

【０３５３】

【０３５４】

【図面の簡単な説明】

本発明は、図を参照することにより最もよく理解されるが、これらの図では、
同じ参照番号は、同一要素または機能的に類似する要素を示す。また、左端の桁
は、添付の図面の中で最初にその参照が出ている図を指す。

【図１】 本発明の好ましい一実施形態を実施するのに適した一環境のブロック図である
。

【図２】 本発明の好ましい一実施形態によるコンピュータ・システムのブロック図であ
る。

【図３】 排他メモリ・ウインドウと２つの共用ウインドウへのアクセス権とをそれぞれ
が有する４つのパーティションを伴った一例におけるメモリの図である。

【図４】 排他メモリ・ウインドウをそれぞれが有する２つのパーティションを伴った一
例におけるメモリの図である。

【図５】 排他メモリ・ウインドウと１つの共用ウインドウへのアクセス権とをそれぞれ
が有する３つのパーティションを伴った一例におけるメモリの図である。

【図６】 本発明を動作において実証するのに用いられる例示的なメモリ構成を示す図で
ある。

【図７】 図６に示すメモリ構成に本発明を適用した結果を示す図である。

【図８】 フォワード・ウインドウイング・アルゴリズムを示すフローチャートである。

【図９】 フォワード変換アルゴリズムを示すフローチャートである。

【図１０】 本発明による、メモリ・システムが単一の共用ウインドウを含む一実施形態を
示す図である。

【図１１】 本発明の適用例を示す図である。

【図１２】 本発明の適用例を示す図である。

【図１３】 本発明による、例示的な初期化プロセスのためのプロセス・フローチャートを
示す図である。

【図１４】 本発明の共用メモリ管理方法の第１の実施形態による、共用メモリに使用でき
るデータ構造を示す図である。

【図１５】 第１の実施形態による、メッセージ待ち行列エリアの例示的な一実施形態を示
す図である。

【図１６Ａ】 第１の実施形態による、ノード出力待ち行列データ構造中に含めることのでき
る例示的な情報を示す図である。

【図１６Ｂ】 第１の実施形態による、ノード出力待ち行列データ構造中に含めることのでき
る例示的な情報を示す図である。

【図１７】 第１の実施形態による、例示的なメッセージ・データ構造を示す図である。

【図１８】 共用メモリを介してパーティション間で通信するための本発明のコンピュータ
・システムおよび方法の例示的な使用を示す図である。

【図１９】 本発明の共用メモリ管理方法の代替実施形態による共用メモリ・ウインドウの
レイアウトを示す図である。

【図２０】 代替実施形態による制御構造ヘッダのコンテンツを示す図である。

【図２１】 代替実施形態による割り振り構造のコンテンツを示す図である。

【図２２】 本発明を利用するソフトウェアにより、オペレーティング・システム同士が、
ワイヤで通信する様相を維持しながらも共用メモリによって通信することができ
る、本システムのコンピュータ・システムおよび方法の別の例示的な使用を示す
ブロック図である。

【図２３】 図２２に示すソフトウェアをさらに詳細に示す図である。

【図２４】 図２２に示すソフトウェアであって、ＷｉｎｄｏｗｓＮＴ環境で実行されるよ
うに設計されたソフトウェアをさらに詳細に示す図である。

【図２５】 図２２に示すソフトウェアであって、ＷｉｎｄｏｗｓＮＴ環境で実行されるよ
うに設計されたソフトウェアをさらに詳細に示すプロセス・フローチャートであ
る。

【図２６】 図２２に示すソフトウェアであって、２２００オペレーティング・システム環
境で実行されるように設計されたソフトウェアをさらに詳細に示すプロセス・フ
ローチャートである。

【図２７】 図２２に示すソフトウェアであって、協調処理通信（ＣＰＣＯＭＭ）ソフトウ
ェアプログラムの詳細を含むソフトウェアをさらに詳細に示すプロセス・フロー
チャートである。

【図２８】 図２に示すコンピュータ・システムをさらに詳細に示す図である。

【図２９】 図１９に示す代替実施形態による入力待ち行列ヘッダのコンテンツを示す図で
ある。

【図３０】 代替実施形態による入力待ち行列のコンテンツを示す図である。

【図３１Ａ】 代替実施形態によるコンピュータ・システムの動作をさらに示す流れ図である
。

【図３１Ｂ】 代替実施形態によるコンピュータ・システムの動作をさらに示す流れ図である
。

【図３２Ａ】 代替実施形態によるタイプ１共用メモリ・ページのヘッダのコンテンツを示す
図である。

【図３２Ｂ】 代替実施形態によるタイプ２共用メモリ・ページのヘッダのコンテンツを示す
図である。

【図３３】 本発明の好ましい一実施形態による、本発明のアドレス再配置方法および再利
用方法を実施するための装置のブロック図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年３月９日（２００１．３．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正の内容】

【０００６】 異なるオペレーティング・システムを含めた複数のオペレーティング・システ
ムが、コンピュータ・システム上の個々のパーティション中で動作できるように
し、個々のパーティション中で稼動するオペレーティング・システムおよびその
他のクライアントとを含む個々のパーティションが、共用メモリを介して相互に
通信できるようにするコンピュータ・システムおよび方法が必要とされている。 米国特許第５５９０３０１号には、ハード・ワイヤードのメモリ区分化方式が
開示されており、この方式では、４つのプロセッサ「クラスタ」のそれぞれに固
有のクラスタ番号が割り当てられ、次いでその番号が、プロセッサ・メモリ参照
と共に、ハード・ワイヤードで柔軟性のない変換機構に従って変形されるが、こ
の変換機構は、前述のことを達成するのに必要なフレキシビリティおよびプログ
ラム可能性に欠けている。米国特許第５１４２６８３号および欧州特許出願０４
４４３７６Ａ１には、システム間通信技術が記述されているが、これらには、単
独でも米国特許第５５９０３０１号との組み合わせでも、望まれる種類のシステ
ムは記述されていない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス イー．モリシー アメリカ合衆国 18104 ペンシルベニア 州 アレンタウン ショート ヒル ドラ イブ 3923 (72)発明者 チャールズ レイモンド カルダレール アメリカ合衆国 55418 ミネソタ州 ミ ネアポリス ブライトン アベニュー ノ ースイースト 2843 (72)発明者 ブルース アラン ビッセー アメリカ合衆国 19335 ペンシルベニア 州 ダウンニングタウン ノーブル ドラ イブ 916 (72)発明者 クレイグ エフ．ラス アメリカ合衆国 19312 ペンシルベニア 州 バーウィン ロビンズ レーン 30 (72)発明者 ユージーン ダブリュ．トロクセル アメリカ合衆国 19406−1808 ペンシル ベニア州 キング オブ プロシア キャ ンドルブルック ロード 273 (72)発明者 ハンス クリスチャン ミッケルセン アメリカ合衆国 55001 ミネソタ州 ア フトン アフトン ブールバード サウス 14661 (72)発明者 シャロン エム．マウアー アメリカ合衆国 19382 ペンシルベニア 州 ウェスト チェスター ウェストウッ ド ドライブ 1064 (72)発明者 モーリーン ピー．コンネル アメリカ合衆国 19403 ペンシルベニア 州 ノリスタウン ヘムロック ロード 2124 (72)発明者 ジェームズ アール．ハンター アメリカ合衆国 19335−1734 ペンシル ベニア州 ダウンニングタウン イースト ラドノー コート 461 Ｆターム(参考） 5B045 BB32 5B082 CA19 FA16 JA03 5B098 AA10 GA02 GB13 GC16 GD03 GD15 HH01 HH04 HH07 (54)【発明の名称】 コンピュータ・システムの異なるパーティション中で複数のオペレーティング・システムを動作 させ、異なるパーティションが共用メモリを介して相互に通信できるようにするコンピュータ・ システムおよび方法

Claims (96)

【特許請求の範囲】
1. 【請求項１】 複数の処理モジュールであって、１つまたは複数の処理モジ
   ュールのグループは、コンピュータ・システム内の別々のパーティションとして
   構成され、各パーティションは、別々のオペレーティング・システムの制御下で
   動作する処理モジュールと、 メイン・メモリすべてにわたってプロセッサ・メモリ待ち時間が各処理モジュ
   ールごとに同じになるように各処理モジュールが接続されたメイン・メモリであ
   って、少なくとも１つの共用メモリ・ウインドウをその中に規定しており、少な
   くとも２つの異なるパーティションは前記共用メモリ・ウインドウへの共用アク
   セス権を有する、メイン・メモリと、 前記少なくとも２つの異なるパーティション上で実行され、その異なるパーテ
   ィションが前記共用メモリ・ウインドウを介して相互に通信できるようにするプ
   ログラム・コードと を備えることを特徴とするコンピュータ・システム。
2. 【請求項２】 前記メイン・メモリは、さらに、前記コンピュータ・システ
   ム内で構成された異なるパーティションごとに、そのパーティションだけしかア
   クセス権を有しない排他メモリ・ウインドウをその中に規定していることを特徴
   とする請求項１に記載のコンピュータ・システム。
3. 【請求項３】 前記パーティションの１つ１つは、異なるオペレーティング
   ・システムの制御下で動作することを特徴とする請求項１に記載のコンピュータ
   ・システム。
4. 【請求項４】 パーティションの１つ１つは、同じオペレーティング・シス
   テムの異なるインスタンスの制御下で動作することを特徴とする請求項１に記載
   のコンピュータ・システム。
5. 【請求項５】 所与のパーティション上の前記プログラム・コードは、（ｉ
   ）そのパーティション上の前記オペレーティング・システムの一部、（ｉｉ）そ
   のパーティション上で稼動する別個のコンピュータ・プログラム、（ｉｉｉ）前
   記オペレーティング・システムの一部と、別個のコンピュータ・プログラムとの
   組み合わせ、（ｉｖ）前記プログラム・コードがハード・コードである回路、お
   よび（ｖ）回路と組み合わせられたプログラム・コード、のうちの１つとして実
   装されることを特徴とする請求項１に記載のコンピュータ・システム。
6. 【請求項６】 前記プログラム・コードは、送信するパーティションがプロ
   セッサ間割込みを受信するパーティション上で生成して、前記共用メモリ・ウイ
   ンドウを介して情報が受信するパーティションに転送されていることを前記受信
   するパーティションに信号で知らせるための、プロセスを実装することを特徴と
   する請求項１に記載のコンピュータ・システム。
7. 【請求項７】 前記共用メモリ・ウインドウは、各パーティションに関連付
   けられた入力待ち行列のセットを含み、所与のパーティションに関連するセット
   の各入力待ち行列は、別のパーティションに対応し、その別のパーティションか
   らの通信を表すエントリを格納することを特徴とする請求項６に記載のコンピュ
   ータ・システム。
8. 【請求項８】 前記共用メモリ・ウインドウは、さらに、パーティション間
   の情報の通信を容易にするために必要に応じて前記パーティションに割り振るこ
   とのできる複数のメモリ・ページを含むことを特徴とする請求項７に記載のコン
   ピュータ・システム。
9. 【請求項９】 送信するパーティションと受信するパーティションとの間の
   通信を表す入力待ち行列エントリが、前記共用メモリ・ウインドウの１つまたは
   複数のページへのハンドルを含むことができることを特徴とする請求項８に記載
   のコンピュータ・システム。
10. 【請求項１０】 送信するパーティションが、割り振られた１つまたは複数
    のページを使用して、受信するパーティションに通信されるメッセージを表すデ
    ータを格納することができることを特徴とする請求項８に記載のコンピュータ・
    システム。
11. 【請求項１１】 あるパーティション（送信するパーティション）が別のパ
    ーティション（受信するパーティション）と通信するようにするために、送信す
    るパーティション上のプログラム・コードは、 （ｉ）前記送信するパーティションに対応する、前記受信するパーティション
    の前記入力待ち行列中にエントリを作成するようにし、 （ｉｉ）前記受信するパーティション上にプロセッサ間割込みを生成して、そ
    の入力待ち行列中に前記エントリが作成されたことを前記受信するパーティショ
    ンに信号で知らせるようにする ことを特徴とする請求項７に記載のコンピュータ・システム。
12. 【請求項１２】 前記受信するパーティション上で前記プロセッサ間割込み
    が検出されたとき、前記受信するパーティション上の前記プログラム・コードは
    、 （ｉ）その各入力待ち行列を検査して、どの入力待ち行列が他のパーティショ
    ンからの通信を表すエントリを含んでいるかを決定するようにし、 （ｉｉ）そのようなエントリを、それらを含む前記入力待ち行列から抽出する
    ようにする ことを特徴とする請求項１１に記載のコンピュータ・システム。
13. 【請求項１３】 前記共用メモリ・ウインドウは、各パーティションに関連
    付けられた入力待ち行列の前記セットを含み、所与のパーティションに関連する
    各入力待ち行列は、別のパーティションに対応し、その別のパーティションから
    の通信を表すエントリを記憶し、各入力待ち行列が、事前定義された数のエント
    リを格納することができ、前記入力待ち行列が一杯になったときに設定されるオ
    ーバーフロー・フラグを含むことを特徴とする請求項２に記載のコンピュータ・
    システム。
14. 【請求項１４】 あるパーティション（送信するパーティション）が別のパ
    ーティション（受信するパーティション）と通信するようにするために、送信す
    るパーティション上のプログラム・コードは、 （ｉ）前記送信するパーティションに対応する、前記受信するパーティション
    の前記入力待ち行列中にエントリを作成するようにし、 （ｉｉ）前記エントリを作成したことによって前記入力待ち行列が一杯になっ
    た場合に、前記入力待ち行列の前記オーバーフロー・フラグが設定されるように
    し、 （ｉｉｉ）前記受信するパーティション上でプロセッサ間割込みを生成して、
    その入力待ち行列中に前記エントリが作成されたことを前記受信するパーティシ
    ョンに信号で知らせるようにすることを特徴とする請求項１３に記載のコンピュ
    ータ・システム。
15. 【請求項１５】 前記受信するパーティション上でプロセッサ間割込みが検
    出されたとき、前記受信するパーティション上のプログラム・コードは、 （ｉ）その各入力待ち行列を検査して、前記入力待ち行列のいずれが他のパー
    ティションからの通信を表すエントリを含んでいるかを決定するようにし、 （ｉｉ）そのようなエントリを、それらを含む前記入力待ち行列から抽出する
    ようにし、 （ｉｉｉ）エントリが抽出された入力待ち行列の前記オーバーフロー・フラグ
    が設定されている場合に、前記オーバーフロー・フラグをリセットすることを特
    徴とする請求項１４に記載のコンピュータ・システム。
16. 【請求項１６】 指定された入力待ち行列の前記オーバーフロー・フラグが
    、前記入力待ち行列が一杯になったことを示すように以前に設定されていた理由
    で、その入力待ち行列中に配置できなかった入力待ち行列エントリを格納するた
    めに、各パーティションが、その排他メモリ・ウインドウ中のある位置を保持し
    、 前記排他メモリ・ウインドウ位置に記憶された前記エントリは、前記指定され
    た入力待ち行列の前記オーバーフロー・フラグがリセットされて、もはや一杯で
    はないことが示されるまでそこに留まり、それから前記エントリは入力待ち行列
    に転送されることを特徴とする請求項１５に記載のコンピュータ・システム。
17. 【請求項１７】 各パーティションは、所与の入力待ち行列から抽出された
    待ち行列エントリが一時的に記憶される位置を、その排他メモリ・ウインドウ中
    に保持することを特徴とする請求項１５に記載のコンピュータ・システム。
18. 【請求項１８】 各パーティションが、プロセッサ間割込みをそれから受け
    取る可能性のある他のパーティションそれぞれに別々の割込みベクトルを割り当
    て、前記送信するパーティションが、前記プロセッサ間割込みを前記受信するパ
    ーティションに送るときに、それに割り当てられた割込みベクトルを指定し、さ
    らに、プロセッサ間割込みに応答して、前記受信するパーティションは、 （ｉ’）前記指定された割込みベクトルを使用して、前記送信するパーティシ
    ョンに関連する前記入力待ち行列を識別し、 （ｉｉ’）前記識別した入力待ち行列からエントリが抽出されるようにし、 （ｉｉｉ’）前記識別した入力待ち行列の前記オーバーフロー・フラグが設定
    されている場合に、前記オーバーフロー・フラグをリセットすることを特徴とす
    る請求項１５に記載のコンピュータ・システム。
19. 【請求項１９】 各入力待ち行列は、その中に記憶されたエントリの数を示
    すカウントを含むことを特徴とする請求項７に記載のコンピュータ・システム。
20. 【請求項２０】 前記共用メモリ・ウインドウはさらに、ページが使用され
    ているか、それとも割り振りに利用可能かをページごとに示すためのテーブルを
    含むことを特徴とする請求項８に記載のコンピュータ・システム。
21. 【請求項２１】 割り振りに利用可能な前記ページが相互にリンクされて、
    利用可能なページのリンク・リストが形成されることを特徴とする請求項２０に
    記載のコンピュータ・システム。
22. 【請求項２２】 各パーティションは特定のページにおける所有権を有する
    ことができ、前記ページは、どのパーティションが前記ページにおける所有権を
    有するかを指定する情報を含むヘッダを有することを特徴とする請求項８に記載
    のコンピュータ・システム。
23. 【請求項２３】 前記ページの前記ヘッダはさらにロック・フィールドを含
    み、前記ロック・フィールドにより、あるパーティションが、前記ページの前記
    ヘッダ中の所有権情報を更新するために前記ページへの排他アクセス権を獲得す
    ることができ、それにより、異なるパーティションから前記ページへの複数アク
    セスの同期をとる機構が提供されることを特徴とする請求項２２に記載のコンピ
    ュータ・システム。
24. 【請求項２４】 前記共用メモリ・ウインドウは、それに関連する、システ
    ム全体のロック・フィールドを有し、前記ロック・フィールドにより、あるパー
    ティションは、前記共用メモリ・ウインドウの１つまたは複数のページを割り振
    るために前記共用メモリ・ページへの排他アクセスを獲得することができ、それ
    により、異なるパーティションからの複数のメモリ・ページ割り振り要求の同期
    をとる機構が提供されることを特徴とする請求項２３に記載のコンピュータ・シ
    ステム。
25. 【請求項２５】 前記ページの前記ロック・フィールドを獲得することによ
    り、システム全体のロック・フィールドを獲得する必要なしに、ページの所有権
    情報を更新することができることを特徴とする請求項２４に記載のコンピュータ
    ・システム。
26. 【請求項２６】 前記プログラム・コードはポーリング・プロセスを実装し
    、ポーリング・プロセスにより、各パーティションは、前記共用メモリ・ウイン
    ドウ中のエリアをポーリングして、それに向けられた通信が別のパーティション
    から前記共用メモリ・ウインドウ中に配置されたかどうかを決定することを特徴
    とする請求項１に記載のコンピュータ・システム。
27. 【請求項２７】 各パーティションに、他のパーティションに向けた通信を
    その中に配置することのできるメッセージ・バッファの別々のプールが割り当て
    られることを特徴とする請求項２６に記載のコンピュータ・システム。
28. 【請求項２８】 前記エリアは、各パーティションに１つずつ複数の出力待
    ち行列を含み、所与のパーティション用の前記出力待ち行列は、そのパーティシ
    ョンが他のパーティションに向けた通信を共用メモリ・ウインドウ中に配置した
    かどうかを示し、各パーティションは、前記他のパーティションの前記出力待ち
    行列をポーリングして、それら他のパーティションがそれに向けた通信を前記共
    用メモリ・ウインドウ中に配置したかどうかを決定することを特徴とする請求項
    ２６に記載のコンピュータ・システム。
29. 【請求項２９】 送信するパーティションから前記共用メモリ・ウインドウ
    中に配置され、別のパーティションに受け取られるように意図された通信に対し
    、前記送信するパーティションの前記出力待ち行列は、その通信を含むバッファ
    の共用メモリ・ウインドウ内の位置を指定することを特徴とする請求項２８に記
    載のコンピュータ・システム。
30. 【請求項３０】 所与のパーティションの前記出力待ち行列は、１つまたは
    複数のノード・ツー・ノード待ち行列を含み、１つのノード・ツー・ノード待ち
    行列は、通信を渡す先となる可能性のある他の各パーティションに関連し、各ノ
    ード・ツー・ノード待ち行列は、関連する前記パーティションに向けられた通信
    が前記共用メモリ・ウインドウ中に出されたかどうかを示し、各パーティション
    は、他の各パーティションの出力待ち行列中の、それに関連するノード・ツー・
    ノード待ち行列をポーリングして、それら他のパーティションがそれに向けた通
    信を前記共用メモリ・ウインドウ中に出したかどうかを決定することを特徴とす
    る請求項２８に記載のコンピュータ・システム。
31. 【請求項３１】 送信するパーティションから前記共用メモリ・ウインドウ
    中に配置され、受信するパーティションに受け取られるように意図された通信に
    対し、前記送信するパーティションの前記出力待ち行列中の、前記受信するパー
    ティションに関連する前記ノード・ツー・ノード待ち行列は、その通信の存在を
    示し、その通信を含むバッファの前記共用メモリ・ウインドウ内の位置を指定す
    ることを特徴とする請求項３０に記載のコンピュータ・システム。
32. 【請求項３２】 前記コンピュータ・システムの各パーティションはさらに
    、共用メモリ・ドライバを含み、共用メモリ・ドライバは、別のパーティション
    に通信を送る要求を受け取り、それに応答して、前記共用メモリ・ウインドウ中
    の利用可能なバッファ中に前記通信が出されるようにし、前記送信するパーティ
    ションの前記出力待ち行列中に前記通信の指示が出されるようにすることを特徴
    とする請求項２９に記載のコンピュータ・システム。
33. 【請求項３３】 ネットワークを介して他のコンピュータ・システムに通信
    が送信されるのと同じ方式で、各パーティション上のアプリケーション・プログ
    ラムおよび前記オペレーティング・システムが前記共用メモリ・ウインドウを介
    して他のパーティションに通信を送れるように、各パーティション上の前記共用
    メモリ・ドライバは、ネットワーク・デバイス・ドライバと同じインターフェー
    スを実装し、それにより、前記共用メモリ・ドライバは、共用メモリを介したパ
    ーティション間の通信がネットワークを介してなされているような様相を呈する
    ことを特徴とする請求項３２に記載のコンピュータ・システム。
34. 【請求項３４】 複数の処理モジュールと、メイン・メモリすべてにわたっ
    てプロセッサ・メモリ待ち時間が各処理モジュールごとに同じになるように各処
    理モジュールが接続されたメイン・メモリとを備えたコンピュータ・システムで
    用いられる方法において、 前記コンピュータ・システムの異なる処理モジュールを前記コンピュータ・シ
    ステム内の異なるパーティションに構成するステップであって、各パーティショ
    ンは１つまたは複数の処理モジュールを含み、各パーティションが別々のオペレ
    ーティング・システムを実行するステップと、 複数の前記パーティションが共用アクセス権を有する少なくとも１つの共用メ
    モリ・ウインドウを割り当てるステップと、 前記送信するパーティションは、前記共用メモリ・ウインドウ内のある位置に
    前記情報を記憶し、かつ、前記受信するパーティション上でプロセッサ間割込み
    を生成して、前記受信するパーティションに通信される前記情報がその位置に格
    納されていることを前記受信するパーティションに信号で伝えるようにすること
    により、送信するパーティションから受信するパーティションに情報を通信する
    ステップ を含むことを特徴とする方法。
35. 【請求項３５】 前記共用メモリ・ウインドウ中に、各パーティションごと
    の入力待ち行列のセットを作成するステップをさらに含み、所与のパーティショ
    ンのセットの各入力待ち行列は、別のパーティションに対応し、その別のパーテ
    ィションからの通信を表すエントリを格納することを特徴とする請求項３４に記
    載の方法。
36. 【請求項３６】 前記通信するステップは、 前記送信するパーティションに対応する、前記受信するパーティションの前記
    入力待ち行列中に、前記受信するパーティションに送るべき通信を表すエントリ
    を作成するステップと、 前記受信するパーティション上でプロセッサ間割込みを生成して、前記エント
    リが作成されたことを前記受信するパーティションに信号で知らせるステップと を含むことを特徴とする請求項３５に記載の方法。
37. 【請求項３７】 前記受信するパーティション上で実施される複数のステッ
    プであって、 前記プロセッサ間割込みを検出するステップと、 前記プロセッサ間割込みに応答して、前記受信するパーティションの前記入力
    待ち行列の各セットを検査して、前記入力待ち行列のいずれが他のパーティショ
    ンからの通信を表すエントリを含むかを決定するステップと、 そのようなエントリを、それらを含む前記入力待ち行列から抽出するステップ とをさらに含むことを特徴とする請求項３６に記載の方法。
38. 【請求項３８】 各パーティションは、プロセッサ間割込みをそれから受け
    取る可能性のある他のパーティションそれぞれに別々の割込みベクトルを割り当
    て、前記送信するパーティションは、プロセッサ間割込みを前記受信するパーテ
    ィションに送るときに、前記受信するパーティションによってそれに割り当てら
    れた前記割込みベクトルを指定する、請求項３７に記載の方法において、さらに
    、前記受信するパーティションは、前記プロセッサ間割込みに応答して、 前記指定された割込みベクトルを使用して、前記送信するパーティションに関
    連する前記入力待ち行列を識別するステップと、 前記識別した入力待ち行列からエントリを抽出するステップと、 前記識別した入力待ち行列の前記オーバーフロー・フラグが設定されている場
    合に、前記オーバーフロー・フラグをリセットするステップと の代替ステップを実施することを特徴とする請求項３７に記載の方法。
39. 【請求項３９】 各パーティションごとに、前記パーティションが排他アク
    セス権を有する排他メモリ・ウインドウを前記メイン・メモリ内に規定するステ
    ップと、 受信するパーティションの入力待ち行列からエントリを抽出した後で、その排
    他メモリ・ウインドウ内の一時的な位置に前記エントリを格納するステップと をさらに含むことを特徴とする請求項３７に記載の方法。
40. 【請求項４０】 前記共用メモリ・ウインドウ内で規定する前記ステップは
    、パーティション間の通信を容易にするために、必要に応じて、パーティション
    に割り振ることのできる複数のメモリ・ページを含む領域をさらに含むことを特
    徴とする請求項３５に記載の方法。
41. 【請求項４１】 前記通信するステップは、 前記共用メモリ・ウインドウの１つまたは複数のページを前記送信するパーテ
    ィションに割り振るステップと、 前記送信するパーティションから前記受信するパーティションに通信すべき情
    報を、前記割り振ったページにコピーするステップと、 前記送信するパーティションに対応する、前記受信するパーティションの前記
    入力待ち行列中に、前記割り振ったページへのハンドルを含む前記エントリを作
    成するステップと、 前記受信するパーティション上でプロセッサ間割込みを生成して、前記エント
    リが作成されたことを前記受信するパーティションに信号で知らせるステップ とを含むことを特徴とする請求項４０に記載の方法。
42. 【請求項４２】 前記受信するパーティション上で実施される複数のステッ
    プであって、 前記プロセッサ間割込みを検出するステップと、 前記プロセッサ間割込みに応答して、前記受信するパーティションの前記セッ
    トの各入力待ち行列を検査して、入力待ち行列のいずれが他のパーティションか
    らの通信を表すエントリを含むかを決定するステップと、 そのようなエントリを、それらを含む前記入力待ち行列から抽出するステップ
    と、 抽出したエントリが、割り振られた１つまたは複数のメモリ・ページへのハン
    ドルを含む場合に、前記ハンドルを利用して、前記割り振られたページにアクセ
    スするステップ とをさらに含むことを特徴とする請求項４１に記載の方法。
43. 【請求項４３】 各パーティションが、プロセッサ間割込みをそれから受け
    取る可能性のある他のパーティションそれぞれに別々の割込みベクトルを割り当
    て、前記送信するパーティションが、プロセッサ間割込みを前記受信するパーテ
    ィションに送るときに、前記受信するパーティションによってそれに割り当てら
    れた前記割込みベクトルを指定する請求項４１の方法において、さらに、前記プ
    ロセッサ間割込みに応答して、前記受信するパーティションは、 前記指定された割込みベクトルを使用して、前記送信するパーティションに関
    連する前記入力待ち行列を識別するステップと、 前記識別した入力待ち行列からエントリを抽出するステップと、 抽出したエントリが、割り振られた１つまたは複数のメモリ・ページへのハン
    ドルを含む場合に、前記ハンドルを利用して、前記割り振られたページにアクセ
    スするステップと の代替ステップを実施することを特徴とする請求項４１に記載の方法。
44. 【請求項４４】 各入力待ち行列が、事前定義された数のエントリを格納す
    ることができ、前記入力待ち行列が一杯になったときに設定できるオーバーフロ
    ー・フラグを含むことを特徴とする請求項３５に記載の方法。
45. 【請求項４５】 前記通信するステップは、 前記送信するパーティションに対応する、前記受信するパーティションの前記
    入力待ち行列中に、前記受信するパーティションに送るべき情報を表すエントリ
    を作成するステップと、 前記エントリを作成したことによって前記入力待ち行列が一杯になった場合に
    、前記入力待ち行列の前記オーバーフロー・フラグを設定するステップと、 前記受信するパーティション上でプロセッサ間割込みを生成して、その入力待
    ち行列中に前記エントリが作成されたことを前記受信するパーティションに信号
    で知らせるステップ とを含むことを特徴とする請求項４４に記載の方法。
46. 【請求項４６】 受信するパーティション上で実施される複数のステップで
    あって、 前記プロセッサ間割込みを検出するステップと、 前記プロセッサ間割込みに応答して、前記受信するパーティションの前記入力
    待ち行列の各セットを検査して、前記入力待ち行列のいずれが他のパーティショ
    ンからの通信を表すエントリを含むかを決定するステップと、 そのようなエントリを、それらを含む前記入力待ち行列から抽出するステップ
    と、 エントリが抽出された入力待ち行列の前記オーバーフロー・フラグが設定され
    ている場合に、前記オーバーフロー・フラグをリセットするステップと をさらに含むことを特徴とする請求項４５に記載の方法。
47. 【請求項４７】 各パーティションは、プロセッサ間割込みをそれから受け
    取る可能性のある他のパーティションそれぞれに別々の割込みベクトルを割り当
    て、前記送信するパーティションがプロセッサ間割込みを前記受信するパーティ
    ションに送るときに、前記受信するパーティションによってそれに割り当てられ
    た前記割込みベクトルを指定する請求項４５に記載の方法であって、さらに、プ
    ロセッサ間割込みに応答して、受信するパーティションは、 前記指定された割込みベクトルを使用して、前記送信するパーティションに関
    連する前記入力待ち行列を識別するステップと、 前記識別した入力待ち行列からエントリを抽出するステップと、 エントリが抽出された入力待ち行列の前記オーバーフロー・フラグが設定され
    ている場合に、前記オーバーフロー・フラグをリセットするステップと の代替ステップを実施することを特徴とする請求項４５に記載の方法。
48. 【請求項４８】 各パーティションごとに、前記パーティションが排他アク
    セス権を有する別々の排他メモリ・ウインドウを前記メイン・メモリ内に規定す
    るステップをさらに含むことを特徴とする請求項３５に記載の方法。
49. 【請求項４９】 各入力待ち行列は、事前定義された数のエントリを格納す
    ることができ、前記入力待ち行列が一杯になったときに設定できるオーバーフロ
    ー・フラグを含むことを特徴とする請求項４８に記載の方法。
50. 【請求項５０】 前記通信するステップは、 前記送信するパーティションに対応する、前記受信するパーティションの前記
    入力待ち行列中に、前記受信するパーティションに送るべき情報を表すエントリ
    を作成するステップと、 前記エントリの前記作成によって前記入力待ち行列が一杯になった場合に、前
    記入力待ち行列に前記オーバーフロー・フラグを設定し、その後、前記入力待ち
    行列中に作成すべき追加のエントリがあれば、入力待ち行列がもはや一杯ではな
    くなったときに後で入力待ち行列に配置できるように、追加のエントリを前記送
    信するパーティションの前記排他メモリ・ウインドウ内のある位置に一時的に格
    納するステップと、 前記受信するパーティション上でプロセッサ間割込みを生成して、前記入力待
    ち行列が前記受信するパーティションに対するエントリを含むことを前記受信す
    るパーティションに信号で知らせるステップ とを含むことを特徴とする請求項４９に記載の方法。
51. 【請求項５１】 前記受信するパーティション上で実施される、 前記プロセッサ間割込みを検出し、別のパーティションからの通信を表すエン
    トリを含む入力待ち行列を突き止めるステップと、 前記入力待ち行列から前記エントリを抽出するステップと、 エントリが抽出された入力待ち行列の前記オーバーフロー・フラグが設定され
    ている場合に、前記オーバーフロー・フラグをリセットし、対応する送信するパ
    ーティションの、前記対応する入力待ち行列中のエントリを介して、前記対応す
    る送信するパーティションに通信を返信して、その送信するパーティションの排
    他メモリ・ウインドウ中に一時的に記憶されている可能性のあるエントリの送信
    をその送信するパーティションが再開できることを示すステップと をさらに含むことを特徴とする請求項５０に記載の方法。
52. 【請求項５２】 複数のオペレーティング・システムがコンピュータ・シス
    テム上で動作できるようにする方法であって、前記コンピュータ・システムが複
    数の処理モジュールと、メイン・メモリとを備え、前記方法は、 前記コンピュータ・システムの異なる処理モジュールを、前記コンピュータ・
    システム内の異なるパーティションに構成するステップであって、各パーティシ
    ョンは１つまたは複数の処理モジュールを含み、各パーティションは別々のオペ
    レーティング・システムを実行するように構成するステップと、 各パーティションに前記メイン・メモリ内の排他メモリ・ウインドウを割り当
    て、複数の前記パーティションが共用アクセス権を有する少なくとも１つの共用
    メモリを割り当てるステップと、 各パーティションが前記共用メモリのエリアをポーリングして、それに向けら
    れたメッセージが別のパーティションから共用メモリ・ウインドウ中に配置され
    たかどうかを決定するためのポーリング・プロセスに従って、前記共用メモリを
    介してある送信するパーティションからその他の受信するパーティションにメッ
    セージを通信するステップ を含むことを特徴とする方法。
53. 【請求項５３】 パーティションが他のパーティションに向けたメッセージ
    をその中に配置できる前記共用メモリ・ウインドウ内のメッセージ・バッファの
    別々のプールを、別々のオペレーティング・システムそれぞれに割り振るステッ
    プをさらに含むことを特徴とする請求項５２に記載の方法。
54. 【請求項５４】 前記パーティションによってポーリングされる、前記共用
    メモリの前記エリアは、各パーティションに１つずつ複数の出力待ち行列を含み
    、所与のパーティション用の前記出力待ち行列は、そのパーティションが前記他
    のパーティションに向けたメッセージを前記共用メモリ・ウインドウ中に配置し
    たかどうかを示し、前記通信するステップは、各パーティションが、前記他のパ
    ーティションの前記出力待ち行列をポーリングして、それら他のパーティション
    がそれに向けたメッセージを前記共用メモリ・ウインドウ中に配置したかどうか
    を決定することを含むことを特徴とする請求項５３に記載の方法。
55. 【請求項５５】 別のパーティションにメッセージを送るつもりであるパー
    ティション（送信するパーティション）が、前記共用メモリ・ウインドウ内のバ
    ッファ中に前記メッセージを配置するステップと、 前記送信するパーティションが、前記別のパーティションに向けたメッセージ
    が前記バッファ中に配置されたことの標識をその出力待ち行列中に記憶し、さら
    に前記バッファへのポインタも格納するステップと、 前記メッセージを向けられた前記パーティションが、送信するパーティション
    の前記出力待ち行列をポーリングして、それにより、前記メッセージが前記バッ
    ファ中に配置されたことを決定し、前記記憶されたポインタを使用してバッファ
    を突き止め、前記バッファから前記メッセージを取り出すステップと をさらに含むことを特徴とする請求項５４に記載の方法。
56. 【請求項５６】 複数の処理モジュールであって、各処理モジュールは複数
    のプロセッサを備え、１つまたは複数の処理モジュールのグループは、前記コン
    ピュータ・システム内の別々のパーティションとして構成され、各パーティショ
    ンが別々のオペレーティング・システムの制御下で動作する処理モジュールと、 メイン・メモリであって、各パーティションに排他メモリ・ウインドウがメイ
    ン・メモリ内で割り当てられており、排他メモリ・ウインドウへは、そのパーテ
    ィションだけしかアクセス権を有さず、排他メモリ・ウインドウ中では、そのパ
    ーティションのオペレーティング・システムが動作する、メイン・メモリと、 各パーティション中の前記プロセッサの物理アドレス空間を、前記パーティシ
    ョンに割り当てられた前記それぞれの排他メモリ・ウインドウにマッピングする
    手段であって、それにより、各パーティションの前記排他メモリ・ウインドウが
    、それぞれのオペレーティング・システムにはメイン・メモリ中に同じベース（
    基底）物理アドレスを有すると見えるようにするマッピング手段と を備えることを特徴とするコンピュータ・システム。
57. 【請求項５７】 各排他メモリ・ウインドウは、それぞれのオペレーティン
    グ・システムには０のベース（基底）物理アドレスを有すると見えるようにされ
    ることを特徴とする請求項５６に記載のコンピュータ・システム。
58. 【請求項５８】 前記マッピングする手段が、所与のパーティション上にあ
    る前記プロセッサの前記物理アドレス空間内の位置への参照を、そのパーティシ
    ョンに割り当てられた前記排他メモリ・ウインドウ内の前記対応する位置に再配
    置する手段を備えることを特徴とする請求項５６に記載のコンピュータ・システ
    ム。
59. 【請求項５９】 前記再配置する手段は、 メイン・メモリのベース（基底）物理アドレスから、前記所与のパーティショ
    ンに割り当てられた前記排他メモリ・ウインドウの前記開始までのオフセット（
    Ｒ_Ｌ ^ＯＳ）を保持するレジスタと、 前記所与のパーティション中のプロセッサによるその物理アドレス空間内の位
    置への各参照に前記オフセット（Ｒ_Ｌ ^ＯＳ）を加算し、それにより、これらの参
    照を前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置する加算器
    と を備えることを特徴とする請求項５８に記載のコンピュータ・システム。
60. 【請求項６０】 所与のパーティションの前記プロセッサの前記物理アドレ
    ス空間は、メモリ記憶に利用不可能なアドレスの範囲を含むことができ、前記利
    用不可能な範囲はメモリ・ホールを規定し、前記メモリ・ホールより上のアドレ
    スはハイ・メモリ範囲を規定し、メモリ・ホールより下のアドレスはロー・メモ
    リ範囲を規定し、前記コンピュータ・システムはさらに、前記マッピング機能の
    結果として、前記所与のパーティションの前記排他メモリ・ウインドウの、通常
    ならメモリ・ホールに対応することになる、部分を他の用途に再利用する手段を
    備えることを特徴とする請求項５６に記載のコンピュータ・システム。
61. 【請求項６１】 前記マッピングする手段は、 メイン・メモリの前記ベース（基底）物理アドレスから、前記所与のパーティ
    ションに割り当てられた前記排他メモリ・ウインドウの前記開始までのオフセッ
    ト（Ｒ_Ｌ ^ＯＳ）を保持するレジスタと、 前記メモリ・ホールのサイズを表す値（Ｒ_Ｃ ^ＯＳ）を保持するレジスタと、 （ｉ）その物理アドレス空間のロー・メモリ範囲内の位置への、前記所与のパ
    ーティション中のプロセッサによる、各参照に前記オフセット（Ｒ_Ｌ ^ＯＳ）を加
    算し、それにより、これらの参照を、前記排他メモリ・ウインドウ内のこれらに
    対応する位置に再配置し、 （ｉｉ）オフセットから前記メモリ・ホールの前記サイズを表す前記値を引い
    た値（Ｒ_Ｌ ^ＯＳ−Ｒ_Ｃ ^ＯＳ）を、その物理アドレス空間のハイ・メモリ範囲内の
    位置への、前記所与のパーティション中のプロセッサによる各参照に加算し、そ
    れにより、これらの参照を、前記排他メモリ・ウインドウ内のこれらに対応する
    位置に再配置して、前記排他メモリ・ウインドウの、通常なら前記メモリ・ホー
    ルに対応することになる部分を再利用する、ための加算器と を備えることを特徴とする請求項６０に記載のコンピュータ・システム。
62. 【請求項６２】 前記メイン・メモリは、さらに、前記排他メモリ・ウイン
    ドウとは別個の共用メモリ・ウインドウを備え、前記コンピュータ・システムは
    さらに、各パーティション上で、そのパーティションの前記プロセッサの前記物
    理アドレス空間の指定部分を前記メイン・メモリ内の前記共用メモリ・ウインド
    ウにマッピングする手段を備えることを特徴とする請求項５６に記載のコンピュ
    ータ・システム。
63. 【請求項６３】 所与のパーティション上にある前記プロセッサの前記物理
    アドレス空間の指定部分を前記共用メモリ・ウインドウにマッピングする前記手
    段は、さらに、 前記パーティション上にある前記プロセッサの前記物理アドレス空間の前記ベ
    ース（基底）アドレスから、その物理アドレス空間の前記指定部分の前記開始ま
    でのオフセット（Ｓ_ＢＡＳＥ ^ＯＳ）を保持するレジスタと、 前記メイン・メモリの前記ベース（基底）アドレスから、前記メイン・メモリ
    内の前記共用メモリ・ウインドウの前記開始までのオフセット（Ｓ_ＢＡＳＥ ^{ＭＳ Ｕ} ）を保持するレジスタと、 オフセット間の差（Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ）を、前記所与のパー
    ティション中のプロセッサによる前記指定部分内の位置への各参照に加え、それ
    により、これらの参照を、前記メイン・メモリの前記共用メモリ・ウインドウ内
    のこれらに対応する位置に再配置する加算器と を備えることを特徴とする請求項５９に記載のコンピュータ・システム。
64. 【請求項６４】 前記パーティションの１つ１つは、異なるオペレーティン
    グ・システムの前記制御下で動作することを特徴とする請求項５６に記載のコン
    ピュータ・システム。
65. 【請求項６５】 前記パーティションの１つ１つは、同じオペレーティング
    ・システムの異なるインスタンスの前記制御下で動作することを特徴とする請求
    項５６に記載のコンピュータ・システム。
66. 【請求項６６】 （ｉ）複数の処理モジュールであって、各処理モジュール
    は複数のプロセッサを備え、１つまたは複数の処理モジュールのグループは、コ
    ンピュータ・システム内の別々のパーティションとして構成され、各パーティシ
    ョンは別々のオペレーティング・システムの制御下で動作する、処理モジュール
    と、（ｉｉ）メイン・メモリであって、各パーティションに排他メモリ・ウイン
    ドウがメイン・メモリ内で割り当てられており、排他メモリ・ウインドウへは、
    そのパーティションだけしかアクセス権を有さず、排他メモリ・ウインドウ中で
    は、そのパーティションのオペレーティング・システムが動作する、メイン・メ
    モリとを備えるコンピュータ・システムにおいて、各パーティションの前記排他
    メモリ・ウインドウを、それぞれのオペレーティング・システムには、メイン・
    メモリ中の同じベース（基底）物理アドレスを有すると見えるようにする方法で
    あって、 所与のパーティション上にある前記プロセッサの前記物理アドレス空間内の位
    置への参照を、そのパーティションに割り当てられた前記排他メモリ・ウインド
    ウ内の前記対応する位置に再配置するステップ を含むことを特徴とする方法。
67. 【請求項６７】 前記再配置するステップは、 前記メイン・メモリの前記ベース（基底）物理アドレスから、所与のパーティ
    ションに割り当てられた前記排他メモリ・ウインドウの前記開始までのオフセッ
    ト（Ｒ_Ｌ ^ＯＳ）を表す値を格納するステップ、および そのパーティション中のプロセッサによるその物理アドレス空間内の位置への
    各参照に前記オフセット（Ｒ_Ｌ ^ＯＳ）を加算し、それにより、これらの参照を前
    記排他メモリ・ウインドウ内のこれらに対応する位置に再配置するステップ を含むことを特徴とする請求項６６に記載の方法。
68. 【請求項６８】 所与のパーティションの前記プロセッサの前記物理アドレ
    ス空間は、メモリ記憶に利用不可能なアドレスの範囲を含むことができ、前記利
    用不可能な範囲はメモリ・ホールを規定し、前記メモリ・ホールより上のアドレ
    スはハイ・メモリ範囲を規定し、前記メモリ・ホールより下のアドレスはロー・
    メモリ範囲を規定し、前記方法はさらに、前記再配置するステップの結果として
    、前記所与のパーティションの前記排他メモリ・ウインドウの、通常なら前記メ
    モリ・ホールに対応することになる部分を他の用途に再利用することを含むこと
    を特徴とする請求項５６に記載の方法。
69. 【請求項６９】 前記再配置するステップと再利用するステップは、 メイン・メモリの前記ベース（基底）物理アドレスから、前記所与のパーティ
    ションに割り当てられた前記排他メモリ・ウインドウの前記開始までのオフセッ
    ト（Ｒ_Ｌ ^ＯＳ）を表す値を格納するステップと、 前記メモリ・ホールのサイズを表す値（Ｒ_Ｃ ^ＯＳ）を格納するステップと、 前記所与のパーティション中のプロセッサによるその物理アドレス空間の前記
    ロー・メモリ範囲内の位置への各参照にオフセット（Ｒ_Ｌ ^ＯＳ）を加算し、それ
    により、これらの参照を、前記排他メモリ・ウインドウ内のこれらに対応する位
    置に再配置するステップ、および 前記オフセットから前記メモリ・ホールの前記サイズを引いた値（Ｒ_Ｌ ^ＯＳ−
    Ｒ_Ｃ ^ＯＳ）を、前記所与のパーティション中のプロセッサによるその物理アドレ
    ス空間の前記ハイ・メモリ範囲内の位置への各参照に加算し、それにより、これ
    らの参照を、前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置し
    て、前記排他メモリ・ウインドウの、通常なら前記メモリ・ホールに対応するこ
    とになる部分を再利用するステップ を含むことを特徴とする請求項６８に記載の方法。
70. 【請求項７０】 前記メイン・メモリはさらに、前記排他メモリ・ウインド
    ウとは別個の共用メモリ・ウインドウを備え、前記方法はさらに、 各パーティション上で、そのパーティションの前記プロセッサの前記物理アド
    レス空間の一部を前記メイン・メモリ内の前記共用メモリ・ウインドウに対応す
    るように指定するステップ、および パーティションのプロセッサによるその物理アドレス空間の前記指定部分内の
    位置への参照を、前記メイン・メモリ内の前記共用メモリ・ウインドウ内の前記
    対応する位置に再配置するステップ を含むことを特徴とする請求項５６に記載の方法。
71. 【請求項７１】 パーティション上のプロセッサによるその物理アドレスの
    前記指定部分への参照を、前記共用メモリ・ウインドウ中の前記対応する位置に
    再配置する前記ステップは、 そのパーティション上にある前記プロセッサの前記物理アドレス空間の前記ベ
    ース（基底）アドレスから、その物理アドレス空間の前記指定部分の前記開始ま
    でのオフセット（Ｓ_ＢＡＳＥ ^ＯＳ）を表す値を格納するステップと、 前記メイン・メモリの前記ベース（基底）アドレスから、前記メイン・メモリ
    内の前記共用メモリ・ウインドウの前記開始までのオフセット（Ｓ_ＢＡＳＥ ^{ＭＳ Ｕ} ）を表す値を格納するステップと、および 前記格納したオフセット間の前記差（Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ）を
    、そのパーティション中のプロセッサによる前記指定部分内の位置への参照に加
    えるステップ を含み、それにより、これらの参照を、前記メイン・メモリの前記共用メモリ
    ・ウインドウ内のこれらに対応する位置に再配置することを特徴とする請求項７
    ０に記載の方法。
72. 【請求項７２】 各排他メモリ・ウインドウは、それぞれのオペレーティン
    グ・システムには０のベース（基底）物理アドレスを有すると見えるようにされ
    ることを特徴とする請求項５６に記載の方法。
73. 【請求項７３】 複数の処理モジュールであって、各処理モジュールは複数
    のプロセッサを備え、１つまたは複数の処理モジュールのグループは前記コンピ
    ュータ・システム内の別々のパーティションとして構成され、各パーティション
    が別々のオペレーティング・システムの制御下で動作する処理モジュールと、 メイン・メモリであって、各パーティションに排他メモリ・ウインドウがメイ
    ン・メモリ内で割り当てられており、排他メモリ・ウインドウへは、そのパーテ
    ィションだけしかアクセス権を有さず、排他メモリ・ウインドウ中では、そのパ
    ーティションの前記オペレーティング・システムが動作し、複数のパーティショ
    ンが共用アクセス権を有する共用メモリ・ウインドウもその中にあるメイン・メ
    モリと、 各パーティション中の前記プロセッサの前記物理アドレス空間を、前記パーテ
    ィションに割り当てられた前記それぞれの排他メモリ・ウインドウにマッピング
    し、それにより、各パーティションの前記排他メモリ・ウインドウが、それぞれ
    のオペレーティング・システムには前記メイン・メモリ中の同じベース（基底）
    物理アドレスを有すると見えるようにする手段と、 前記複数のパーティション上で実行され、それらのパーティションが前記共用
    メモリ・ウインドウを介して相互に通信できるようにするプログラム・コードと
    を備えることを特徴とするコンピュータ・システム。
74. 【請求項７４】 前記パーティションの１つ１つは、前記異なるオペレーテ
    ィング・システムの制御下で動作することを特徴とする請求項７３に記載のコン
    ピュータ・システム。
75. 【請求項７５】 前記パーティションの１つ１つは、同じオペレーティング
    ・システムの異なるインスタンスの制御下で動作することを特徴とする請求項７
    ３に記載のコンピュータ・システム。
76. 【請求項７６】 前記プログラム・コードは、送信するパーティションがプ
    ロセッサ間割込みを受信するパーティション上で生成して、前記共用メモリ・ウ
    インドウを介して情報が受信するパーティションに転送されていることを前記受
    信するパーティションに信号で知らせるための、プロセスを実装することを特徴
    とする請求項７３に記載のコンピュータ・システム。
77. 【請求項７７】 前記共用メモリ・ウインドウは、各パーティションに関連
    する入力待ち行列のセットを含み、所与のパーティションに関連する前記セット
    の各入力待ち行列が、別のパーティションに対応し、その別のパーティションか
    らの通信を表すエントリを格納することを特徴とする請求項７６に記載のコンピ
    ュータ・システム。
78. 【請求項７８】 前記共用メモリ・ウインドウがさらに、パーティション間
    の情報の通信を容易にするために必要に応じて前記パーティションに割り振るこ
    とのできる複数のメモリ・ページを含むことを特徴とする請求項７７に記載のコ
    ンピュータ・システム。
79. 【請求項７９】 各パーティションが特定のページにおける所有権を有する
    ことができ、前記ページは、どのパーティションが前記ページにおける所有権を
    有するかを指定する情報を含むヘッダを有することを特徴とする請求項７８に記
    載のコンピュータ・システム。
80. 【請求項８０】 前記ページの前記ヘッダはさらにロック・フィールドを含
    み、前記ロック・フィールドにより、あるパーティションが、あるページの前記
    ヘッダ中の所有権情報を更新するために前記ページへの排他アクセス権を獲得す
    ることができ、それにより、異なるパーティションから前記ページへの複数アク
    セスの同期をとる機構が提供されることを特徴とする請求項７９に記載のコンピ
    ュータ・システム。
81. 【請求項８１】 前記共用メモリ・ウインドウは、それに関連する、システ
    ム全体のロック・フィールドを有し、前記ロック・フィールドにより、あるパー
    ティションは、１つまたは複数のページを割り振るために前記共用メモリ・ペー
    ジへの排他アクセスを獲得することができ、それにより、異なるパーティション
    からの複数のメモリ・ページ割り振り要求の同期をとる機構が提供されることを
    特徴とする請求項８０に記載のコンピュータ・システム。
82. 【請求項８２】 ページのロック・フィールドを獲得することにより、前記
    システム全体のロック・フィールドを獲得する必要なしに前記ページの所有権情
    報を更新することができることを特徴とする請求項８０に記載のコンピュータ・
    システム。
83. 【請求項８３】 あるパーティション（送信するパーティション）が別のパ
    ーティション（受信するパーティション）と通信するようにするために、送信す
    るパーティション上のプログラム・コードは、 （ｉ）前記送信するパーティションに対応する、前記受信するパーティション
    の前記入力待ち行列中にエントリを作成するようにし、 （ｉｉ）前記受信するパーティション上でプロセッサ間割込みを生成して、そ
    の入力待ち行列中にエントリが作成されたことを前記受信するパーティションに
    信号で知らせるようにする ことを特徴とする請求項７７に記載のコンピュータ・システム。
84. 【請求項８４】 前記受信するパーティション上で前記プロセッサ間割込み
    が検出されたとき、前記受信するパーティション上の前記プログラム・コードは
    、 （ｉ）その各入力待ち行列を検査して、前記入力待ち行列が他のパーティショ
    ンからの通信を表すエントリを含んでいるかを決定するようにし、 （ｉｉ）そのようなエントリを、それらを含む前記入力待ち行列から抽出する
    ようにする ことを特徴とする請求項８３に記載のコンピュータ・システム。
85. 【請求項８５】 各入力待ち行列は、事前定義された数のエントリを格納す
    ることができ、前記入力待ち行列が一杯になったときに設定されて、前記入力待
    ち行列からエントリが抽出されたときに受信するパーティションによってリセッ
    トされるオーバーフロー・フラグを含むことを特徴とする請求項７７に記載のコ
    ンピュータ・システム。
86. 【請求項８６】 前記プログラム・コードはポーリング・プロセスを実装し
    、ポーリング・プロセスにより、各パーティションは、前記共用メモリ・ウイン
    ドウ内のエリアをポーリングして、それに向けられた通信が別のパーティション
    から前記共用メモリ・ウインドウ中に配置されたかどうかを決定することを特徴
    とする請求項７３に記載のコンピュータ・システム。
87. 【請求項８７】 前記エリアは、各パーティションに１つずつ複数の出力待
    ち行列を含み、所与のパーティション用の前記出力待ち行列は、そのパーティシ
    ョンが前記他のパーティションに向けた通信を前記共用メモリ・ウインドウ中に
    配置したかどうかを示し、各パーティションは、前記他のパーティションの前記
    出力待ち行列をポーリングして、それら他のパーティションがそれに向けた通信
    を前記共用メモリ・ウインドウ中に配置したかどうかを決定することを特徴とす
    る請求項８６に記載のコンピュータ・システム。
88. 【請求項８８】 送信するパーティションから前記共用メモリ・ウインドウ
    中に配置され、別のパーティションに受け取られるように意図された通信に対し
    、前記送信するパーティションの前記出力待ち行列は、前記共用メモリ・ウイン
    ドウ内の、その通信を含むバッファの前記位置を指定することを特徴とする請求
    項８７に記載のコンピュータ・システム。
89. 【請求項８９】 各パーティションに、他のパーティションに向けた通信を
    その中に配置すことのできるメッセージ・バッファの別々のプールが割り当てら
    れることを特徴とする請求項８８に記載のコンピュータ・システム。
90. 【請求項９０】 各排他メモリ・ウインドウが、それぞれのオペレーティン
    グ・システムには０のベース（基底）物理アドレスを有すると見えるようにされ
    ることを特徴とする請求項７３に記載のコンピュータ・システム。
91. 【請求項９１】 前記マッピングする手段が、所与のパーティション上にあ
    る前記プロセッサの前記物理アドレス空間内の位置への参照を、そのパーティシ
    ョンに割り当てられた前記排他メモリ・ウインドウ内の前記対応する位置に再配
    置する手段をさらに備えることを特徴とする請求項７３に記載のコンピュータ・
    システム。
92. 【請求項９２】 前記再配置する手段は、 メイン・メモリの前記ベース（基底）物理アドレスから、前記所与のパーティ
    ションに割り当てられた前記排他メモリ・ウインドウの開始までのオフセット（
    Ｒ_Ｌ ^ＯＳ）を保持するレジスタと、 前記所与のパーティション中のプロセッサによるその物理アドレス空間内の位
    置への各参照に前記オフセット（Ｒ_Ｌ ^ＯＳ）を加算し、それにより、これらの参
    照を、前記排他メモリ・ウインドウ内のこれらに対応する位置に再配置する加算
    器と を備えることを特徴とする請求項９１に記載のコンピュータ・システム。
93. 【請求項９３】 所与のパーティションの前記プロセッサの前記物理アドレ
    ス空間は、メモリ記憶に利用不可能なアドレスの範囲を含むことができ、前記利
    用不可能な範囲はメモリ・ホールを規定し、前記メモリ・ホールより上のアドレ
    スはハイ・メモリ範囲を規定し、前記メモリ・ホールより下のアドレスはロー・
    メモリ範囲を規定し、前記コンピュータ・システムはさらに、前記マッピング機
    能の結果として、前記所与のパーティションの排他メモリ・ウインドウの、通常
    ならメモリ・ホールに対応することになる部分を他の用途に再利用する手段を備
    えることを特徴とする請求項７３に記載のコンピュータ・システム。
94. 【請求項９４】 前記マッピングする手段は、 メイン・メモリの前記ベース（基底）物理アドレスから、前記所与のパーティ
    ションに割り当てられた前記排他メモリ・ウインドウの前記開始までのオフセッ
    ト（Ｒ_Ｌ ^ＯＳ）を保持するレジスタと、 前記メモリ・ホールのサイズを表す値（Ｒ_Ｃ ^ＯＳ）を保持するレジスタと、 （ｉ）前記所与のパーティション中のプロセッサによるその物理アドレス空間
    の前記ロー・メモリ範囲内の位置への各参照に前記オフセット（Ｒ_Ｌ ^ＯＳ）を加
    算し、それにより、これらの参照を、排他メモリ・ウインドウ内のこれらに対応
    する位置に再配置し、 （ｉｉ）前記オフセットから前記メモリ・ホールの前記サイズを表す前記値を
    引いた値（Ｒ_Ｌ ^ＯＳ−Ｒ_Ｃ ^ＯＳ）を、前記所与のパーティション中のプロセッサ
    によるその物理アドレス空間の前記ハイ・メモリ範囲内の位置への各参照に加算
    し、それにより、これらの参照を、前記排他メモリ・ウインドウ内のこれらに対
    応する位置に再配置して、排他メモリ・ウインドウの、通常なら前記メモリ・ホ
    ールに対応することになるその部分を再利用する ための、加算器と を備えることを特徴とする請求項９３に記載のコンピュータ・システム。
95. 【請求項９５】 各パーティション上で、そのパーティションの前記プロセ
    ッサの前記物理アドレス空間の指定部分を前記メイン・メモリ内の前記共用メモ
    リ・ウインドウにマッピングする手段をさらに備えることを特徴とする請求項７
    ３に記載のコンピュータ・システム。
96. 【請求項９６】 所与のパーティション上にある前記プロセッサの前記物理
    アドレス空間の指定部分を前記共用メモリ・ウインドウにマッピングする前記手
    段は、さらに、 前記パーティション上にある前記プロセッサの前記物理アドレス空間の前記ベ
    ース（基底）アドレスから、その物理アドレス空間の前記指定部分の前記開始ま
    でのオフセット（Ｓ_ＢＡＳＥ ^ＯＳ）を保持するレジスタと、 前記メイン・メモリの前記ベース（基底）アドレスから、前記メイン・メモリ
    内の前記共用メモリ・ウインドウの前記開始までのオフセット（Ｓ_ＢＡＳＥ ^{ＭＳ Ｕ} ）を保持するレジスタと、 前記オフセット間の前記差（Ｓ_ＢＡＳＥ ^ＭＳＵ−Ｓ_ＢＡＳＥ ^ＯＳ）を、前記所
    与のパーティション中のプロセッサによる前記指定部分内の位置への各参照に加
    え、それにより、これらの参照を、前記メイン・メモリの前記共用メモリ・ウイ
    ンドウ内のこれらに対応する位置に再配置する加算器と を備えることを特徴とする請求項９５に記載のコンピュータ・システム。