JP2002374098A - 半導体パッケージ及び半導体パッケージの実装方法 - Google Patents

半導体パッケージ及び半導体パッケージの実装方法

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Abstract

(57)【要約】 【課題】実装前において半導体パッケージの方向の確認
を簡便な方法で行うことができる、作業性に優れた半導
体パッケージの実装方法を提供し、そのために用いられ
る半導体パッケージを提供する。 【解決手段】半導体パッケージ本体2の表面上に設けら
れた四角形状の表示部4の一角は、他の角とは面取り寸
法が異なるように面取りがなされている。カメラによっ
てこの面取り部が適正な位置にあると画像認識されれ
ば、半導体パッケージ1の配置方向は適正であると判断
される。一方、適正な位置にないと画像認識されれば、
適正な方向となるまで半導体パッケージ1の配置方向を
修正する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
及び半導体パッケージの実装方法に関し、特に、基板へ
の実装時における半導体パッケージの配置方向の確認が
容易な半導体パッケージ及び半導体パッケージの実装方
法に関する。
【0002】
【従来の技術】従来、半導体パッケージの基板への実装
は、主に以下の2つの方法により行われていた。第1の
方法は、半導体パッケージの上方からカメラによりリー
ド位置を画像認識し、半導体パッケージの配置方向を確
認した後、半導体パッケージを基板上へマウントしてリ
フローするものである。第2の方法は、半導体パッケー
ジの下方からカメラによりリード位置を画像認識した
後、半導体パッケージを基板上へマウントし、マウント
された半導体パッケージの上方からカメラにより半導体
パッケージの配置方向を確認した後、リフローするもの
である。いずれの場合も、半導体パッケージの配置方向
を確認する際、半導体パッケージのコーナーの面取り形
状を画像認識させることによって、配置方向が適正な方
向であるか否かの判定を行っている。具体的には、図1
3に示すように、半導体パッケージ1の各コーナーは面
取りがなされ、そのうちの一つのコーナーだけは面取り
寸法が他のコーナーと異なっている。この面取り寸法が
異なっているコーナーの位置を画像認識することによっ
て、半導体パッケージの配置方向が適正であるか否かを
判断する。適正かどうかの判断にあたっては、面取りが
あるかないかを判断できるよう、ある閾値を設定し、こ
の閾値を超えたものは配置方向が不適とする。半導体パ
ッケージの方向を確認して半導体パッケージを基板上へ
マウントすることにより、実装位置の精度を向上させた
例が、特開2000−49446号公報において提案さ
れている。
【0003】
【発明が解決しようとする課題】しかし、半導体パッケ
ージのコーナーの面取り形状は、半導体パッケージの組
み立てメーカーによって異なっているため、複数の組み
立てメーカーによって製造された半導体パッケージの実
装を行う場合には、画像認識処理において、面取り寸法
の設定の違いやばらつきに対応して、画像処理のための
画像処理閾値を組み立てメーカーごとに設定しなければ
ならないという不都合があった。また、特開2000−
49446号公報において提案された発明は、実装基板
側にマーキングを付し、このマーキングによって半導体
パッケージの位置決めを行うものであるため、実装後に
しか半導体パッケージの方向の確認を行うことができ
ず、実装前に半導体パッケージの方向の確認を行うこと
により、パッケージの向きの適否を判断することができ
なかった。また、従来の技術では、半導体パッケージの
方向を認識して適正な方向に回転させる機構を持ってい
ないため、誤った方向でトレイ等に入っている半導体パ
ッケージは、誤った方向のままでマウントされることが
問題となっていた。本発明は、このような事情を考慮し
てなされたもので、基板への実装前において半導体パッ
ケージの配置方向の確認を簡便な方法で行って適正な方
向に配置することにより、作業性に優れた半導体パッケ
ージの実装方法を提供し、この実装方法のために用いら
れる半導体パッケージを提供することを目的とする。
【0004】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項1記載の発明は、半導体パッケージを基板
に実装する際の配置方向を定めるための識別手段が設け
られていることを特徴とする半導体パッケージである。
請求項2記載の発明は、請求項1記載の発明において、
識別手段は、パッケージ上面に設けられている四角形状
の表示部の少なくとも一つの角が、他の角とは形状が異
なるように形成されたものであることによることを特徴
とする。請求項3記載の発明は、請求項1又は2記載の
発明において、識別手段は、パッケージ上面に設けられ
ている捺印によるものであることを特徴とする。
【0005】請求項4記載の発明は、半導体パッケージ
のリード位置を画像認識する工程と、半導体パッケージ
を基板上に配置する工程と、半導体パッケージの配置方
向を画像認識する工程と、半導体パッケージを基板上へ
マウントする工程とからなる半導体パッケージの実装方
法において、半導体パッケージの配置方向を画像認識す
る工程は、半導体パッケージに設けられた識別手段を認
識することによって、半導体パッケージの配置方向が適
正な方向であるかを判断する工程からなることを特徴と
する半導体パッケージの実装方法である。請求項5記載
の発明は、請求項4記載の半導体パッケージの実装方法
において、前記半導体パッケージに設けられた識別手段
の認識は、前記半導体パッケージの表面をいくつかの領
域に分割し、分割されたどの領域において識別手段が画
像認識されるかによって行い、前記識別手段の位置に応
じて半導体パッケージを必要な角度だけ回転させて適正
な方向に配置することを特徴とする。請求項6記載の発
明は、請求項4記載の半導体パッケージの実装方法にお
いて、前記半導体パッケージに設けられた識別手段の認
識は、前記半導体パッケージの表面の任意の領域を画像
認識し、この領域において前記識別手段が画像認識され
るかによって行い、前記識別手段の認識の有無により半
導体パッケージを必要に応じて回転させて適正な方向に
配置することを特徴とする。
【0006】請求項7記載の発明は、半導体パッケージ
のリード位置をレーザ光により認識する工程と、該半導
体パッケージを基板上に配置する工程と、該半導体パッ
ケージの配置方向をレーザ光により認識する工程と、該
半導体パッケージを基板上へマウントする工程とからな
る半導体パッケージの実装方法において、前記半導体パ
ッケージの配置方向をレーザ光により認識する工程は、
前記半導体パッケージ表面をレーザ光で走査し、反射光
の反射率パターンもしくは反射光の変化パターンにより
前記半導体パッケージに設けられた識別手段の位置を認
識することによって、前記半導体パッケージの配置方向
が適正な方向であるかを判断する工程からなることを特
徴とする半導体パッケージの実装方法である。
【0007】
【発明の実施の形態】以下、本発明を詳細に説明する。
まず、本発明の半導体パッケージの例について説明す
る。図1は、本発明の半導体パッケージの第1の例の上
面図である。図1(a)及び(b)において、符号1は
半導体パッケージであり、符号2は、半導体パッケージ
本体、符号3はリードである。半導体パッケージ本体2
において、角2aは他の角とは面取り寸法が異なるよう
に面取りがなされている。図1(a)及び(b)に示し
た半導体パッケージ1は、異なる組み立てメーカーによ
って作製されているため、半導体パッケージ本体2の角
2aの面取り寸法は互いに異なっている。符号4は、半
導体パッケージ本体2の表面に設けられた表示部であ
る。この表示部はパッケージ本体の上面の平坦な部分の
形状に沿う四角形状の表示部となっている。この表示部
4の一角である角4aは面取りがなされている。この表
示部もしくは少なくともその表示部の面取り寸法は、異
なる組み立てメーカーによって作製されて、パッケージ
の面取り寸法が異なる半導体パッケージであっても同一
となるように設定されている。ここでいう面取り寸法と
は、表示部の面取り部の辺の長さや角度等の寸法を指
す。
【0008】このように、この例においては、半導体パ
ッケージ1の表示部4を画像認識して面取り部分を判断
して半導体パッケージ1の配置方向を確認するにあたっ
て、半導体パッケージ1は、表示部4の一角が同一の面
取り寸法で面取りがなされているため、画像処理のため
の画像処理閾値を組み立てメーカーごとに設定すること
なく、同じ閾値のままで行うことができる。この例によ
ると、半導体パッケージ本体2の上面に設けられた表示
部4の一角を同一の面取り寸法で面取りすることによっ
て、異なる組み立てメーカーによって作製された半導体
パッケージであっても、半導体パッケージを基板上に実
装する際の半導体パッケージの配置方向を容易に確認す
ることができる半導体パッケージを提供することができ
る。
【0009】次に、本発明の半導体パッケージの第2の
例について説明する。図2は、本発明の半導体パッケー
ジの第2の例の上面図である。符号5は、半導体パッケ
ージ本体2の一角2aの近傍に設けられている捺印であ
り、半導体パッケージを基板上に実装する際に、半導体
パッケージの配置方向の確認を行うために設けられてい
るものである。この捺印5は、インク又はレーザ照射に
よって付される。捺印5の形状として、図2には円形、
三角形、四角形、矢印形状のものを示しているが、これ
に限定されるものではなく、図形として認識できるもの
であれば何であってもよい。この例によると、半導体パ
ッケージ本体2の所定の場所に捺印5を付することによ
って、異なる組み立てメーカーによって作製された半導
体パッケージであっても、半導体パッケージを基板上に
実装する際の半導体パッケージの配置方向を容易に確認
することができる半導体パッケージを提供することがで
きる。
【0010】以上の説明においては、半導体パッケージ
1の配置方向を識別するための手段として、半導体パッ
ケージ本体2の上面に設けられている四角形状の表示部
4の一角を同一の面取り寸法で面取りする手段、及び半
導体パッケージ本体2の所定の場所に捺印5を付する手
段を用いているが、表示部は、一つの方位にある部分
が、他の部分と形状が異なっていればよく、四角形状で
ある必要はない。また、上記手段を組み合わせた表示を
行ってもよい。なお、本発明においては、半導体パッケ
ージ1の種類は特に限定されるものではなく、QFP
(Quad Flat Package)、QFN(Quad Flat Non-leaded
package)、CSP(Chip Size Package) 等のすべての
半導体パッケージに対して適用可能である。
【0011】次に、本発明の半導体パッケージの実装方
法の例について説明する。図3は、本発明の半導体パッ
ケージの実装方法の例を示す図である。半導体パッケー
ジ1を基板10上に配置する際、半導体パッケージ1の
上面から、カメラ11を用いて、リード3の位置を画像
認識により確認し調整した後、半導体パッケージ1を基
板10上に配置する。次に、半導体パッケージ本体2の
上面を、カメラ11により画像認識する。図1に示した
ように、表示部4の一角である角4aが同一の面取り寸
法で面取りがなされている半導体パッケージ1の場合に
は、この面取り部を認識する。また、図2に示したよう
に、半導体パッケージ本体2の所定に位置に捺印5が設
けられている半導体パッケージ1の場合には、捺印5の
位置を認識する。その結果、この角4aの面取り部又は
捺印5の位置が適正に認識されれば、半導体パッケージ
1の配置方向は適正であると判断される。一方、角4a
の面取り部又は捺印5が適正に認識されなければ、半導
体パッケージ1の配置方向は適正でないと判断され、適
正な方向と判断されるまで半導体パッケージ1の配置方
向を修正する。
【0012】以下に、半導体パッケージ1の配置方向の
適否を判断する方法について具体的に説明する。ここで
は、図2において例示した特徴ある捺印を表示部4の一
角に付した場合について説明するが、表示部4に面取り
部を設けた場合についても同様である。図4は、半導体
パッケージ1の配置方向の適否を判断する方法をフロー
チャートとして表現したものである。まず、表示部4の
一角に付された捺印を画像認識する。この画像認識にお
いては、あらかじめ適正な位置にある半導体パッケージ
1の画像をデジタル信号に変換した画像認識データを記
憶装置に記憶しておく。そして、測定対象である半導体
パッケージ1の画像をデジタル信号に変換して、画像認
識データを得る。ここでは、CCDカメラ等で画像を取
り込み、この取り込まれた画像に対し、輪郭強調、コン
トラスト強調して、認識された画像パターンを他の画像
パターンと比較しやすくする。このようなコントラスト
強調を行うと、半導体パッケージ1は通常黒褐色である
ため認識された画像パターンは真黒となり、印字パター
ンとの識別は容易となる。また、輪郭強調を行うこと
で、印字の形状くずれ、汚れ、ゴミ等のために認識しに
くい場合であっても、輪郭の特徴点のみを取り出すこと
ができるため、誤認防止率を向上することができる。次
に、上述した画像認識データを基に、半導体パッケージ
1の配置方向の適否の判断を行う。すなわち、適正な位
置にある半導体パッケージ1の画像認識データと、測定
対象である半導体パッケージ1の画像認識データが一致
するかしないかを判断する。この判断の結果、画像認識
データが一致すれば、配置方向が適正であるので、半導
体パッケージ1を吸着して基板10上へマウントする。
一方、配置方向が適正でないときは、吸着後に半導体パ
ッケージ1を適正な方向に回転した後基板10上へマウ
ントする。
【0013】図5に、半導体パッケージ1の配置方向の
適否を判断する他の方法について説明する。図5(a)
では、半導体パッケージ本体2の画像認識領域を、領域
A、領域B、領域C、領域Dの4つの領域に分けてお
り、ここでは捺印5が領域A内にあるときが適正な配置
方向とする。図5(b)は、半導体パッケージ1の配置
方向の判定方法の一例をフローチャートとして示したも
のであり、まず、領域Aの画像認識を行う。この領域A
の画像認識において、捺印5を認識できたときは半導体
パッケージ1は適正な方向にあると判断される。捺印5
を認識できないときは、領域Bの画像認識を行い、捺印
5を認識できたときは半導体パッケージ1を吸着後右回
りに90°回転させる。捺印5を認識できないときは、
領域Cの画像認識を行う。この領域Cの画像認識におい
て、捺印5を認識できたときは半導体パッケージ1を吸
着後右回りに180°回転させる。捺印5を認識できな
いときは、領域Dの画像認識を行い、捺印5を認識でき
たときは半導体パッケージ1を吸着後右回りに270°
回転させる。捺印5を認識できないときは、エラーメッ
セージを発する。なお、以上の説明においては、領域
A、領域B、領域C、領域Dの4つの領域を順次画像認
識しているが、領域A、領域B、領域C、領域D全体を
一括して画像認識し、この認識パターンと、半導体パッ
ケージ1が適正な配置方向となっているときの記憶登録
された認識パターンとを比較する方法を用いてもよい。
【0014】図6に、半導体パッケージ1の配置方向の
適否を判断する他の方法について説明する。この例は、
半導体パッケージ1を回転可能な中間テーブル上に配置
し、画像認識を行うごとに必要に応じて半導体パッケー
ジ1を回転させて適正な方向に配置するものである。図
6(a)は、半導体パッケージ本体2の一角2a付近の
領域をCCDカメラで画像認識している様子を示してい
る。ここでは、半導体パッケージ1が適正な配置方向に
あるため、半導体パッケージ本体2上に付された捺印5
がCCDカメラによって画像認識されている場合を示し
ている。図6(b)は、この例の半導体パッケージ1の
配置方向の判定方法をフローチャートとして示したもの
であり、半導体パッケージ1を中間テーブル上に移動さ
せた後、CCDカメラによって半導体パッケージ本体2
上の定められた領域を画像認識する。この画像認識によ
って捺印5を認識できたときは半導体パッケージ1は適
正な方向にあると判断され、吸着後基板上にマウントさ
れる。捺印5を認識できないときは、半導体パッケージ
1を90°回転させた後画像認識を行う。この画像認識
によって捺印5を認識できたときは半導体パッケージ1
は適正な方向にあると判断され、吸着後基板上にマウン
トされる。捺印5を認識できないときは、半導体パッケ
ージ1をさらに90°回転させた後画像認識を行う。こ
の画像認識によって捺印5を認識できたときは半導体パ
ッケージ1は適正な方向にあると判断され、吸着後基板
上にマウントされる。捺印5を認識できないときは、半
導体パッケージ1をさらに90°回転させた後画像認識
を行う。この画像認識によって捺印5を認識できたとき
は半導体パッケージ1は適正な方向にあると判断され、
吸着後基板上にマウントされる。捺印5を認識できない
ときは、エラーメッセージを発する。
【0015】さらに、半導体パッケージ1の配置方向を
適正化する方法として、以上説明した画像認識に替え
て、半導体パッケージ本体2の表面に対してレーザ光を
走査してその反射光を測定することにより、半導体パッ
ケージ1の配置方向を適正化することもできる。以下
に、その具体例について説明する。図7、図8は、レー
ザ光を走査して半導体パッケージ1の配置方向を適正化
する方法を図示したものであり、このうち、図7(a)
は、図中に破線で示すように、半導体パッケージ本体2
の一方の端から順次レーザ光を走査する様子を示してお
り、図7(b)は、図7(a)のようにレーザ光を走査
した場合に、半導体パッケージ本体2の表面で反射され
たレーザ光の反射率を走査時間を横軸として図示したも
のである。ここでは、図7(a)に示すように、捺印5
は、パッケージ本体2表面の黒色である他の部分とは光
の反射率が異なるようにするために白色等に塗られてい
る。図7(b)に示すように、捺印5にレーザ光が照射
されたときに反射率が低下するため、反射率低下点に至
るまでの走査時間t1と、反射率低下点を通過した後の
走査時間t2との関係から、半導体パッケージ本体2上
に付された捺印5の位置を検出することができる。この
捺印5の検出位置に基づき、半導体パッケージ1を必要
な角度だけ回転させて適正な方向に配置する。
【0016】図8(a)は、半導体パッケージ1を回転
可能な中間テーブル上に配置して、半導体パッケージ1
を90°ずつ回転させながらレーザ光を走査する場合を
示しており、この場合には、レーザ光は図8(a)に示
すように1直線状に走査される。図8(b)は、図8
(a)のようにレーザ光を走査した場合に、半導体パッ
ケージ本体2の表面で反射されたレーザ光の反射率を、
90°回転させる毎に図示したものである。このような
方法を採ることにより、何回目の回転時に反射率が低下
したかによって、半導体パッケージ1が配置されている
方向を検知することができ、この情報を基に半導体パッ
ケージ1を適正な方向に配置することができる。図8
(a)、(b)は、1回目の回転時に反射率低下点が検
出されたため、この半導体パッケージ1は適正な方向に
配置されていたことが確認された場合を示している。
【0017】図9は、レーザ光走査によって半導体パッ
ケージの1配置方向を適正化する方法の他の例を示して
いる。この例では、図9(a)に示すように、半導体パ
ッケージ本体2の表面には、光の反射率を向上させるた
めに白色等に塗られた捺印5が設けられ、この捺印5の
上に、ロゴマーク等の文字が黒抜きで表示されている。
また、捺印5の1角に欠けを設け、この欠けが図9
(a)に示す位置にあるときが、半導体パッケージの1
が適正な方向に配置されているとする。捺印5をこのよ
うに形成することにより、半導体パッケージ本体2の表
面をレーザ光で走査する際に、走査する位置によって、
反射光の反射率のパターンが変化する。図9(b)に、
レーザ光の走査によってレーザ光の反射率が走査位置に
よって変化する様子を示す。例えば、走査1の場合に
は、走査を開始してから捺印5にレーザ光が到達するま
での時間が短いが、走査2の場合には、レーザ光が捺印
5の欠けの部分を通るため、捺印5にレーザ光が到達す
るまでの時間が長い。捺印5の黒色の部分をレーザ光が
通過する際には反射光の反射率が小さいため、走査1で
は反射光のピーク幅が狭く、走査2では反射光のピーク
幅が広い。このように、走査位置によって反射光のピー
ク幅が異なる。半導体パッケージの1の配置方向が適正
でない場合には、捺印5の欠けの部分が図9(a)に示
す位置にないため、反射光のピーク幅は、図9(b)に
示すようにならない。このことから、半導体パッケージ
1の配置方向の適否を判断することができ、半導体パッ
ケージ1の配置方向を適正化することができる。
【0018】以上においては、半導体パッケージ1の配
置方向を適正化する方法として、半導体パッケージ本体
2表面に捺印等を付してレーザ光走査を行う場合につい
て説明したが、レーザ光の反射率の変化に基づいて配置
方向の適正化を行うものであれば他の方法によってもよ
く、その一例として、段差を半導体パッケージ本体2の
表面に設けて反射率の変化パターンを見る方法について
説明する。図10(a)には、半導体パッケージ本体2
の表面に設けられた段差部を示しており、図10(b)
は、この半導体パッケージ本体2のA−A´断面とB−
B´断面を示している。このように段差の設けられた半
導体パッケージに対してレーザ光走査を行う。半導体パ
ッケージ本体2の表面から反射されるレーザ光を、偏光
フィルタを介して受光できるディテクタを用いて反射光
強度を測定する。この反射光は、半導体パッケージ本体
2表面の平坦部、すなわち段差の上部と段差の下部にお
ける位相は乱れていないが、その境界部での位相は乱れ
た状態となる。この反射光の様子を図10(c)に示
す。走査1と走査2とでは走査位置が異なるため、図1
0(c)に示す反射光のピーク幅(A)と(B)の相違
によって配置方向を認識することができる。
【0019】図11は、半導体パッケージ本体2の表面
からの反射光をディテクタで受光する際に、半導体パッ
ケージ本体2の表面に対して斜めにレーザ光を照射する
場合を示している。図11において、入射光a0は半導
体パッケージ本体2の表面に対して角度θをなす方向か
ら照射され、ディテクタを斜めに配置して、このディテ
クタの位置をa1、a2、…anのように移動させる。半
導体パッケージ本体2の表面の段差部分での反射光の強
度は、他の場所での反射光の強度と比べて変化するた
め、これにより段差部分の位置を認識することができ
る。また、半導体パッケージ本体2の表面の段差部から
の反射光の位相差を利用して高さを測定することもでき
る。この場合には、反射光の位相差によって生じるモア
レ縞の本数を数えることによって高さの測定を行う。
【0020】次に、半導体パッケージ本体2上に設けら
れた1ピンマークの位置によって半導体パッケージ1の
配置方向を適正化する方法について説明する。図12
(a)は、半導体パッケージ本体2の表面に設けられた
1ピンマークを示し、図12(b)は、これを側面から
見たときを示している。図12(a)、(b)に示すよ
うに、1ピンマークの大きさは通常、製造メーカによっ
て異なっており、ここでは、A社の1ピンマークよりB
社の1ピンマークのほうが大きいとする。このように、
大きさの異なる1ピンマークが設けられた半導体パッケ
ージ1であっても、レーザ光走査を行ってその反射光を
測定することにより、1ピンマークの段差を検知して、
1ピンマークが設けられた位置を認識することができ、
この情報を基に半導体パッケージ1を適正な方向に配置
することができる。なお、レーザ光を走査する際に、半
導体パッケージ本体2の表面に垂直な方向に対して角度
をつけて照射することにより、段差信号をより明確に把
握することができる。
【0021】以上のような方法により、半導体パッケー
ジ1が基板10上で適正な方向に配置されたところで、
半導体パッケージ1を基板10上にマウントし、リフロ
ー工程を経て半導体パッケージ1の基板10への実装が
完了する。この例によると、半導体パッケージ本体2の
上面に設けられた表示部4の一角が同一の面取り寸法で
面取りがなされ、又は半導体パッケージ本体2の所定の
位置に捺印5が付された半導体パッケージ1を画像認識
することによって、簡便にかつ正確に、半導体パッケー
ジ1を基板10上に適正な方向に配置して実装すること
が可能な半導体パッケージの実装方法を提供することが
できる。また、半導体パッケージ本体2の上面に設けら
れた表示部4の一角が同一の面取り寸法で面取りがなさ
れ、又は半導体パッケージ本体2の所定の位置に捺印5
が付された半導体パッケージ1をレーザ光で走査し、反
射光の反射率パターンにより半導体パッケージ1に設け
られた識別手段の位置を認識することによって、簡便に
かつ正確に、半導体パッケージ1を基板10上に適正な
方向に配置して実装することが可能な半導体パッケージ
の実装方法を提供することができる。
【0022】
【発明の効果】以上説明したように、本発明によると、
半導体パッケージ本体の上面に設けられた表示部の一角
を同一の面取り寸法で面取すること又は半導体パッケー
ジ本体の所定の位置に捺印を付することによって、異な
る組み立てメーカーによって作製された半導体パッケー
ジであっても、半導体パッケージを基板上に実装する際
の半導体パッケージの配置方向を容易に確認することが
可能な半導体パッケージを提供することができる。
【0023】また、本発明によると、半導体パッケージ
本体の上面に設けられた表示部の一角が同一の面取り寸
法で面取りがなされ、又は半導体パッケージ本体の所定
の位置に捺印が付された半導体パッケージを画像認識す
ることによって、簡便にかつ正確に、半導体パッケージ
を基板上に適正な方向に配置して実装することが可能な
半導体パッケージの実装方法を提供することができる。
また、本発明によると、半導体パッケージ本体の上面に
設けられた表示部の一角が同一の面取り寸法で面取りが
なされ、又は半導体パッケージ本体の所定の位置に捺印
が付された半導体パッケージをレーザ光で走査し、反射
光の反射率パターンにより半導体パッケージに設けられ
た識別手段の位置を認識することによって、簡便にかつ
正確に、半導体パッケージを基板上に適正な方向に配置
して実装することが可能な半導体パッケージの実装方法
を提供することができる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージの第1の例の上面図
である。
【図2】本発明の半導体パッケージの第2の例の上面図
である。
【図3】本発明の半導体パッケージの実装方法の例を示
す図である。
【図4】半導体パッケージの配置方向の適否を判断する
方法を示す図である。
【図5】半導体パッケージの配置方向の判定方法の一例
を示す図である。
【図6】半導体パッケージの配置方向の判定方法の他の
例を示す図である。
【図7】レーザ光を走査して半導体パッケージの配置方
向を適正化する方法を示す図である。
【図8】レーザ光を走査して半導体パッケージの配置方
向を適正化する方法を示す図である。
【図9】レーザ光を走査して半導体パッケージの配置方
向を適正化する方法を示す図である。
【図10】レーザ光を走査して半導体パッケージの配置
方向を適正化する方法を示す図である。
【図11】レーザ光を走査する際の、入射光とディテク
タの位置の一例を示す図である。
【図12】レーザ光を走査して半導体パッケージの配置
方向を適正化する方法を示す図である。
【図13】半導体パッケージの従来の例を示す図であ
る。
【符号の説明】
1…半導体パッケージ、2…半導体パッケージ本体、3
…リード、4…表示部 5…捺印、10…基板、11…カメラ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成14年3月26日(2002.3.2
6)
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図7
【補正方法】変更
【補正内容】
【図7】

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 半導体パッケージを基板に実装する際の
    配置方向を定めるための識別手段が設けられたことを特
    徴とする半導体パッケージ。
  2. 【請求項2】 前記識別手段は、前記パッケージ上面に
    設けられた四角形状の表示部の少なくとも一つの角が、
    他の角とは形状が異なるように形成されたものであるこ
    とを特徴とする請求項1記載の半導体パッケージ。
  3. 【請求項3】 前記識別手段は、前記パッケージ上面に
    設けられた捺印によるものであることを特徴とする請求
    項1又は2記載の半導体パッケージ。
  4. 【請求項4】 半導体パッケージのリード位置を画像認
    識する工程と、該半導体パッケージを基板上に配置する
    工程と、該半導体パッケージの配置方向を画像認識する
    工程と、該半導体パッケージを基板上へマウントする工
    程とからなる半導体パッケージの実装方法において、該
    半導体パッケージの配置方向を画像認識する工程は、該
    半導体パッケージに設けられた識別手段を認識すること
    によって、該半導体パッケージの配置方向が適正な方向
    であるかを判断する工程からなることを特徴とする半導
    体パッケージの実装方法。
  5. 【請求項5】 前記半導体パッケージに設けられた識別
    手段の認識は、前記半導体パッケージの表面をいくつか
    の領域に分割し、分割されたどの領域において識別手段
    が画像認識されるかによって行い、前記識別手段の位置
    に応じて半導体パッケージを必要な角度だけ回転させて
    適正な方向に配置することを特徴とする請求項4記載の
    半導体パッケージの実装方法。
  6. 【請求項6】 前記半導体パッケージに設けられた識別
    手段の認識は、前記半導体パッケージの表面の任意の領
    域を画像認識し、この領域において前記識別手段が画像
    認識されるかによって行い、前記識別手段の認識の有無
    により半導体パッケージを必要に応じて回転させて適正
    な方向に配置することを特徴とする請求項4記載の半導
    体パッケージの実装方法。
  7. 【請求項7】 半導体パッケージのリード位置をレーザ
    光により認識する工程と、該半導体パッケージを基板上
    に配置する工程と、該半導体パッケージの配置方向をレ
    ーザ光により認識する工程と、該半導体パッケージを基
    板上へマウントする工程とからなる半導体パッケージの
    実装方法において、 前記半導体パッケージの配置方向をレーザ光により認識
    する工程は、前記半導体パッケージ表面をレーザ光で走
    査し、反射光の反射率パターンもしくは反射光の変化パ
    ターンにより前記半導体パッケージに設けられた識別手
    段の位置を認識することによって、前記半導体パッケー
    ジの配置方向が適正な方向であるかを判断する工程から
    なることを特徴とする半導体パッケージの実装方法。
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US10/119,315 US6861282B2 (en) 2001-04-13 2002-04-10 Semiconductor package and semiconductor package mounting method
TW091107304A TW588442B (en) 2001-04-13 2002-04-11 Semiconductor package and method of mounting semiconductor package
CNB021217041A CN1280904C (zh) 2001-04-13 2002-04-11 半导体封装件和半导体封装件的安装方法
KR1020020019737A KR100551756B1 (ko) 2001-04-13 2002-04-11 반도체 패키지의 실장 방법
HK03101228.9A HK1049066A1 (zh) 2001-04-13 2003-02-18 半導體封裝件和半導體封裝件的安裝方法
US10/732,309 US6979910B2 (en) 2001-04-13 2003-12-11 Semiconductor package and semiconductor package mounting method
US10/843,597 US20040209397A1 (en) 2001-04-13 2004-05-12 Semiconductor package for improved recognition and mounting
KR1020050098915A KR100647213B1 (ko) 2001-04-13 2005-10-20 반도체 패키지 및 그 식별 수단 형성방법
US11/273,666 US7541294B2 (en) 2001-04-13 2005-11-14 Semiconductor package and semiconductor package mounting method

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021946A (ja) * 2006-07-14 2008-01-31 Yamaha Motor Co Ltd 実装機
JP2016219608A (ja) * 2015-05-21 2016-12-22 富士機械製造株式会社 実装装置及びその制御方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002374098A (ja) * 2001-04-13 2002-12-26 Yamaha Corp 半導体パッケージ及び半導体パッケージの実装方法
JP3838964B2 (ja) 2002-03-13 2006-10-25 株式会社リコー 機能性素子基板の製造装置
EP1478022A1 (en) * 2003-05-13 2004-11-17 Infineon Technologies AG Integrated circuit package marked with product tracking information
US20050054126A1 (en) * 2003-08-29 2005-03-10 Texas Instruments Incorporated System and method for marking the surface of a semiconductor package
US7289332B2 (en) * 2004-06-16 2007-10-30 Liberty University Mirror image electrical packages and system for using same
US7622806B2 (en) * 2005-10-14 2009-11-24 Chipmos Technologies (Bermuda) Ltd. Laser mark on an IC component
JP4462193B2 (ja) * 2006-01-13 2010-05-12 ソニー株式会社 半導体装置及び半導体装置の検査方法、並びに半導体装置の検査装置
US8929641B2 (en) * 2009-03-17 2015-01-06 Aesynt Incorporated System and method for determining the orientation of a unit dose package
JP2012099670A (ja) * 2010-11-02 2012-05-24 Sumitomo Wiring Syst Ltd 実装基板
CN103034064B (zh) * 2011-09-29 2015-03-25 上海微电子装备有限公司 一种用于基板预对准以及基板方向检测及调整的装置
JP5868801B2 (ja) * 2012-07-19 2016-02-24 株式会社 東京ウエルズ 外観検査装置および外観検査方法
KR20160032958A (ko) 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
US10354373B2 (en) * 2017-04-26 2019-07-16 Kla-Tencor Corporation System and method for photomask alignment and orientation characterization based on notch detection
EP3598853A1 (en) * 2018-07-20 2020-01-22 Sensiron Automotive Solutions AG Sensor device with trackable marking
CN113692215A (zh) * 2021-07-30 2021-11-23 广州佳帆计算机有限公司 一种贴片元件位置可调整系统、方法及装置
DE102021132880A1 (de) * 2021-12-14 2023-06-15 Connaught Electronics Ltd. Kraftfahrzeugkamera mit Ausrichthilfe

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55164846U (ja) * 1979-05-15 1980-11-27
JPH0227742U (ja) * 1988-08-10 1990-02-22
JPH02278380A (ja) * 1989-04-19 1990-11-14 Pfu Ltd 画像処理によるsmdの極性識別検査装置
JPH05326752A (ja) * 1991-10-03 1993-12-10 Hitachi Ltd 半導体パッケージ
JPH05335464A (ja) * 1992-06-03 1993-12-17 Sony Corp ジグザグインラインパッケージタイプのモジュール
JPH07183444A (ja) * 1993-12-24 1995-07-21 Nec Corp 表面実装部品
JPH10270582A (ja) * 1997-03-25 1998-10-09 Mitsubishi Electric Corp 半導体装置
JP2001297956A (ja) * 2000-04-14 2001-10-26 Mitsubishi Electric Corp 半導体チップ、該半導体チップを備えた半導体装置及び半導体モジュール、並びに半導体ウエハ

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55164846A (en) 1979-06-08 1980-12-22 Ricoh Co Ltd Toner replenishing device in electrophotographic copier
JPS6220353A (ja) * 1985-07-18 1987-01-28 Matsushita Electric Works Ltd 樹脂封止型電子部品のマ−キング方法
US4885126A (en) 1986-10-17 1989-12-05 Polonio John D Interconnection mechanisms for electronic components
JP2658213B2 (ja) 1988-07-15 1997-09-30 富士通株式会社 気相エピタキシャル成長方法
JPH03129599A (ja) * 1989-10-16 1991-06-03 Toshiba Corp 避難誘導装置
US5137362A (en) 1990-03-26 1992-08-11 Motorola, Inc. Automatic package inspection method
US5048178A (en) 1990-10-23 1991-09-17 International Business Machines Corp. Alignment--registration tool for fabricating multi-layer electronic packages
JPH04312959A (ja) * 1991-03-28 1992-11-04 Mitsubishi Electric Corp 電子部品
JPH05218216A (ja) 1991-05-24 1993-08-27 Sony Corp 半導体装置用パッケージ等の物品へのマーク表示方法
JPH053261A (ja) 1991-06-25 1993-01-08 Hitachi Ltd レーザマーキング装置
JPH0513635A (ja) 1991-07-02 1993-01-22 Nec Corp タイバー切断方法
JP3269109B2 (ja) 1992-03-02 2002-03-25 カシオ計算機株式会社 ボンディング方法
JPH05267482A (ja) 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置
JPH05280950A (ja) 1992-03-30 1993-10-29 Sony Corp 半導体検査装置
JPH0677265A (ja) 1992-08-27 1994-03-18 Mitsui Petrochem Ind Ltd 半導体実装時の位置合わせ精度を向上させた箱形樹脂 成形体
JPH06104352A (ja) 1992-09-22 1994-04-15 Mitsubishi Electric Corp 半導体装置およびその方向検査装置
JPH06151686A (ja) 1992-11-16 1994-05-31 Hitachi Ltd 半導体集積回路装置
JPH07235772A (ja) * 1994-02-25 1995-09-05 Fujitsu Ltd 薄膜多層回路基板およびその製造方法
US5644102A (en) 1994-03-01 1997-07-01 Lsi Logic Corporation Integrated circuit packages with distinctive coloration
JPH07283598A (ja) 1994-04-08 1995-10-27 Fujitsu Ltd 電子デバイスの実装方法
JPH0917898A (ja) 1995-06-29 1997-01-17 Nec Yamagata Ltd 半導体装置
JP3170182B2 (ja) * 1995-08-15 2001-05-28 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPH09260625A (ja) 1996-03-25 1997-10-03 Sony Corp 光学素子の位置決め方法
JP3647146B2 (ja) * 1996-06-20 2005-05-11 松下電器産業株式会社 電子部品実装装置および電子部品実装方法
JP3134783B2 (ja) 1996-07-30 2001-02-13 住友電装株式会社 コネクタ
JP3012816B2 (ja) * 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
JPH10125728A (ja) 1996-10-23 1998-05-15 Casio Comput Co Ltd ボンディング方法
KR19980054692A (ko) * 1996-12-27 1998-09-25 추호석 전자부품 표면실장기
US6389688B1 (en) 1997-06-18 2002-05-21 Micro Robotics Systems, Inc. Method and apparatus for chip placement
JP2943773B2 (ja) 1997-06-20 1999-08-30 日本電気株式会社 Icパッケージ
JPH1145951A (ja) 1997-07-25 1999-02-16 Nippon Steel Corp 半導体パッケージ及び半導体パッケージの識別方法
JPH1187565A (ja) 1997-09-04 1999-03-30 Nec Corp 半導体装置
US5949137A (en) 1997-09-26 1999-09-07 Lsi Logic Corporation Stiffener ring and heat spreader for use with flip chip packaging assemblies
US6121067A (en) * 1998-02-02 2000-09-19 Micron Electronics, Inc. Method for additive de-marking of packaged integrated circuits and resulting packages
JPH11237210A (ja) 1998-02-19 1999-08-31 Komatsu Ltd 半導体パッケージの検査装置
JPH11298098A (ja) 1998-04-06 1999-10-29 Kokusai Electric Co Ltd プリント配線板
JPH11330316A (ja) * 1998-05-19 1999-11-30 Nec Tohoku Ltd 電子部品
JP2000049446A (ja) 1998-07-28 2000-02-18 Sharp Corp Ic素子の実装方法及びic素子用実装基板
KR20000018416A (ko) 1998-09-02 2000-04-06 윤종용 볼 그리드 어레이 패키지
JP2000183238A (ja) 1998-12-16 2000-06-30 Nec Corp 半導体装置及びその捺印方法
JP2000236146A (ja) * 1999-02-16 2000-08-29 Murata Mach Ltd 印刷回路基板
JP2001015994A (ja) 1999-06-30 2001-01-19 Mitsumi Electric Co Ltd Icパッケージの実装方法
JP2001068586A (ja) 1999-08-25 2001-03-16 Fujitsu Ltd 半導体装置
US6525406B1 (en) * 1999-10-15 2003-02-25 Amkor Technology, Inc. Semiconductor device having increased moisture path and increased solder joint strength
TW445560B (en) 2000-06-27 2001-07-11 Advanced Semiconductor Eng Leadless semiconductor package
US6403401B1 (en) 2000-08-14 2002-06-11 St Assembly Test Services Pte Ltd Heat spreader hole pin 1 identifier
JP3397201B2 (ja) * 2000-12-01 2003-04-14 松下電器産業株式会社 半導体装置
JP2002374098A (ja) * 2001-04-13 2002-12-26 Yamaha Corp 半導体パッケージ及び半導体パッケージの実装方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55164846U (ja) * 1979-05-15 1980-11-27
JPH0227742U (ja) * 1988-08-10 1990-02-22
JPH02278380A (ja) * 1989-04-19 1990-11-14 Pfu Ltd 画像処理によるsmdの極性識別検査装置
JPH05326752A (ja) * 1991-10-03 1993-12-10 Hitachi Ltd 半導体パッケージ
JPH05335464A (ja) * 1992-06-03 1993-12-17 Sony Corp ジグザグインラインパッケージタイプのモジュール
JPH07183444A (ja) * 1993-12-24 1995-07-21 Nec Corp 表面実装部品
JPH10270582A (ja) * 1997-03-25 1998-10-09 Mitsubishi Electric Corp 半導体装置
JP2001297956A (ja) * 2000-04-14 2001-10-26 Mitsubishi Electric Corp 半導体チップ、該半導体チップを備えた半導体装置及び半導体モジュール、並びに半導体ウエハ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021946A (ja) * 2006-07-14 2008-01-31 Yamaha Motor Co Ltd 実装機
JP2016219608A (ja) * 2015-05-21 2016-12-22 富士機械製造株式会社 実装装置及びその制御方法

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