JP2001015994A - Ｉｃパッケージの実装方法 - Google Patents
Ｉｃパッケージの実装方法Info
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- JP2001015994A JP2001015994A JP11186354A JP18635499A JP2001015994A JP 2001015994 A JP2001015994 A JP 2001015994A JP 11186354 A JP11186354 A JP 11186354A JP 18635499 A JP18635499 A JP 18635499A JP 2001015994 A JP2001015994 A JP 2001015994A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Landscapes
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】
【課題】 ＢＧＡ型ＩＣパッケージは、ＳＯＰ（small
Outline Package）や、ＱＦＰ（Quad Flat Package）が
パッケージの面取り部や端子形状を認識して位置精度を
確認できるのに対し、端子が裏面に形成されており、ま
た方向を確認できるようなパッケージの形状の特徴がな
いため、実装後の位置精度や方向確認が、例えばＸ線検
査装置のような一般的な外観検査装置では不可能であっ
た。 【解決手段】 マザーボード４には定点１６が予め記さ
れており、この定点１６と、ＩＣパッケージのマーク２
とを認識しながらＩＣパッケージをマザーボード４に搭
載すれば、ＯＰＥＮ不良、ＳＨＯＲＴ不良を防ぐことが
できる。
Outline Package）や、ＱＦＰ（Quad Flat Package）が
パッケージの面取り部や端子形状を認識して位置精度を
確認できるのに対し、端子が裏面に形成されており、ま
た方向を確認できるようなパッケージの形状の特徴がな
いため、実装後の位置精度や方向確認が、例えばＸ線検
査装置のような一般的な外観検査装置では不可能であっ
た。 【解決手段】 マザーボード４には定点１６が予め記さ
れており、この定点１６と、ＩＣパッケージのマーク２
とを認識しながらＩＣパッケージをマザーボード４に搭
載すれば、ＯＰＥＮ不良、ＳＨＯＲＴ不良を防ぐことが
できる。
Description
【発明の属する技術分野】本発明は、端子が裏面に形成
されるＩＣパッケージを例えばマザーボードに実装する
ときの実装方法に関する。
されるＩＣパッケージを例えばマザーボードに実装する
ときの実装方法に関する。
【従来の技術】近年、ＩＣパッケージ全体の小型化に伴
い、外部端子をパッケージの底面に配列し、パッケージ
を限りなくＩＣチップのサイズに近づけるチップサイズ
パッケージ（ＣＳＰ），ボールグリッドアレイ（ＢＧ
Ａ）が検討されている。ＢＧＡは端子間ピッチが0.8mm
以上のもので、ＣＳＰは0.8mmより小さいものである。
ＢＧＡ型ＩＣパッケージの一例を図５に示す。このＢＧ
Ａ型ＩＣパッケージは、プリント基板１０の上面にＩＣ
チップ１１を搭載し、このＩＣチップ１１と基板１０上
面の回路パターンとの間をボンディングワイヤ１２で接
続した後、樹脂１３でＩＣチップ１１の周囲を封止した
ものである。プリント基板の下面には端子パターン（銅
箔）１４がグリッド状に印刷形成されており、各端子パ
ターン１４の表面には外部端子となる２ｍｍ程度の厚み
の半田ボール１５が溶着されている。このＢＧＡ型ＩＣ
パッケージの裏面の様子を図６に示す。基板１０に半田
ボール１５が並んでいる。
い、外部端子をパッケージの底面に配列し、パッケージ
を限りなくＩＣチップのサイズに近づけるチップサイズ
パッケージ（ＣＳＰ），ボールグリッドアレイ（ＢＧ
Ａ）が検討されている。ＢＧＡは端子間ピッチが0.8mm
以上のもので、ＣＳＰは0.8mmより小さいものである。
ＢＧＡ型ＩＣパッケージの一例を図５に示す。このＢＧ
Ａ型ＩＣパッケージは、プリント基板１０の上面にＩＣ
チップ１１を搭載し、このＩＣチップ１１と基板１０上
面の回路パターンとの間をボンディングワイヤ１２で接
続した後、樹脂１３でＩＣチップ１１の周囲を封止した
ものである。プリント基板の下面には端子パターン（銅
箔）１４がグリッド状に印刷形成されており、各端子パ
ターン１４の表面には外部端子となる２ｍｍ程度の厚み
の半田ボール１５が溶着されている。このＢＧＡ型ＩＣ
パッケージの裏面の様子を図６に示す。基板１０に半田
ボール１５が並んでいる。
【発明が解決しようとする課題】ところで、上記ＢＧＡ
型ＩＣパッケージは、ＳＯＰ（small Outline Packag
e）や、ＱＦＰ（Quad Flat Package）がパッケージの面
取り部や端子形状を認識して位置精度を確認できるのに
対し、端子が裏面に形成されており、また方向を確認で
きるようなパッケージの形状の特徴がないため、実装後
の位置精度や方向確認が、例えばＸ線検査装置のような
一般的な外観検査装置では不可能であった。本発明は、
上記実情に鑑みてなされたものであり、実装品質を上げ
て、歩留まりを向上でき、かつ特別な外観検査装置を不
要とする、端子が裏面に形成されたＩＣパッケージの実
装方法の提供を目的とする。
型ＩＣパッケージは、ＳＯＰ（small Outline Packag
e）や、ＱＦＰ（Quad Flat Package）がパッケージの面
取り部や端子形状を認識して位置精度を確認できるのに
対し、端子が裏面に形成されており、また方向を確認で
きるようなパッケージの形状の特徴がないため、実装後
の位置精度や方向確認が、例えばＸ線検査装置のような
一般的な外観検査装置では不可能であった。本発明は、
上記実情に鑑みてなされたものであり、実装品質を上げ
て、歩留まりを向上でき、かつ特別な外観検査装置を不
要とする、端子が裏面に形成されたＩＣパッケージの実
装方法の提供を目的とする。
【課題を解決するための手段】本発明に係るＩＣパッケ
ージの実装方法は、上記課題を解決するために、端子が
裏面に形成されるＩＣパッケージの実装方法において、
ＩＣパッケージの裏面に形成される端子の精度を検査す
る工程と、上記検査工程で良とされた端子精度のＩＣパ
ッケージ表面にマークを記すマーキング工程と、上記マ
ーキング工程でマークが記されたＩＣパッケージを、予
め定点が記されたボードに、ボードの定点とマークを認
識しながら実装する工程とを備える。
ージの実装方法は、上記課題を解決するために、端子が
裏面に形成されるＩＣパッケージの実装方法において、
ＩＣパッケージの裏面に形成される端子の精度を検査す
る工程と、上記検査工程で良とされた端子精度のＩＣパ
ッケージ表面にマークを記すマーキング工程と、上記マ
ーキング工程でマークが記されたＩＣパッケージを、予
め定点が記されたボードに、ボードの定点とマークを認
識しながら実装する工程とを備える。
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら以下に説明する。この実施の形態は、端
子を裏面に形成するＢＧＡ型ＩＣパッケージをマザーボ
ードに実装するための実装方法である。先ず、図１に示
す外観検査工程により、レンズ１にレーザ光を入射し、
ＩＣパッケージの裏面側の基板１０上に形成された端子
（半田ボール）１５の精度を、その反射光を基にした画
像認識により判断する。精度の判断は半田ボールの直
径、他の半田ボールとのｘ，ｙ方向のピッチを基準値と
比較することによって行う。ここで端子位置精度がＯＫ
であると判断したＩＣパッケージについては図２のマー
キング工程に進む。マーキング工程では、図２に示すよ
うに、端子面（基板１０側）と反対側、つまり表側にマ
ーカー３によりマーク２をマーキングする。このマーク
は、所定の端子１５の中心からＸ，Ｙの距離とする。端
子との位置精度を保証したマーキング処理を行うことに
なる。このマーキング処理は以下に説明するＯＰＥＮ不
良、ＳＨＯＲＴ不良を防ぐために必要である。例えば、
図３の（ａ）に示すように、マザーボード４にＩＣパッ
ケージを実装するとき、マザーボード４の端子位置５が
ズレ、ＩＣパッケージの端子（半田ボール）１５の径が
端子間ピッチより大となってしまうと、ＯＰＥＮ不良と
なり、半田ボール１５との導通が無くなる。また、図３
の（ｂ）に示すように、マザーボード４の端子位置５が
ズレ、半田ボール１５の径が端子間ピッチと比較して小
となってしまうと、ＳＨＯＲＴ不良となり、ボールによ
り端子間がショートしてしまう。図４には、図２のマー
キング工程でマーキングが施されたＩＣパッケージをマ
ザーボード４に搭載するする搭載工程を示す。マザーボ
ード４には定点１６が予め記されており、この定点１６
と、ＩＣパッケージのマーク２とを認識しながらＩＣパ
ッケージをマザーボード４に搭載すれば、上記ＯＰＥＮ
不良、ＳＨＯＲＴ不良を防ぐことができる。なお、マー
キング工程におけるマークの形状は任意であり、文字や
数字、記号でも良い。また、精度を保証したマーキング
ポイントの数は一つとは限らない。また、マーキング方
法とインク転写、インクジェット、レーザ刻印等を用い
ることができる。このように上記ＩＣパッケージの実装
方法によれば、上記ＯＰＥＮ不良、ＳＨＯＲＴ不良を防
ぐことができ、実装品の品質を向上できる。
を参照しながら以下に説明する。この実施の形態は、端
子を裏面に形成するＢＧＡ型ＩＣパッケージをマザーボ
ードに実装するための実装方法である。先ず、図１に示
す外観検査工程により、レンズ１にレーザ光を入射し、
ＩＣパッケージの裏面側の基板１０上に形成された端子
（半田ボール）１５の精度を、その反射光を基にした画
像認識により判断する。精度の判断は半田ボールの直
径、他の半田ボールとのｘ，ｙ方向のピッチを基準値と
比較することによって行う。ここで端子位置精度がＯＫ
であると判断したＩＣパッケージについては図２のマー
キング工程に進む。マーキング工程では、図２に示すよ
うに、端子面（基板１０側）と反対側、つまり表側にマ
ーカー３によりマーク２をマーキングする。このマーク
は、所定の端子１５の中心からＸ，Ｙの距離とする。端
子との位置精度を保証したマーキング処理を行うことに
なる。このマーキング処理は以下に説明するＯＰＥＮ不
良、ＳＨＯＲＴ不良を防ぐために必要である。例えば、
図３の（ａ）に示すように、マザーボード４にＩＣパッ
ケージを実装するとき、マザーボード４の端子位置５が
ズレ、ＩＣパッケージの端子（半田ボール）１５の径が
端子間ピッチより大となってしまうと、ＯＰＥＮ不良と
なり、半田ボール１５との導通が無くなる。また、図３
の（ｂ）に示すように、マザーボード４の端子位置５が
ズレ、半田ボール１５の径が端子間ピッチと比較して小
となってしまうと、ＳＨＯＲＴ不良となり、ボールによ
り端子間がショートしてしまう。図４には、図２のマー
キング工程でマーキングが施されたＩＣパッケージをマ
ザーボード４に搭載するする搭載工程を示す。マザーボ
ード４には定点１６が予め記されており、この定点１６
と、ＩＣパッケージのマーク２とを認識しながらＩＣパ
ッケージをマザーボード４に搭載すれば、上記ＯＰＥＮ
不良、ＳＨＯＲＴ不良を防ぐことができる。なお、マー
キング工程におけるマークの形状は任意であり、文字や
数字、記号でも良い。また、精度を保証したマーキング
ポイントの数は一つとは限らない。また、マーキング方
法とインク転写、インクジェット、レーザ刻印等を用い
ることができる。このように上記ＩＣパッケージの実装
方法によれば、上記ＯＰＥＮ不良、ＳＨＯＲＴ不良を防
ぐことができ、実装品の品質を向上できる。
【発明の効果】本発明によれば、端子が裏面に形成され
たＩＣパッケージを、実装品質を上げて、歩留まりを向
上させながら、かつ特別な外観検査装置を不要としてボ
ードに実装できる。
たＩＣパッケージを、実装品質を上げて、歩留まりを向
上させながら、かつ特別な外観検査装置を不要としてボ
ードに実装できる。
【図１】本発明の実施の形態である、ＢＧＡ型ＩＣパッ
ケージの実装方法の、外観検査工程を示す図である。
ケージの実装方法の、外観検査工程を示す図である。
【図２】上記ＢＧＡ型ＩＣパッケージの実装方法の、マ
ーキング工程を示す図である。
ーキング工程を示す図である。
【図３】ＯＰＥＮ不良、ＳＨＯＲＴ不良を示す図であ
る。
る。
【図４】上記ＢＧＡ型ＩＣパッケージの実装方法の、搭
載工程を示す図である。
載工程を示す図である。
【図５】上記ＢＧＡ型ＩＣパッケージの構造を示す断面
図である。
図である。
【図６】上記ＢＧＡ型ＩＣパッケージの裏面側の端子
（半田ボール）を示す図である。
（半田ボール）を示す図である。
１ レンズ ２ マーク ３ マーカー ４ マザーボード ５ マザーボードの端子 １０ ＩＣパッケージの基板 １５ 半田ボール（端子）
Claims (2)
- 【請求項１】 端子が裏面に形成されるＩＣパッケージ
の実装方法において、 ＩＣパッケージの裏面に形成される端子の精度を検査す
る工程と、 上記検査工程で良とされた端子精度のＩＣパッケージの
表面にマークを記すマーキング工程と、 上記マーキング工程でマークが記されたＩＣパッケージ
を、予め定点が記されたボードに、ボードの定点とマー
クを認識しながら搭載する工程とを備えることを特徴と
するＩＣパッケージの実装方法。 - 【請求項２】 上記検査工程は、ＩＣパッケージの基板
上の端子にレーザ光を照射し、その反射光から、端子精
度を検査することを特徴とする請求項１記載のＩＣパッ
ケージの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186354A JP2001015994A (ja) | 1999-06-30 | 1999-06-30 | Ｉｃパッケージの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11186354A JP2001015994A (ja) | 1999-06-30 | 1999-06-30 | Ｉｃパッケージの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001015994A true JP2001015994A (ja) | 2001-01-19 |
Family
ID=16186905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11186354A Pending JP2001015994A (ja) | 1999-06-30 | 1999-06-30 | Ｉｃパッケージの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001015994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861282B2 (en) | 2001-04-13 | 2005-03-01 | Yamaha Corporation | Semiconductor package and semiconductor package mounting method |
| US7436077B2 (en) | 2002-04-19 | 2008-10-14 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
1999
- 1999-06-30 JP JP11186354A patent/JP2001015994A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861282B2 (en) | 2001-04-13 | 2005-03-01 | Yamaha Corporation | Semiconductor package and semiconductor package mounting method |
| US6979910B2 (en) | 2001-04-13 | 2005-12-27 | Yamaha Corporation | Semiconductor package and semiconductor package mounting method |
| US7541294B2 (en) | 2001-04-13 | 2009-06-02 | Yamaha Corporation | Semiconductor package and semiconductor package mounting method |
| US7436077B2 (en) | 2002-04-19 | 2008-10-14 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
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