JP2002175690A - 集積メモリ - Google Patents

集積メモリ

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Abstract

(57)【要約】 【課題】 十分に均一な面状配置においてメモリセル及
びバッファキャパシタを有し、これらのバッファキャパ
シタによって比較的高い電圧耐性を持続的に作り出すこ
とができる、集積メモリを提供することである。 【解決手段】 上記課題は、メモリセルはそれぞれ選択
トランジスタ及びメモリキャパシタを有し、メモリセル
毎にメモリキャパシタが選択トランジスタを介して複数
の列ラインのうちの１つに接続されており、メモリセル
毎に選択トランジスタの制御端子は行ラインのうちの１
つに接続されており、バッファキャパシタはそれぞれコ
ンタクトによって別の列ラインに接続されており、各バ
ッファキャパシタとコンタクトとの間の接続路は別の行
ラインにパラレルに配置されているように、バッファキ
ャパシタが設けられている、集積メモリによって解決さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積メモリ、とり
わけメモリセル及びバッファキャパシタを有する集積メ
モリに関する。
【０００２】
【従来の技術】例えばＤＲＡＭメモリのような集積メモ
リは通常はメモリセルを有し、これらのメモリセルはそ
れぞれ選択トランジスタ及びメモリキャパシタを含む。
メモリキャパシタはこの場合各選択トランジスタを介し
てそれぞれマトリクス状のメモリセルフィールドの複数
の列ラインのうちの１つに接続されている。各選択トラ
ンジスタの制御端子はそれぞれ複数の行ラインのうちの
１つに接続されており、この行ラインを介してメモリセ
ルが選択される。
【０００３】このようなメモリはしばしば付加的にいわ
ゆるバッファキャパシタをメモリチップ上の電圧供給の
安定化のために有する。これらのバッファキャパシタは
とりわけ電圧ピークのフィルタリングに使用され、これ
によってメモリの確実な電圧耐性を保証する。メモリチ
ップ上の十分に均一な面状配置のために、バッファキャ
パシタはしばしばメモリセル乃至はメモリセルのメモリ
キャパシタと同様に構成され、配置される。すなわち、
この場合にはバッファキャパシタもそれぞれ割り当てら
れる選択トランジスタを有する。この場合、これらのバ
ッファキャパシタは通常はメモリチップの周辺の領域に
配置され、この領域も同様に均一な面状配置の理由から
メモリセルフィールドに類似した構造を有する。メモリ
チップ上の均一な面状配置はとりわけチップの製造に対
して利点を、例えば改善された平坦化特性をもたらす。
【０００４】バッファキャパシタを持続的に活性化する
ためには、相応の選択トランジスタが持続的に導通接続
されなければならない。選択トランジスタは持続的な負
荷において一般的に比較的迅速に老化し、さらにこれに
よってバッファキャパシタよりも迅速にエラーしやすく
なりうるので、これによってバッファキャパシタの機能
性が比較的迅速に損なわれる。さらに、選択トランジス
タにおいて、これらの選択トランジスタの各制御端子と
これらの選択トランジスタの制御される区間の間の短絡
が発生しうる。これらの短絡は例えば不安定な製造プロ
セス乃至はエラーの付随する製造プロセスによって生じ
る。選択トランジスタが短絡を有する場合、これによっ
て所属のバッファキャパシタの機能性も損なわれる。こ
のようなメモリチップにおいて一般的にはバッファキャ
パシタに対して相応の冗長性が設けられてはいないの
で、これによってメモリチップの電圧耐性は全体的に損
なわれてしまう。
【０００５】
【発明が解決しようとする課題】本発明の課題は、十分
に均一な面状配置においてメモリセル及びバッファキャ
パシタを有し、これらのバッファキャパシタによって比
較的高い電圧耐性を持続的に作り出すことができる、集
積メモリを提供することである。
【０００６】
【課題を解決するための手段】上記課題は、メモリセル
を有し、このメモリセルはそれぞれ選択トランジスタ及
びメモリキャパシタを有し、メモリセル毎にメモリキャ
パシタが選択トランジスタを介して複数の列ラインのう
ちの１つに接続されており、メモリセル毎に選択トラン
ジスタの制御端子は行ラインのうちの１つに接続されて
おり、バッファキャパシタが設けられており、このバッ
ファキャパシタはそれぞれコンタクトによって別の列ラ
インに接続されており、各バッファキャパシタとコンタ
クトとの間の接続路は別の行ラインにパラレルに配置さ
れているように、バッファキャパシタが設けられてい
る、集積メモリによって解決される。
【０００７】
【発明の実施の形態】バッファキャパシタは例えばメモ
リチップの周辺領域に設けられる。この領域は、均一な
面状配置のために、メモリセルが存在するメモリセルフ
ィールドと同様に構成される。すなわち、この領域も同
様に列ライン及び行ラインを有し、バッファキャパシタ
はそれぞれこれらの列ラインのうちの１つにコンタクト
によって接続されている。列ラインは例えば電圧給電の
第１の電位のための端子に接続されており、各バッファ
キャパシタは第２の電位のための端子に接続されてい
る。これは、バッファキャパシタが電圧給電の第１の電
位と第２の電位との間の電圧ピークの調整のために使用
されることを意味している。
【０００８】メモリセルが設けられているメモリセルフ
ィールドもバッファキャパシタが設けられている領域も
列ライン及び行ラインを有するので、十分に均一な面状
配置が保証される。メモリセルフィールドの行ライン及
び列ラインはメモリセルの選択乃至は読み出し又は書き
込みのために使用され、バッファキャパシタが設けられ
ている領域の列ライン及び行ラインはメモリチップの必
要な電圧耐性をつくるために使用される。
【０００９】各バッファキャパシタと各列ラインへのコ
ンタクトとの間の接続路が、行ラインのうちの１つに対
してパラレルに製造されることによって、メモリチップ
の製造の際に拡散直列抵抗が当該バッファキャパシタと
このコンタクトとの間に生じる。すなわち、各バッファ
キャパシタとコンタクトとは選択トランジスタを介して
互いに接続されていない。これによって、とりわけ、エ
ラーのある選択トランジスタによってこの選択トランジ
スタのエラーメカニズムがバッファキャパシタに影響を
与えない、という利点が得られる。これによって、メモ
リチップの比較的高い電圧耐性がこれらのバッファキャ
パシタによって保証される。
【００１０】本発明の他の利点は、各行ラインが相応の
バッファキャパシタの選択のために（持続的に）アクテ
ィブな状態で動作される必要がないことである。当該行
ラインはバッファキャパシタに関して選択機能を持たな
いので、これらの行ラインはバッファキャパシタに接続
された列ラインと同一の電位に接続される。従って、こ
れらの行ライン及び列ラインは同一の電位にあり、これ
によって当該ライン間の短絡の場合でも洩れ電流が発生
しない。
【００１１】本発明の有利な実施形態では、バッファキ
ャパシタはメモリキャパシタと同一の幾何学的構造を有
する。これによって、面状配置の十分な均一化に加え
て、製造プロセスも簡略化される。なぜなら、例えばト
レンチキャパシタの形式におけるキャパシタタイプ乃至
はキャパシタ構造だけが設けられるからである。
【００１２】本発明の他の実施形態は従属請求項から得
られる。
【００１３】
【実施例】本発明を次に図面に示された本発明の実施例
を示す図に基づいて詳しく説明する。
【００１４】図１は集積メモリ１０の概略図を示し、こ
の集積メモリ１０はメモリセルＭＣをメモリセルフィー
ルド１に有する。メモリセルＭＣはそれぞれ選択トラン
ジスタＴＭ及びメモリキャパシタＣＭを含む。メモリセ
ルＭＣ毎にメモリキャパシタＣＭは選択トランジスタＴ
Ｍを介して複数の列ラインＢＬＮのうちの１つに接続さ
れている。各選択トランジスタＴＭの制御端子は複数の
行ラインＷＬＮのうちの１つに接続されている。行ライ
ンＷＬＮを介してメモリセルＭＣは各選択トランジスタ
ＴＭを介して選択される。このために、相応の行ライン
ＷＬＮがアクティブな状態にもたらされ、この結果、相
応の選択トランジスタＴＭが導通接続される。列ライン
ＢＬＮはメモリキャパシタＣＭに格納されているデータ
信号の読み出し乃至は書き込みのために使用される。
【００１５】メモリ１０はさらに行ラインＷＬＫ及び列
ラインＢＬＫを有し、これらの行ラインＷＬＫ及び列ラ
インＢＬＫはメモリチップの領域２に配置されている。
この領域２は有利にはメモリ１０の周辺部に存在する。
この領域２はバッファキャパシタＣＰを含み、このバッ
ファキャパシタＣＰはそれぞれ列ラインＢＬＫのうちの
１つに接続されている。列ラインＢＬＫはこの場合それ
ぞれ給電電圧の第１の電位Ｖ１に接続されており、各バ
ッファキャパシタＣＰはそのもう１つの端子によって電
圧給電の第２の電位Ｖ２に接続されている。これらのバ
ッファキャパシタＣＰはとりわけ電位Ｖ１とＶ２との間
の電圧ピークのフィルタリングのために使用される。こ
れによってメモリ１０の電圧耐性は電位Ｖ１及びＶ２に
関して高められる。
【００１６】図３はバッファキャパシタＣＰを有する本
発明のメモリの実施形態の平面図を示す。領域２に示さ
れたメモリ１０のレイアウトはこの場合粗く概略的に図
示されている。バッファキャパシタＣＰはそれぞれ領域
ＧＢを介してコンタクトＫ２に接続されている。コンタ
クトＫ２はこの場合列ラインＢＬＫへの電気的な接続を
作る。コンタクトＫ２はいわゆるＣＢコンタクトとも呼
ばれる。行ラインＷＬＫは領域ＧＢとは電気的に接続さ
れていない。行ラインＷＬＫは電位Ｖ１にあり、列ライ
ンＢＬＫも同様である。各バッファキャパシタＣＰとコ
ンタクトＫ２との間の各接続路乃至は各領域ＧＢが各行
ラインＷＬＫに対してパラレルに配置されているよう
に、これらのバッファキャパシタＣＰは設けられる。コ
ンタクトＫ２とバッファキャパシタＣＰとは選択トラン
ジスタを介して互いに接続されていないので、とりわけ
バッファキャパシタＣＰの持続的な機能性が保証され
る。
【００１７】図４は２つのバッファキャパシタＣＰ１及
びＣＰ２の断面図を示す。これらの２つのバッファキャ
パシタＣＰ１及びＣＰ２は図３では領域２に含まれてい
る。これらのバッファキャパシタＣＰ１及びＣＰ２はト
レンチキャパシタとして構成されている。すなわち、こ
れらのバッファキャパシタＣＰ１及びＣＰ２はメモリの
基板ＳＢにおいていわゆるトレンチによって形成されて
いる。これらのバッファキャパシタＣＰ１及びＣＰ２は
各領域ＧＢ１乃至はＧＢ２を介してコンタクトＫ２に接
続されている。これらの領域ＧＢ１及びＧＢ２は基板Ｓ
Ｂにおいてドープされた領域である。これらの領域ＧＢ
１及びＧＢ２は、バッファキャパシタＣＰ１乃至はＣＰ
２とコンタクトＫ２との間の拡散直列抵抗を形成してい
る。
【００１８】図４のバッファキャパシタＣＰ１及びＣＰ
２の回路図が概略的に図２に示されている。領域ＧＢ１
及びＧＢ２により形成される拡散直列抵抗は抵抗Ｒ１乃
至は抵抗Ｒ２によってモデル化されている。コンタクト
Ｋ２は例示的な列ラインＢＬＫ０に接続されており、こ
の列ラインＢＬＫ０自体は電位Ｖ１にある。メモリ１０
の基板ＳＢは電位Ｖ２に接続されている。すなわち、バ
ッファキャパシタＣＰ１及びＣＰ２のそれぞれのプレー
ト乃至はノードは電位Ｖ２にある。電位Ｖ１及びＶ２は
バッファキャパシタＣＰ１及びＣＰ２を介して互いに緩
衝される。
【００１９】行ラインＷＬＫ及び列ラインＢＬＫ乃至は
コンタクトＫ２は同一の電位Ｖ１に接続されるので、ラ
イン間の短絡の際にこれらのライン間には洩れ電流が発
生し得ないという利点が生じる。
【００２０】図５は２つのメモリセルＭＣｉ及びＭＣｊ
の断面図を示し、これらの２つのメモリセルＭＣｉ及び
ＭＣｊは図１の構造によればメモリセルフィールドに含
まれている。これらのメモリセルＭＣｉ及びＭＣｊのメ
モリキャパシタＣＭｉ及びＣＭｊはそれぞれの選択トラ
ンジスタＴＭｉ乃至はＴＭｊを介してコンタクトＫ１に
接続されている。コンタクトＫ１はこの場合列ラインＢ
ＬＮｋに接続されている。これらのトランジスタＴＭｉ
乃至はＴＭｊの制御端子Ｇｉ乃至はＧｊはそれぞれの行
ラインＷＬＮｉ乃至はＷＬＮｊに接続されている。これ
らの行ラインＷＬＮｉ及びＷＬＮｊを介してこれらのト
ランジスタＴＭｉ乃至はＴＭｊは導通接続される。これ
によってメモリセルＭＣｉ及びＭＣｊが選択される。こ
れらのメモリキャパシタＣＭｉ及びＣＭｊは図４のバッ
ファキャパシタＣＰ１及びＣＰ２と同一の幾何学的構造
を有する。これらのトランジスタＴＭｉ乃至はＴＭｊは
ソース領域Ｓｉ乃至はＳｊ及び共通ドレイン領域Ｄを有
する。
【００２１】図５の図面では、行ラインＷＬＮｉ及びＷ
ＬＮｊは、トランジスタＴＭｉ及びＴＭｊに対して直交
に乃至はメモリキャパシタＣＭｉ及びＣＭｊとコンタク
トＫ１との間の接続路に対して直交に延在している。行
ラインＷＬＮｉ及び/又はＷＬＮｊとコンタクトＫ１乃
至は列ラインＢＬＮｋとの間の短絡は、トランジスタＴ
Ｍｉ及びＴＭｊの機能性を損ない得る。
【００２２】図４と共に図３において示されるような本
発明のメモリでは、各バッファキャパシタＣＰとコンタ
クトＫ２との間の接続路が各行ラインＷＬＫに対してパ
ラレルに配置されているので、つながってドープされた
領域ＧＢは各選択トランジスタなしで作られる。集積メ
モリが図５に示されたような構造のメモリセルを有する
場合には、図４のようなドープされた領域ＧＢ１及びＧ
Ｂ２は有利にはトランジスタＴＭｉ及びＴＭｊのソース
及びドレイン領域に相応して形成される。従って、これ
らは共通のドーピングプロセスにおいて製造され得る。
【図面の簡単な説明】
【図１】メモリセル及びバッファキャパシタを有する集
積メモリの概略図を示す。
【図２】２つのバッファキャパシタの回路図を示す。
【図３】バッファキャパシタを有する集積メモリの平面
図を示す。
【図４】２つのバッファキャパシタの断面図を示す。
【図５】２つのメモリセルの断面図を示す。
【符号の説明】
１ メモリセルフィールド ２ バッファキャパシタの領域 １０ 集積メモリ ＭＣ メモリセル ＴＭ 選択トランジスタ ＣＭ メモリキャパシタ ＷＬＮ 行ライン ＢＬＮ 列ライン ＣＰ、ＣＰ１、ＣＰ２ バッファキャパシタ ＷＬＫ 行ライン ＢＬＫ 列ライン Ｖ１ 第１の電位 Ｖ２ 第２の電位 ＧＢ、ＧＢ１、ＧＢ２ 領域 Ｋ１、Ｋ２ コンタクト ＳＢ 基板 Ｒ１、Ｒ２ （拡散直列）抵抗 Ｓｉ、Ｓｊ ソース領域 Ｄ 共通ドレイン領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD17 LA12 LA16 5M024 AA98 BB09 BB29 FF20 LL07 PP03 PP04 PP05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 集積メモリにおいて、 メモリセル（ＭＣ）を有し、該メモリセル（ＭＣ）はそ
    れぞれ選択トランジスタ（ＴＭ）及びメモリキャパシタ
    （ＣＭ）を有し、 前記メモリセル（ＭＣ）毎に前記メモリキャパシタ（Ｃ
    Ｍ）が前記選択トランジスタ（ＴＭ）を介して複数の列
    ライン（ＢＬＮ）のうちの１つに接続されており、 前記メモリセル（ＭＣ）毎に前記選択トランジスタ（Ｔ
    Ｍ）の制御端子は行ライン（ＷＬＮ）のうちの１つに接
    続されており、 バッファキャパシタ（ＣＰ）が設けられており、該バッ
    ファキャパシタ（ＣＰ）はそれぞれコンタクト（Ｋ２）
    によって別の列ライン（ＢＬＫ）に接続されており、 各バッファキャパシタ（ＣＰ）と前記コンタクト（Ｋ
    ２）との間の接続路（ＧＢ）が別の行ライン（ＷＬＫ）
    に対してパラレルに配置されているように、前記バッフ
    ァキャパシタ（ＣＰ）は設けられている、集積メモリ。
  2. 【請求項２】 バッファキャパシタ（ＣＰ１、ＣＰ２）
    はそれぞれドープされた領域（ＧＢ１、ＧＢ２）を介し
    てコンタクト（Ｋ２）に接続されている、請求項１記載
    の集積メモリ。
  3. 【請求項３】 ドープされた領域（ＧＢ１、ＧＢ２）
    は、選択トランジスタ（ＴＭｉ，ＴＭｊ）のうちの１つ
    の選択トランジスタの相応にドープされた領域（Ｓｉ，
    Ｓｊ，Ｄ）のように形成されている、請求項２記載の集
    積メモリ。
  4. 【請求項４】 幾つかの行ライン（ＷＬＫ）及び各コン
    タクト（Ｋ２）は第１の電位（Ｖ１）のための端子に接
    続されており、 各バッファキャパシタ（ＣＰ）は第２の電位（Ｖ２）の
    ための端子に接続されている、請求項１〜３のうちの１
    項記載の集積メモリ。
  5. 【請求項５】 バッファキャパシタ（ＣＰ）はメモリキ
    ャパシタ（ＣＭ）と同様の幾何学的構造を有する、請求
    項１〜４のうちの１項記載の集積メモリ。
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