KR100453581B1 - 메모리 셀 및 버퍼 커패시터를 갖는 집적 메모리 - Google Patents

메모리 셀 및 버퍼 커패시터를 갖는 집적 메모리 Download PDF

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Abstract

집적 메모리는 각각 하나의 선택 트랜지스터(TM) 및 메모리 커패시터(CM)를 갖는 메모리 셀(MC)을 포함한다. 각각의 메모리 셀(MC)에서, 메모리 커패시터(CM)는 선택 트랜지스터(TM)를 통해 다수의 열라인(BLN) 중 하나와 접속되고, 선택 트랜지스터(TM)의 제어 단자는 다수의 행라인(WLN) 중 하나와 접속된다. 버퍼 커패시터(CP)는 열라인(BLK) 중 추가의 한 열라인에 대한 접촉부(K2)와 각각 접속된다. 버퍼 커패시터(CP)는 각각의 버퍼 커패시터(CP)와 접촉부(K2) 사이의 접속부(GB)가 행라인(WLK)중 추가의 한 행라인 대해 평행하게 배열되도록 배치된다. 이로 인해, 지속적으로 높은 절연 내력(dielectric strength) 버퍼 커패시터에 의해 보장된다.

Description

메모리 셀 및 버퍼 커패시터를 갖는 집적 메모리{INTEGRATED MEMORY WITH MEMORY CELLS AND BUFFER CAPACITORS}
본 발명은 메모리 셀 및 버퍼 커패시터를 포함한 집적 메모리에 관한것이다.
집적 메모리, 예컨대 소위 DRAM-메모리는 통상적으로 각각 하나의 선택 트랜지스터 및 메모리 커패시터를 가진 메모리 셀을 포함한다. 이 경우 메모리 커패시터는 각각의 선택 트랜지스터를 통해 매트릭스형 메모리 셀 필드의 다수의 열라인 중 하나와 접속된다. 각각의 선택 트랜지스터의 제어 단자는 각각 다수의 행라인 중 하나와 접속되고, 상기 선택 트랜지스터를 통해 메모리 셀이 선택될 수 있다.
또한 상기 방식의 메모리는 메모리 칩 상의 공급 전압을 안정화시키기 위해 종종 소위 버퍼 커패시터를 추가로 포함한다. 상기 버퍼 커패시터는 특히 전압 피크의 필터링을 위해 사용되어 메모리의 소정 절연 내력을 보장한다. 메모리 칩상에 전반적으로 균일한 면적 커버리지를 위해, 버퍼 커패시터는 종종 메모리 셀 또는 메모리 셀의 메모리 커패시터와 유사하게 구성되고 배치된다. 즉, 이러한 경우에 버퍼 커패시터도 각각 할당된 선택 트랜지스터를 포함한다. 이 경우 상기 버퍼 커패시터는 통상적으로 메모리 칩의 주변영역에 배치되고, 상기 영역도 마찬가지로 균일한 면적 커버리지에 의해, 메모리 셀 필드와 유사한 구조를 가진다. 칩 상의 균일한 면적 커버리지는 특히 칩의 제조에 있어서 장점, 예컨대 개선된 평탄화 특성을 제공한다.
상기 버퍼 커패시터를 지속적으로 활성화시키기 위해서, 해당하는 선택 트랜지스터가 지속적으로 스위치온 된다. 지속적으로 부하가 가해지는 경우에는, 선택 트랜지스터가 일반적으로 버퍼 커패시터보다 노화가 빨라져 버퍼 커패시터보다 빠른 고장을 야기시키기 때문에, 상기 선택 트랜지스터의 효율성 또한 상대적으로 빠르게 악화될 수 있다. 또한, 선택 트랜지스터 각각의 제어 단자와 제어된 경로에서는 단락이 발생할 수 있다. 이러한 단락은 예를 들어 가변적인 또는 에러가 있는 제조 공정으로 인해 발생할 수 있다. 선택 트랜지스터가 단락되면, 관련된 버퍼 커패시터의 동작 성능 또한 악화될 수 있다. 통상적으로 이러한 방식의 메모리 칩에서는 버퍼 커패시터에 상응하는 리던던시가 제공되지 않기 때문에, 메모리 칩의 절연 내력이 전체적으로 악화된다.
본 발명의 목적은 버퍼 커패시터의 사용을 통해 전반적으로 균일한 면적 커버리지를 갖고 비교적 높은 절연 내력이 지속적으로 제공될 수 있는 메모리 셀 및 버퍼 커패시터를 갖는 집적 메모리를 제공하는 것이다.
도 1 메모리 셀 및 버퍼 커패시터를 갖춘 집적 메모리의 개략적인 구조,
도 2 2개의 버퍼 커패시터의 회로 설계,
도 3 버퍼 커패시터를 갖춘 집적 메모리의 평면도,
도 4 2개의 버퍼 커패시터의 횡단면도,
도 5 2개의 메모리 셀의 횡단면도.
*도면의 주요 부호 설명*
MC : 메모리 셀 TM : 선택 트랜지스터
CM : 메모리 커패시터 CP : 버퍼 커패시터
K2 : 접촉부 GB : 도핑 영역
BLN : 열라인 WLN : 행라인
상기 목적은 각각 하나의 선택 트랜지스터와 메모리 커패시터를 포함한 메모리 셀을 가진 집적 메모리에 의해 달성되며, 상기 집적 메모리에서는 각 메모리 셀마다 메모리 커패시터가 선택 트랜지스터를 통해 다수의 열라인 중 하나와 접속되고, 각 메모리 셀마다 선택 트랜지스터의 제어 단자는 다수의 행라인 중 하나와 접속되며, 각각 추가의 열라인에 대한 접촉부와 접속되는 버퍼 커패시터가 제공되고, 상기 버퍼 커패시터는 각 버퍼 커패시터와 접촉부 사이의 접속부가 추가의 행라인에 대해 평행하게 배열되도록 배치된다.
상기 버퍼 커패시터는 예컨대 메모리 칩의 주변 영역에 배치된다. 상기 영역은 균일한 면적 커버리지의 관점에서 메모리 셀이 배치된 메모리 셀 필드와 유사하게 구성된다. 즉, 상기 영역도 마찬가지로 열라인 및 행라인을 포함하고, 버퍼 커패시터는 각각 상기 열라인에 대한 접촉부와 접속된다. 열라인은 예컨대 전원 장치의 제 1 전위용 단자와 접속되고, 각 버퍼 커패시터는 전원 장치의 제 2 전위용 단자와 접속된다. 이것은 상기 버퍼 커패시터가 전원 장치의 제 1 전위와 제 2 전위 사이의 전압 피크를 보상하는데 이용되는 것을 의미한다.
메모리 셀이 배치된 메모리 셀 필드와 버퍼 커패시터가 배치된 영역이 열라인 및 행라인을 포함하기 때문에, 광범위하게 균일한 면적 커버리지가 보장된다. 메모리 셀 필드의 행라인 및 열라인은 메모리 셀 필드의 선택 또는 판독 또는 기록을 위해 이용되고, 버퍼 커패시터가 배치된 영역 내의 열라인 및 행라인은 메모리 칩의 요구되는 절연 내력을 제공하도록 사용된다.
각각의 버퍼 커패시터와 각각의 열라인에 대한 접촉부 사이의 접속부가 행라인중 하나에 대해 평행하게 형성됨으로써, 메모리 칩의 제조시 관련 버퍼 커패시터와 접촉부 사이에 확산-직렬 저항이 형성될 수 있다. 즉, 각각의 버퍼 커패시터와 접촉부는 선택 트랜지스터를 통해 서로 접속되지 않는다. 이로 인해 특히, 에러가 있는 선택 트랜지스터와 그의 에러 메커니즘에 의해 버퍼 커패시터의 성능이 어떠한 영향도 받지 않을 수 있다는 장점이 얻어진다. 그 결과로, 메모리 칩의 비교적 높은 절연 내력이 버퍼 커패시터에 의해 보장된다.
본 발명의 또다른 장점은, 각각의 행라인이 해당 버퍼 커패시터를 선택하기 위해 (지속적인) 활성화 상태에서 동작할 필요는 없다는 것이다. 버퍼 커패시터와 관련해서는 관련 행라인이 선택 기능을 수행하지 않기 때문에, 상기 행라인은 버퍼 커패시터와 접속된 열라인과 동일한 전위와 접속될 수 있다. 결과적으로, 상기 행라인 및 열라인은 동일한 전위에 놓이고, 이로 인해 관련 라인 사이에 단락이 일어날 경우 누설 전류는 발생하지 않는다.
본 발명의 바람직한 실시예에서, 버퍼 커패시터는 메모리 커패시터와 동일한 구조적 구성을 가진다. 면적 커버리지의 광범위한 균일화와 함께, 제조 공정 또한 간소화되는데, 그 이유는 커패시터 타입 또는 커패시터 구조가 예컨대 트렌치-커패시터 형태로 제공되기 때문이다.
추가의 바람직한 실시예 및 개선예는 종속항에서 특징화된다.
본 발명은 하기에서 본 발명의 실시예를 도시하는 도면을 참조로 하여 더 자세히 설명된다.
도 1은 메모리 셀 필드(1)내에 메모리 셀(MC)을 포함하는 집적 메모리(10)의 개략적인 구조를 도시한다. 메모리 셀(MC)은 각각 하나의 선택 트랜지스터(TM) 및 메모리 커패시터(CM)를 포함한다. 각각의 메모리 셀(MC)에서 메모리 커패시터(CM)는 선택 트랜지스터(TM)를 통해 다수의 열라인(BLN) 중 하나와 접속된다. 각각의 선택 트랜지스터(TM)의 제어 단자는 다수의 행라인(WLN) 중 하나와 접속된다. 행라인(WLN) 상의 메모리 셀(MC)은 각 선택 트랜지스터(TM)를 통해 선택된다. 이를 위해 해당 행라인(WLN)이 활성화 상태가 됨으로써, 해당 선택 트랜지스터(TM)가 스위치온 된다. 열라인(BLN)은 메모리 커패시터(CM)에 저장된 데이터 신호의 판독 또는 기록을 위해 사용된다.
또한 메모리(10)는 메모리 칩의 영역(2)에 배치된 행라인(WLK) 및 열라인(BLK)을 포함한다. 영역(2)은 바람직하게 메모리(10)의 주변부에 위치한다. 영역(2)은 각각 하나의 열라인(BLK)과 접속된 버퍼 커패시터(CP)를 포함한다. 이 경우 열라인(BLK)은 전원 장치의 제 1 전위(V1)와 접속되고, 각 버퍼 커패시터(CP) 각각의 다른 단자는 전원 장치의 제 2 전위(V2)에 접속된다. 버퍼 커패시터(CP)는 특히 전위(V1, V2) 사이의 전압 피크를 필터링하는데 사용된다. 그 결과로, 메모리(10)의 절연 내력은 전위(V1, V2)에 따라 증가할 수 있다.
도 3은 버퍼 커패시터(CP)를 갖는 본 발명에 따른 메모리의 실시예의 평면도를 도시한다. 영역(2)내에 있는 메모리(10)의 도시된 레이아웃이 개략적인 형태로 도시된다. 버퍼 커패시터(CP)는 영역(GB)을 통해 접촉부(K2)와 각각 접속된다. 이 경우 접촉부(K2)는 열라인(BLK)에 대한 전기적 접속부를 형성한다. 접촉부(K2)는 소위 CB-접촉부라고도 한다. 행라인(WLK)은 영역(GB)과 전기적으로 접속되지 않는다. 상기 행라인은 전위(V1)에 인가되고, 또한 열라인(BLK)도 그러하다. 버퍼 커패시터(CP)는 개별 버퍼 커패시터(CP)와 접촉부(K2) 사이의 각각의 접속부 또는 각각의 영역(GB)이 각 행라인(WLK)에 대해 평행하게 배열되도록 배치된다. 접촉부(K2) 및 버퍼 커패시터(CP)가 선택 트랜지스터를 통해 서로 접속되지 않기 때문에, 특히 버퍼 커패시터(CP)의 지속적인 성능이 보장된다.
도 4는 도 3에 따른 영역(2) 내에 포함된 2개의 버퍼 커패시터(CP1 및 CP2)의 횡단면을 도시한다. 버퍼 커패시터(CP1 및 CP2)는 트렌치 커패시터로서 구현된다. 즉, 상기 버퍼 커패시터(CP1 및 CP2)는 메모리의 기판(SB)에서 소위 트렌치로 형성된다. 버퍼 커패시터(CP1 및 CP2)는 각 영역(GB1 또는 GB2)을 통해 접촉부(K2)와 접속된다. 영역(GB1 및 GB2)은 기판(SB) 내의 도핑 영역이다. 상기 영역은 버퍼 커패시터(CP1 또는 CP2)와 접촉부(K2) 사이의 확산-직렬 저항을 형성한다.
도 4에 따른 버퍼 커패시터(CP1 및 CP2)의 회로 설계는 개략적으로 도 2에 도시된다. 영역(GB1 및 GB2)에 의해 형성된 확산-직렬 저항은 저항(R1 또는 R2)에 의해 모델링된다. 접촉부(K2)는 예컨대 그의 편에서 전위(V1)에 인가되는 열라인(BLK0)과 접속된다. 메모리(10)의 기판(SB)은 전위(V2)와 접속된다. 즉, 버퍼 커패시터(CP1 또는 CP2)의 각 플레이트 또는 노드가 전위(V2)에 인가된다. 전위(V1 및 V2)는 버퍼 커패시터(CP1 또는 CP2)를 통해 상호 버퍼링된다.
행라인(WLK) 및 열라인(BLK) 또는 접촉부(K2)가 동일한 전위(V1)에 접속되기 때문에, 라인 사이의 단락이 발생할 경우, 이들 라인 사이에 누설 전류가 발생할 수 없다는 장점이 얻어진다.
도 5는 도 1에 따른 구조에 따라 메모리 셀 필드(1)내에 포함된 2 개의 메모리 셀(MCi 및 MCj)의 횡단면을 도시한다. 그의 메모리 커패시터(CMi 및 CMj)는 각 선택 트랜지스터(TMi 또는 TMj)를 통해 접촉부(K1)와 접속된다. 이 경우 접촉부(K1)는 열라인(BLNk)과 접속된다. 트랜지스터(TMi 또는 TMj)의 제어 단자(Gi 및 Gj)는 각각의 행라인(WLNi 또는 WLNj)과 접속된다. 행라인(WLNi 또는 WLNj)을 통해 트랜지스터(TMi 또는 TMj)가 스위치온 된다. 그 결과로, 메모리 셀(MCi 및 MCj)이 선택된다. 메모리 커패시터(CMi 및 CMj)는 도 4의 버퍼 커패시터(CP1 또는 CP2)와 동일한 구조적 구성을 가진다. 트랜지스터(TMi 또는 TMj)는 소오스 영역(Si 또는 Sj) 및 공통의 드레인 영역(D)을 포함한다.
도 5에 따른 도면에서 행라인(WLNi 또는 WLNj)은 트랜지스터(TMi 또는 TMj)에 대해 직각으로, 또는 메모리 커패시터(CMi 및 CMj)와 접촉부(K1) 사이의 접속부에 대해 수직으로 진행한다. 행라인(WLNi 및/또는 WLNj)과 접촉부(K1) 또는 열라인(BLNk) 사이의 단락은 트랜지스터(TMi 또는 TMj) 성능을 악화시킬 수 있다.
도 4와 결부되어 도 3에 도시된 바와 같이, 본 발명에 따른 메모리에서 각 버퍼 커패시터(CP)와 접촉부(K2) 사이의 접속부는 각각의 행라인(WLK)에 대해 평행하게 배치되기 때문에, 연속하는 도핑 영역(GB)은 각각의 선택 트랜지스터 없이 형성될 수 있다. 집적 메모리가 도 5의 구조에 따른 메모리 셀을 포함하면, 도 4에 따른 도핑된 영역(GB1 및 GB2)은 바람직하게 트랜지스터(TMi 또는 TMj)의 소오스- 및 드레인 영역에 상응하게 형성된다. 이러한 이유로 트랜지스터(TMi 또는 TMj)는 공통의 도핑 프로세스로 제조될 수 있다.
본 발명의 목적에 따라, 버퍼 커패시터에 의해 비교적 높은 절연 내력이 지속적으로 형성될 수 있는, 광범위하고 균일하게 표면을 점유한 메모리 셀 및 버퍼 커패시터를 포함하는 집적 메모리가 제공된다.

Claims (5)

  1. 집적 메모리로서,
    - 각각 하나의 선택 트랜지스터(TM) 및 메모리 커패시터(CM)를 갖는 메모리 셀(MC)을 포함하고,
    - 상기 각각의 메모리 셀(MC)마다 상기 메모리 커패시터(CM)는 상기 선택 트랜지스터(TM)를 통해 다수의 열라인(BLN) 중 하나와 접속되고,
    -상기 각각의 메모리 셀(MC)마다 상기 선택 트랜지스터(TM)의 제어 단자는 다수의 행라인(WLN) 중 하나와 접속되고,
    -각각 추가의 열라인(BLK)에 대한 접촉부(K2)와 접속된 버퍼 커패시터(CP)가 제공되고,
    - 상기 버퍼 커패시터(CP)는 각각의 버퍼 커패시터(CP)와 상기 접촉부(K2) 사이의 접속부(GB)가 추가의 행라인(WLK)에 대해 평행하게 배열되도록 배치되는 집적 메모리.
  2. 제 1 항에 있어서,
    버퍼 커패시터(CP1,CP2)가 각각의 도핑 영역(GB1,GB2)을 통해 상기 접촉부(K2)와 접속되는 것을 특징으로 하는 집적 메모리.
  3. 제 2 항에 있어서,
    상기 도핑 영역(GB1,GB2)은 하나의 선택 트랜지스터(TMi 또는 TMj)의 대응하는 도핑 영역(Si,Sj,D)으로서 형성되는 것을 특징으로 하는 집적 메모리.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    -다수의 행라인(WLK) 및 각각의 접촉부(K2)는 제 1 전위(V1)용 단자와 접속되고,
    -상기 각각의 버퍼 커패시터(CP)는 제 2 전위(V2)용 단자와 접속되는 것을 특징으로 하는 집적 메모리.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 버퍼 커패시터(CP)는 상기 메모리 커패시터(CM)와 동일한 구조적인 구성을 갖는 것을 특징으로 하는 집적 메모리.
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