KR970072405A - 이상 복구 회로를 갖는 강유전체 메모리 - Google Patents

이상 복구 회로를 갖는 강유전체 메모리 Download PDF

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Abstract

강유전체 메모리에서, 반도체 메모리 셀은 행렬 어레이로 배열되며 플레이트선, 워드선, 및 비트선에 각각 접속되어 있어 동작 전압에 응답하여 어드레스된 메모리 셀의 커패시터의 분극 상태를 변경시킨다. 제1세트의 도전 소자는 제1전위가 제1단자에 인가될 때 제1단자에서 플레이트선으로의 분기로를 만들고, 제2세트의 도전 소자는 제2전위가 제2단자에 인가될 때 제2단자로부터 워드선으로의 분기로를 만든다. 제3세트의 도전 소자는 제3전위가 제3단자에 인가될 때 제3단자에서 비트선으로의 분기로를 만든다. 메모리 셀중 적어도 하나의 강유전성 커패시터가 단락 상태이면 충분한 전류가 이상 상태를 복구하기 위해 셀내로 흐르게 된다.

Description

이상 복구 회로를 갖는 강유전체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 따른 강유전성 메모리 어레이의 회로도.

Claims (10)

  1. 복수의 플레이트선들(13); 복수의 워드선들(15); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 있어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가된 동작 전압에 응답하여 상기 트랜지스터를 통해 변화시키고; 제1, 제2 및 제3단자(17, 19, 21;61, 64, 67); 상기 제1단자에 제1전위가 인가될 때 상기 제1단자(17;61)에서 상기 플레이트선들(13)로의 복수의 경로를 각각 만들기 위한 복수의 제1도전 수단들(16;60); 상기 제2단자에 제2전위가 인가될 때 상기 제2단자(19;64)로부터 상기 워드선들(15)로의 복수의 경로를 각각 만들기 위한 복수의 제2도전 수단들(18;63); 및 상기 제3단자에 제3전위가 인가될 때 상기 제3단자(21;67)로부터 상기 비트선들(14)로의 복수의 경로를 각각 만들기 위한 복수의 제3도전 수단들(20;66)을 포함하고, 상기 제1, 제2 및 제3전위는 상기 메모리 셀들중 적어도 하나의 메모리 셀의 강유전성 커패시터가 단락 경로를 가지면 상기 단락 경로를 제거하기에 충분한 전류가 있도록 되어 있는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3도전 수단 각각은 다이오드로 이루어지는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 제1, 제2 및 제3도전 수단 각각은 트랜지스터로 이루어지는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3전위중 하나는 전압 펄스인 것을 특징으로 하는 메모리.
  5. 제1항에 있어서, 상기 제1, 제2 및 제3전위는 상기 메모리 셀의 동작 전압의 범위 내에 있는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 복수의 플레이트선들(13); 복수의 워드선들(15); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가되는 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고; 제1, 제2 및 제3단자(17, 19, 20); 상기 제1단자(17)에 접속된 제1도전형의 제1반도체 영역(30)과, 상기 제1반도체 영역에서 상기 플레이트선들(13)에 접속된 상기 제1도전형과 반대인 제2도전형의 복수의 제2반도체 영역들(31); 상기 제2단자(19)에 접속된 상기 제1도전형의 제3반도체 영역(35)과, 상기 제3반도체 영역에서 상기 워드선들(15)에 접속된 상기 제2도전형의 복수의 제4반도체 영역들(36); 및 상기 제3단자(21)에 접속된 상기 제1도전형의 제5반도체 영역(40)과 상기 제5반도체 영역에서 상기 비트선들(14)에 접속된 상기 제2도전형의 복수의 제6반도체 영역들(41)을 포함하는 것을 특징으로 하는 메모리.
  7. 복수의 플레이트선들(13); 복수의 워드선들(15); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가되는 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고; 제1쌍의 단자(61, 62); 제2쌍의 단자(64, 65); 제3쌍의 단자(67, 68); 상기 제1쌍의 단자(61)중 하나에 접속된 제1반도체 영역(70A), 상기 플레이트선들(13)에 각각 접속된 복수의 제2반도체 영역들(71A) 및 상기 제1과 제2반도체 영역 사이에 연장되며 상기 제1쌍의 단자(62)중 다른 하나의 접속된 제1도전영역(72A); 상기 제2쌍의 단자(64)중 하나에 접속된 제3반도체 영역(70B), 상기 워드선들(15)에 각각 접속된 제4반도체 영역들(71B) 및 상기 제3과 제4반도체 영역 사이에 연장되며 상기 제2쌍의 단자(65)중 다른 하나에 접속된 제2도전 영역(72B); 및 상기 제3쌍의 단자(67)중 하나에 접속된 제5반도체 영역(70C), 상기 비트선들(14)에 각각 접속된 제6반도체 영역들(71C) 및 상기 제5와 제6반도체 영역 사이에 연장되며 상기 제3쌍의 단자(68) 중 다른 하나에 접속된 제3도전 영역(72C)을 포함하는 것을 특징으로 하는 메모리.
  8. 복수의 플레이트선들(13), 복수의 워드선들(15), 복수의 비트선들(14), 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하며, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어, 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀과 제1, 제2 및 제3단자(17,19,21;61,64,67)에 인가된 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고 있는 메모리에서, 상기 메모리의 이상 상태를 복구하는 방법에 있어서, 상기 제1단자(17:61)에서 상기 플레이트선들(13)로의 복수의 경로를 만들어 제1전위를 상기 제1단자에 인가하는 단계; 상기 제2단자(19;64)에서 상기 워드선들(15)로의 복수의 경로를 만들어 제2전위를 상기 제2단자에 인가하는 단계; 및 상기 제3단자(21;67)에서 상기 비트선들(14)로의 복수의 경로를 만들어 제3전위를 상기 제3단자에 인가하는 단계를 포함하고, 상기 제1, 제2 및 제3전위는 상기 메모리 셀들 중 적어도 하나의 메모리 셀의 강유전성 커패시터가 단락 경로를 가지면 상기 단락 경로를 제거하기에 충분한 전류가 있도록 되어 있는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
  9. 제8항에 있어서, 상기 제1, 제2 및 제3전위중 하나는 전압 펄스로 인가되는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
  10. 제8항에 있어서, 상기 제1, 제2 및 제3전위는 상기 메모리 셀의 상기 동작 전압의 범위 내에 있는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970015405A 1996-04-25 1997-04-24 이상 복구 회로를 갖는 강유전체 메모리 KR100230024B1 (ko)

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