KR100230024B1 - 이상 복구 회로를 갖는 강유전체 메모리 - Google Patents

이상 복구 회로를 갖는 강유전체 메모리 Download PDF

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Abstract

강유전체 메모리에서, 반도체 메모리 셀은 행렬 어레이로 배열되며 플레이트선, 워드선 및 비트선에 각각 접속되어 있어 동작 전압에 응답하여 어드레스된 메모리 셀의 커패시터의 분극 상태를 변경시킨다. 제1 세트의 도전 소자는 제1 전위가 제1 단자에 인가될 때 제1 단자에서 플레이트선으로의 분기로를 만들고, 제2 세트의 도전 소자는 제2 전위가 제2 단자에 인가될 때 제2 단자로부터 워드선으로의 분기로를 만든다. 제3 세트의 도전 소자는 제3 전위가 제3 단자에 인가될 때 제3 단자에서 비트선으로의 분기로를 만든다. 메모리 셀중 적어도 하나의 강유전성 커패시터가 단락 상태이면, 충분한 전류가 이상 상태를 복구하기 위해 셀내로 흐르게 된다.

Description

이상 복구 회로를 갖는 강유전체 메모리
본 발명은 강유전성 커패시터의 분극 상태를 이용하여 정보 비트가 저장되어 있는 강유전성 메모리에 관한 것이다. 본 발명은 특히 강자성 메모리의 제조 수율을 증가시키는 데에 유용하다.
강유전성 메모리는 미리 정해진 동작 상태를 갖는 전계 효과 트랜지스터와 강유전성 커패시터로 각각 이루어진 메모리 셀의 행렬 어레이이다. 각 메모리 셀의 커패시터는 셀에 인가된 전압에 응답하여 그 상태가 변화게 된다. 메모리 어레이는 각 셀의 커패시터가 셀의 트랜지스터상에 형성되도록 반도체 기판상에 가공된다. 커패시터의 강유전성 박막이 결정화 공정에 의해 제조되기 때문에, 도전성 이물 입자가 강유전성 재료로 주입 및 결정화될 가능성이 있어, 용량성막에 단락 경로를 형성할 수 있다. 이로 인해 강유전성 메모리의 수율이 저하된다.
일본국 특허 공개 평5-249490은 트랜지스터와 커패시터가 반도체 기판상에서 행렬로 배열되어 있는 TFT(박막 트랜지스터) 디스플레이 패널 및 이상 커패시터의 복구 방법에 관한 것이다. 이 복구 방법은 전해액에 패털을 담그고 이 패널에 전압을 인가하는 단계를 포함한다. 이 종래 기술이 이상 커패시터의 복구에 관련된 것이지만, 제조 라인에서 전해액을 이용하는 것은 바람직하지 않다. 부가하여, 사용자의 요구로 이상 커패시터를 복구할 필요가 있다.
따라서, 본 발명의 목적은 강유전성 메모리의 수율을 증가시키기 위한 것이다.
본 발명의 목적은 제조 위치에서 뿐만 아니라 사용자의 위치에서 복구될 수 있는 강유전성 메모리를 제공하는 것이다.
본 발명은 적당한 전압의 인가시 강유전성 커패시터에 의해 나타나는 복구 특성에 근거하고 있다.
본 발명의 광범위한 형태에 따르면, 복수의 플레이트선들, 복수의 워드선들, 복수의 비트선들, 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들의 어레이를 포함하고 있다. 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 있어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가된 동작 전압에 응답하여 상기 트랜지스터를 통해 변화시킨다. 제1, 제2, 제3 단자가 제공된다. 복수의 제1 도전 수단들은 상기 제1 단자에 제1 전위가 인가될 때 상기 제1 단자에서 상기 플레이트선들로의 복수의 경로를 각각 만든다. 복수의 제2 도전 수단들은 상기 제2 단자에 제2 전위가 인가될 때 상기 제2 단자로부터 상기 워드선들로의 복수의 경로를 각각 만든다. 복수의 제3 도전 수단들은 제3 단자에 제3 전위가 인가될 때 상기 제3 단자로부터 상기 비트선들로의 복수의 경로를 각각 만든다. 상기 제1, 제2, 및 제3 전위는 상기 메모리 셀들중 적어도 하나 메모리 셀의 강유전성 커패시터가 단락 경로를 가지면 상기 단락 경로를 제거하는 데에 충분한 전류가 있도록 되어 있다.
제1 형태에 따르면, 상기 도전 수단은 제1 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역에서 상기 제1 도전형과 반대인 제2 도전형의 복수의 제2 반도체 영역들로 형성되고, 제1 반도체 영역은 제1 단자에 접속되고, 상기 제2 반도체 영역들은 플레이트선에 각각 접속되어 있다. 상기 제2 도전 수단은 상기 제1 도전형의 제3 반도체 영역과 제3 반도체 영역은 영역들로 형성되고, 제5 반도체 영역은 제3 단자에 접속되고 상기 제6 반도체 제2 단자에 접속되고 상기 제4 반도체 영역들은 워드선에 각각 접속되어 있다. 상기 제3 도전 수단은 상기 제1 도전형의 제5 반도체 영역과 상기 제5 반도체 영역에서 상기 제2 도전형의 복수의 제6 반도체 영역들로 형성되고, 제5 반도체 영역은 제3 단자에 접속되고 상기 제6 반도체 영역들은 비트선에 각각 접속되어 있다.
제2 형태에 따르면, 제1 쌍의 단자와, 제2 쌍의 단자와, 제3 쌍의 단자가 제공된다. 상기 도전 수단은 제1 반도체 영역과, 복수의 제2 반도체 영역 및 제1과 제2 반도체 영역 사이에 연장된 제1 도전 영역으로 형성되고, 상기 제1 반도체 영역은 제1 쌍의 단자중 하나에 접속되고, 제2 반도체 영역들은 플레이트선에 각각 접속되고 상기 제1 도전 영역은 상기 제1 쌍의 단자중 다른 하나에 접속된다. 제2 도전 수단은 제3 반도체 영역, 복수의 제4 반도체 영역들 및 제3과 제4 반도체 영역 사이에 연장된 제2 도전 영역들로 형성되고, 제3 반도체 영역은 제2 쌍의 단자중 하나에 접속되고, 제4 반도체 영역들은 워드선에 각각 접속되고, 상기 제2 도전 영역은 제2 쌍의 단자중 다른 하나에 접속된다. 제3 도전 수단은 제4 반도체 영역, 복수의 제6 반도체 영역들 및 제5과 제6 반도체 영역 사이에 연장된 제3 도전 영역들로 형성되고, 제4 반도체 영역은 제3 쌍의 단자중 하나에 접속되고, 제6 반도체 영역들은 비트선에 각각 접속되고, 상기 제3 도전 영역은 제3 쌍의 단자중 다른 하나에 접속된다.
제1도는 단락된 강유전성 커패시터의 전류 대 전압 특성을 나타내는 그래프.
제2도는 본 발명의 제1 실시예에 따른 강유전성 메모리 어레이의 회로도.
제3도는 본 발명의 메모리의 상세 구조를 설명하는 블럭도.
제4,5 및 제6도는 각각 제3도의 선 4,5 및 6을 따른 단면도.
제7도는 본 발명의 제2 실시예에 따른 강유전성 메모리 어레이의 회로도.
제8도는 제2 실시예의 메모리의 상세 구조를 설명하는 블럭도.
제9도는 제8도의 선 9를 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 메로리 셀 11 : 전계 효과 트랜지스터
12 : 강유전성 커패시터 13 : 플레이트선
14 : 비트선 15 : 워드선
16, 18, 20, 60, 61, 66 : 도전 수단
17, 19, 21, 61, 62, 64, 65, 67, 68 : 단자
30, 31, 35, 36, 40, 41 : 반도체 영역 32, 33, 37, 38, 42, 43 : 콘택트홀
본 발명은 막 두께가 200㎚이고 크기가 300㎛ x 300㎛인 단락 상태의 강유전커패시턴스 (SrBi2Ta2O9)가 약 5초간 0V에서 2V까지 변하는 전압이 인가된 경우의 실험에 근거한 것이다. 제1도의 곡선 1과 2는 각각 순서데로 실행되는 제1 및 제2 시험으로부터 취득된 전류를 나타낸다. 곡선 1에서 나타낸 바와 같이, 서지 전류는 인가 전압이 0에서 1 볼트로 소인(掃引)될 때 관측된다. 이 서지 전류는 전압이 0.9 볼트일 때 100㎃에 이른다(1Mb 클래스의 단일 셀의 실재 크기는 3㎛ x 3㎛이기 때문에, 대응 전류는 이 값보다 더 작아질 것이다), 전압이 1볼트 지점에 이르게 되면, 그 후에 전류가 전압이 2볼트에 이를 때 까지 유지되게 되는 정상 레벨로 전류는 급격히 감소된다. 커패시턴스가 제2 단계에서 소인된 동일한 전압이 인가된 경우, 어떠한 서지 전류도 발생하지 않고 발생된 전류는 곡선 2에 의해 나타낸 바와 같이 정상 레벨에 있게 된다. 동일한 시험이 반복되지만 서지 전류는 관찰되지 않는다. 강유전성 메모리의 단락 상태는 적당한 전압의 인가로 복구되어 정상적인 강유전성 특성을 복구할 수 있는 것이 증명되었다. 최소 5볼트가 단락 상태의 강유전성 메모리 셀을 복구시키는 데에 필요한 것이 확인되었다. 따라서 메모리의 정상 동작에 사용되는 것 이외의 단락 상태를 복구하는 데에는 그 외 다른 전원은 필요하지 않다.
본 발명에 따르면, 제1도의 자기 복구 특성이 비휘발성 강유전성 메모리에 결합되어 있다. 제2도에서 나타낸 바와 같이, 메모리는 셀(10)의 행렬 어레이로 이루어진다. 각 메모리 셀은 전계 효과 트랜지스터(11)와 강유전성 커패시터(12)로 이루어진다. 커패시터(12)의 일단은 복수의 플레이트선(13)중 대응하는 것에 접속되고 커패시터의 다른 단은 트랜지스터(11)의 소스 드레인 경로를 통해 복수의 비트선(14)중 대응하는 것에 접속된다. 트랜지스터(11)의 제어 게이트는 복수의 워드선(15)중 대응하는 것에 접속된다. 강유전성 비휘발성 메모리가 본 기술에서 공지되어 있기 때문에, 각 메모리 셀(10)의 상세 구조의 설명은 간단하게 하기 위해 생략한다.
메모리 셀의 커패시터(12)가 도전성 물질로 오염되면, 이들은 적당한 전압이 메모리 셀에 인가될 때 서지 전류에 의해 열로 변환된다는 것이 이해될 것이다.
본 발명의 제1 실시예에서, 자기 복구 특성은 패드 단자(17, 19, 21)에서 플레이트선(13), 워드선(15), 및 비트선(14)으로 각각 분기로를 만드는 다이오드로 실행된다.
특히, 제1 세트의 다이오드(16)는 이들 어노드를 패드 단자(17)에 결합하고 이들 캐소드를 플레이트선에 각각 결합하여 플레이트선(13)에 대해 마련된다. 유사하게, 제2 세트의 다이오드(18)는 이들의 어노드를 패드 단자(19)에 결합하고 이들의 캐소드는 워드선에 각각 결합하여 워드선(15)에 대해 마련된다. 비트선(14)에 대해서는, 제3 세트의 다이오드(20)가 캐소드는 패드 단자(21)에 어노드는 각 비트선에 결합하여 마련되어 있다.
각 패드 단자(17, 19, 21)는 전압이 외부원으로부터 공급되게 하는 프로브 등과 접촉되게 하는데에 충분한 크기로 되어 있다. 행렬 어레이의 복구 동작은 5볼트의 전위를 패드 단자(19)에 인가하고 접지 전위를 패드 단즈(21)에 인가하여 실행된다. 이 상태하에서, 패드 단자(17)에는 3초간 2볼트의 전위가 공급된다. 결과적으로, 모든 다이오드는 정방향 바이어스되고 모든 메모리 셀의 트랜지스터는 간단히 턴온된다. 메모리 셀들중 어느 것이나 단락되게 되면, 이상 셀을 복구하기 위해 서지 전류가 형성될 것이다.
이러한 복구 동작은 제조동안 검사가 실행되어 메모리의 수율을 상당히 증가시킨다. 복구 동작은 또한 모든 메모리 셀이 사용중에 나타날 수 있는 단락 이상을 복구하도록 소거되는 기간에 사용자측에서 실행될 수 있다.
동일한 집적 회로 칩상의 이상 복구 회로를 메모리 어레이에 일체화하는 데에 최소한의 공간만이 필요하다는 것에 장점이 있다.
집적 회로 이상 복구 회로를 갖는 제2도의 비휘발성 메모리의 상세 구조가 제3도 내지 제6도에서 나타나 있다. 제1 세트의 다이오드(16)은 n형 반도체 기판(50)상에서 p형 반도체 영역(30)에 의해 형성된다. 이 영역은 다이오드(16)의 공통 어노드로 역할한다. p형 영역(30)에서는 플레이트선(13)에 대응하는 위치에서 복수의 n+형 반도체 영역(31)을 개별 다이오드(16)의 캐소드로 작용하도록 확산으로 형성한다. 유사하게, 제2 세트의 다이오드(18)가 n형 반도체 기판(50)상의 p형 반도체 영역(35)에 의해 공통 어노드로 작용하도록 형성된다. 복수의 n+형 반도체 영역(36)은 워드선(15)에 대응하는 위치에 p형 영역(35)내에서 개별 다이오드(18)의 캐소드로 작용하도록 형성된다. 제3 세트의 다이오드(20)는 복수의 p형 영역(41)이 비트선(14)에 대응하는 위치에 형성되어 있는 n+형 영역(40)에 의해 형성된다.
제4, 5, 및 6도에서 명백히 나타낸 바와 같이, 이산화 실리콘막(51)이 메모리의 표면위에 피착되고 뒤이어 복수의 콘택홀(32, 37, 42)을 형성하도록 에칭된다. 이들 콘택트홀은 n+영역(31)과 플레이트선(13) 사이, n+형 영역(36)과 워드선(15), 및 p형 영역(41)과 비트선(14) 사이에 도전로를 만들도록 폴리실리콘으로 충전된다. 부가하여, 콘택트홀(33, 38, 43)이 층(51)에 형성된 다음에 폴리실리콘으로 충전되어 패드 단자 연장부(17A)와 어노드 영역(30) 사이, 패드 단자 연장부(19A)와 어노드 영역(35) 사이, 패드 단자 연장부(21A)와 공통 캐소드 영역(40) 사이에 도전성 경로를 제공한다.
본 발명의 제2 실시예에서, 자기 복구 특성은 패드 단자(61, 64, 67)로부터 플레이트선(13), 워드선(15) 및 비트선(14)으로 각각 전환되는 분기로를 만드는 전계 효과 트랜지스터로 실행된다.
특히, 제1 세트의 트랜지스터(60)가 패드 단자(61)와 각 플레이트선 사이의 소스 드레인 경로와 게이트 단자를 패드 단자(62)에 결합하여 플레이트선(13)에 대해 제공된다. 유사하게, 제2 세트의 트랜지스터(63)는 패드 단자(64)와 각 워드선 사이의 소스 드레인 경로와 게이트 단자를 패드 단자(65)에 결합하여 워드선(15)에 대해 제공된다. 비트선(14)에 대해서는, 제3 세트의 트랜지스터(66)에 패드 단자(67)와 각 비트선 사이에 접속되어 있는 소스 드레인 경로와 패드 단자(68)에 접속되어 있는 게이트 단자가 제공되어 있다.
제7도의 비휘발성 메모리의 상세 구조는 제8도 및 제9도에서 나타낸다. N형 기판(50)에서는, 제1 세트의 트랜지스터(60)가 공통 소스(n+형) 영역(70A)과 플레이트선(13)에 대응하는 복수의 드레인(n+형) 영역(71A)으로 형성된다. 얇은 이산화 실리콘층(51a)이 피착되고 게이트 영역(72A)이 그 위에 형성된다. 플레이트선(13)이 뒤이어 형성되어 있는 이산화 실리콘층(51b)에 의해 절연이 제공된다. 드레인 영역(71A)과 대응하는 플레이트선이 콘택트홀(73A)을 통해 폴리실리콘에 의해 상호 접속된다. 소스 영역(70A)은 콘택트홀(61')을 통해 패드 단자(61)에 접속되고 게이트 영역(72A)은 콘택트홀(62')을 통해 패드 단자(62)에 접속된다.
동일하게, 트랜지스터(63(66))는 공통 소스 영역(70B(70C)), 워드선(15)(비스선(14))에 대응하는 복수의 드레인 영역(71B(71C)) 및 게이트 영역(72B(72C))으로 형성된다. 드레인 영역(71B(71C)) 및 대응 워드(비트)선은 콘택트홀(73B(73C))을 통해 폴리실리콘으로 상호 접속된다. 소스 영역(70B(70C))은 콘택트홀(64'(67')을 통해 패드 단자(64(67))에 접속되고 게이트 영역(72B(72C))은 콘택트홀(65'(68'))을 통해 패드 단자(65(68))에 접속된다.

Claims (10)

  1. 복수의 플레이트선들(13); 복수의 워드선들(14); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 있어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가된 동작 전압에 응답하여 상기 트랜지스터를 통해 변화시키고; 제1, 제2 및 제3 단자(17, 19, 21; 61, 64, 67); 상기 제1 단자에 제1 전위가 인가될 때 상기 제1 단자(17;61)에서 상기 플레이트선들(13)로의 복수의 경로를 각각 만들기 위한 복수의 제1 도전 수단들(16;60); 상기 제2 단자에 제2 전위가 인가될 때 상기 제2 단자(19;24)로부터 상기 워드선들(15)로의 복수의 경로를 각각 만들기 위한 복수의 제2 도전 수단들(18;63); 및 상기 제3 단자에 제3 전위가 인가될 때 상기 제3 단자(21;67)로부터 상기 비트선들(14)로의 복수의 경로를 각각 만들기 위한 복수의 제3 도전 수단들(20;66)을 포함하고, 상기 제1, 제2, 및 제3 전위는 상기 메모리 셀들중 적어도 하나의 메모리 셀의 강유전성 커패시터가 단락 경로를 가지면 상기 단락 경로를 제거하기에 충분한 전류가 있도록 되어 있는 것을 특징으로 하는 메모리.
  2. 제1항에 있어서, 상기 제1, 제2 및 제3 도전 수단 각각은 다이오드로 이루어지는 것을 특징으로 하는 메모리.
  3. 제1항에 있어서, 상기 제1, 제2 및 제3 도전 수단 각각은 트랜지스터로 이루어지는 것을 특징으로 하는 메모리.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3 전위중 하나는 전압 펄스인 것을 특징으로 하는 메모리.
  5. 제1항에 있어서, 상기 제1, 제2 및 제3 전위는 상기 메모리 셀의 동작 전압의 범위 내에 있는 것을 특징으로 하는 강유전체 메모리 장치.
  6. 복수의 플레이트선들(13); 복수의 워드선들(15); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가되는 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고; 제1, 제2 및 제3 단자(17, 19, 21); 상기 제1 단자(17)에 접속된 제1 도전형의 제1 반도체 영역(30)과, 상기 제1 반도체 영역에서 상기 플레이트선들(13)에 접속된 상기 제1 도전형과 반대인 제2 도전형의 복수의 제2 반도체 영역들(31); 상기 제2 단자(19)에 접속된 상기 제1 도전형의 제3 반도체 영역(35)과, 상기 제3 반도체 영역에서 상기 워드선들(15)에 접속된 상기 제2 도전형의 복수의 제4 반도체 영역들(36); 및 상기 제3 단자(21)에 접속된 상기 제 도전형의 제5 반도체 영역(40)과 상기 제4 반도체 영역에서 상기 비트선들(14)에 접속된 상기 제2 도전형의 복수의 제6 반도체 영역들(41)을 포함하는 것을 특징으로 하는 메모리.
  7. 복수의 플레이트선들(13); 복수의 워드선들(15); 복수의 비트선들(14); 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하고, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀에 인가되는 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고; 제1 쌍의 단자(61, 62); 제2 쌍의 단자(64, 65); 제3 쌍의 단자(67, 68); 상기 제1 쌍의 단자(61)중 하나에 접속된 제1 반도체 영역(70A), 상기 플레이트선들(13)에 각각 접속된 복수의 제2 반도체 영역들(71A) 및 상기 제1과 제2 반도체 영역 사이에 연장되며 상기 제1 쌍의 단자(62)중 다른 하나에 접속된 제1 도전 영역(72A); 상기 제2쌍의 단자(64)중 하나에 접속된 제3 반도체 영역(70B), 상기 워드선들(15)에 각각 접속된 제4 반도체 영역들(71B) 및 상기 제3과 제4 반도체 영역 사이에 연장되며 상기 제2 쌍의 단자(65)중 다른 하나에 접속된 제2 도전 영역(72B); 및 상기 제3 쌍의 단자(67)중 하나에 접속된 제5 반도체 영역(70C), 상기 비트선들(14)에 각각 접속된 제6 반도체 영역들(71C) 및 상기 제5와 제6 반도체 영역 사이에 연장되며 상기 제3 쌍의 단자(68)중 다른 하나에 접속된 제3 도전 영역(72C)을 포함하는 것을 특징으로 하는 메모리.
  8. 복수의 플레이트선들(13), 복수의 워드선들(15), 복수의 비트선들(14), 각각 강유전성 커패시터와 트랜지스터를 포함하는 반도체 메모리 셀들(10)의 어레이를 포함하며, 상기 메모리 셀들은 상기 플레이트선들, 상기 워드선들 및 상기 비트선들에 각각 접속되어, 각 메모리 셀의 커패시터의 분극 상태를 상기 메모리 셀과 제1, 제2 및 제3 단자(17, 19, 21; 61, 64, 67)에 인가된 동작 전압에 응답하여 상기 트랜지스터를 통해 변경시키고 있는 메모리에서, 상기 메모리의 이상 상태를 복구하는 방법에 있어서, 상기 제1 단자(17;61)에서 상기 플레이트선들(13)로의 복수의 경로를 만들어 제1 전위를 상기 제1 단자에 인가하는 단계; 상기 제2 단자(19;64)에서 상기 워드선들(15)로의 복수의 경로를 만들어 제2 전위를 제2 단자에 인가하는 단계; 및 상기 제3 단자(21;67)에서 상기 비트선들(14)로의 복수의 경로를 만들어 제3 전위를 상기 제3 단자에 인가하는 단계를 포함하고, 상기 제1, 제2 및 제3 전위는 상기 메모리 셀들중 적어도 하나의 메모리 셀의 강유전성 커패시터가 단락 경로를 가지면 상기 단락 경로를 제거하기에 충분한 전류가 있도록 되어 있는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
  9. 제8항에 있어서, 상기 제1, 제2 및 제3 전위중 하나는 전압 펄스로 인가되는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
  10. 제8항에 있어서, 상기 제1, 제2 및 제3 전위는 상기 메모리 셀의 상기 동작 전압의 범위 내에 있는 것을 특징으로 하는 메모리의 이상 상태 복구 방법.
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