TW525165B - Integrated memory with storage cells and buffer capacitor - Google Patents

Description

525165 五、發明說明（1 ) 發明領域 本發明涉及一種具有記憶胞或單元和緩衝電容的積體電 路記憶體。 技術背景 積體電路記憶體以及所謂dr AM (動態隨機記憶體）一般具 有記憶胞，該記憶胞包括一個選擇性電晶體和一個存儲電 容。存儲電容在這方面經過相應的選擇性電晶體，相應地 與矩陣狀記憶胞陣列許多行線之一連接起來。相應的選擇 性電晶體的控制端相應地與許多列線之一連接起來’經過 此列線可以選擇記憶胞。 這種記憶體常常另外具有所謂緩衝電容’用以使記憶體 晶片上之電源穩定，此記憶體特別用於過濾除去電壓峰値 ，並從而保證記憶體一定成都耐電壓強度。爲了在記憶體 上面積分布很均勻，緩衝電容之安裝和配置通常與記憶胞 以及其存儲電容相類似。這就是說’在這方面緩衝電容也 具有相應配置的選擇性電晶體。緩衝電容一般配置在記憶 體晶片的週邊方面。同時，這個記憶體晶片週邊方面，由 於面積分布均勻，同樣具有與記憶胞陣列類似的結構。在 記憶體晶片上面積分布均勻，特別對於製造晶片有利，例 如，平面特性改善了。 爲了經久不斷地激化緩衝電容’就要使相應的選擇性電 晶體經久不斷地導電，因爲選擇性電晶體經久不斷負荷， 一般比緩衝電容容易老化，也容易產生誤差，所以其功能 525165 五、 發明說明 ( 2 ) 性 就 相 對 地 容 易 受 損 害 〇 另 外 J巳巳 擇 性 電 晶 體 在 其 相 m 的 控 制 3而 與 所 控 制 的 線 路 之 間 會 產 生 短 路 〇 這 種 短 路 可 能 是 由 於 生 產 過 程 有 波 動 或 者 有 誤 差 而 產 生 的 〇 如 果 々巳已 培 擇 性 電 晶 體 有 短 路 則 所 從 屬 的 緩 衝 電 容 功 能 性 就 受 到 損 害 〇 因 爲 适 種 記 憶 體 晶 片 一 般 對 緩 衝 電 容 沒 有 規 定 相 jm "111、 冗 餘 度 所 以 記 憶 體 晶 片 的 耐 電 壓 強 度 完 全 受 到 損 害 7 Ο 發 明 的 槪 述 本 發 明 的 巨 的 在 於 說 明 5 該 積 體 電 路 存 儲 器 具 有 面 積 分 布 很 均 勻 的 記 憶 胞 和 緩 衝 電 容 並 且 憑 藉 緩 衝 電 容 可 以 持 續 製 造 相 當 局 的 耐 電 壓 強 度 Ο 該 巨 的 通 過 帶 有相 Iffi 包括 々BB 擇 性 電 晶 體 和存 儲 電 容 的 記 憶 胞 的 積 體 電 路 記 憶 體 來 解 決 〇 該 積 體 電 路 記 憶 體 每 個 記 憶 胞 電 容 通 cm 過 c巳已 进 擇 性 電 晶 體 與 許 多 行 線 之 一 連 接 該 積 體 電 路 記 憶 體 每 個 記 憶 胞 巳 擇 性 電 晶 體 的 控 制 丄山 m 與 許 多 列 線 之 一 連 接 該 積 體 電 路 記 憶 體 規 定 了 相 m 地 與 接 觸 到 行 線 的 延 續 線 的 觸 點 連 接 同 時 該 積 體 電 路 配 置 了 緩 衝 電 容 V' 使 得 在 相 應 緩 衝 電 容 與 觸 點 之 間 的 連 接 線 與 列 線 的 延 續 線 平 行 地 配 置 0 舉 例 來 說 緩 衝 電 容 配 置 在 記 憶 體 晶 片 週 邊 丨品 域 中 〇 這 個 域 爲 了 面 積 分布 均 勻 ， 安 裝 得 與 記 憶 胞 所 處 的 記 憶 胞 陣 列 相 類 似 Ο 這 就 是 說 ? 這 個 區 域 同 樣 具 有 行 線 和 列 線 〇 同 時 緩 衝 電 容 相 應 地 與 接 觸 此 行 線 之 — 的 觸 點 相 連 接 〇 行 線 與 電 壓 電 源 第 電 位 的 接 -4 線 相 連 接 而 相 應 的 緩 衝 電 525165 五、發明說明（3 ) 谷與電壓電源第二電位的接線相連接◦這就意味著，緩衝 電容用於使電壓電源的第一電位和第二電位之間的電壓峰 値平衡。 因爲不僅配置有記憶胞的記憶胞陣列而且配置有緩衝電 容的區域都具有行線和列線，就保證了面積分布很均勻◦ 記憶胞陣列的列線和行線用於選擇、採集或說明記憶胞， 配置有緩衝電容的區域中的行線和列線用於取得記憶體晶 片所必需的耐電壓強度。 使相應的緩衝電容與接觸相應的行線的觸點之間的連接 線之一平行’就可以在生產記憶體晶片時，在有關緩衝電 谷和觸點之間產生擴散串聯電阻。這就是說，相應的緩衝 電容和觸點並不是通過選擇性電晶體彼此連接起來的，因 而有特別的好處：不會因選擇性電晶體有故障以及其機械 裝置有誤差而影響到緩衝電容的功能性，從而通過緩衝電 容保證了記憶體晶片比較高的耐電壓強度。 本發明的另外一個優點是：不必爲了在（持久）啓動狀態 中選擇相應的緩衝電容而啓動相應的列線。因爲在緩衝電 容方面相關的列線沒有選擇功能，所以這方面相關的列線 就可以與如同和緩衝電容連接的行線一樣的電位相連接。 因此這種列線和行線是處於同樣的電位。所以在相關線路 之間發生短路時不會有漏電。 此發明的結構形式有利。緩衝電容具有如同存儲電容一 樣的幾何結構，除了面積分布進一步均勻化之外，生產過 525165 五、發明說明（4 ) 程也因而簡化了，因爲規定了只有一種類型電容和電容結 構，那就是防禦式電容。 進一步有利的結構形式按照細分要求表明。 圖的簡要說明 F面根據圖中表明本發明的結構實例的圖形更詳細地說 明此發明◦如圖所示： 第1圖：具有記憶胞和緩衝電容的積體電路記憶體的圖 解結構。 第2圖：二個緩衝電容的電路。 第3圖：具有緩衝電容的積體電路記憶體的俯視圖。 第4圖：二個緩衝電容的橫截面視圖。 第5圖：二個記憶胞的橫截面視圖。 發明的詳細說明 第1圖表示具有數個記憶胞陣列1中記憶胞MC的積體 電路記憶體1 〇的圖解結構。記憶胞MC相應地包括選擇性 電晶體TM和存儲電容CM。每個記憶胞MC的存儲電容CM 經過選擇性電晶體TM，與許多掃描欄線或行線BLN之一相 連接◦相應的選擇性電晶體TM的控制端與許多列線WLN 之一相連接。經過列線WLN選擇通過相應選擇性電晶體TM 的記憶胞MC。另外，將相應的列線WLN置於啓動狀態’使 相應的選擇性電晶體TM導電。行線BLN用於採集和說明 存儲於存儲電容CM中的資料信號。 此外，記憶體10具有配置於記憶體晶片範圍2中的列 525165

五、發明說明（5) 線WLK和行線BLK。範圍2適當地處於記憶體1 0的週邊。 範圍2包含相應地與行線BLK之一相連接的緩衝電容CP。 行線BLK在這方面相應地與電源電壓第一電位VI連接。 相應的緩衝電容CP以及其相應的其他接線與電壓電源第 二電位V2連接。緩衝電容CP特別用於過濾除去電位v 1 與電位V2之間的電壓峰値。因而能夠提高有關電位v 1和 V 2的記憶體1 0的耐電壓強度。 第3圖爲本發明的帶緩衝電容CP的記憶體結構形式俯 視圖。所表示的範圍2中記憶體1 0的設計圖在這方面是 粗略的圖解說明。緩衝電容CP相應地通過區域GB與觸點 K2連接。觸點K2在這方面形成了對行線BLK之一的電氣 連接線。觸點K2也稱之爲所謂CB觸點。列線WLK並非與 區域GB電氣連接◦列線WLK貼近電位VI，行線BLK也貼 近電位V 1。緩衝電容CP配置得使相應的連接線和相應的 緩衝電容CP與觸點K2之間相應的區域GB與相應的列線 WLK平行◦因 觸點K2和緩衝電容CP並非通過選擇性電 晶體彼此連接’所以特別保證了緩衝電容CP持久的功能 性。 第4圖表示處於第3圖範圍2中2個緩衝電容CP 1和 CP2的橫截面。緩衝電容cpi和CP2構造成防禦式電容。 這就是說’緩衝電容CP1和CP2是在記憶體襯底SB中通 過所謂防禦槽而形成的。緩衝電容Cp 1和CP2通過相應區 域GB1和GB2與觸點K2連接，區域GB1和GB2爲襯底SB 525165 五、發明說明（6 ) 中所分配的區域，該區域GB1和GB2在緩衝電容CP 1和 C P 2與觸點κ 2之間形成擴散串聯電阻。 第4圖的緩衝電容Cp丨和CP2的電路以圖解形式顯示在 圖2中，由區域GB 1和GB2形成的擴散串聯電阻通過電阻 R1和R2而構成模式。觸點K2與行線BLKO連接，該行線 BLKO本身與電位VI貼接◦記憶體1〇的襯底SB與電位V2 連接，這就是說，緩衝電容CP 1和CP2的相應極板和結節 與電位V2貼接。電位VI和V2通過緩衝電容CP1和CP2 相互進行緩衝。 因爲列線WLK和行線BLK以及觸點K2與同一個電位V 1 連接’所以就出現了優點：在這種行線和欄線之間發生短 路時，在這種行線和欄線之間不會產生漏電。 第5圖表示根據圖1結構處於記憶胞陣列1中二個記憶 胞MC1和MC」的橫截面。此記憶胞MC1和MC」的存儲電容 CMi和CM」通過相應的選擇性電晶體TMi和TM」與觸點K1 連接。觸點Κ1在這方面與行線BLNK連接，電晶體TM1和 T，Mj的控制端Gi和q與相應的列線WLNi和WLNj連接。 經^列線WLNi和WLN」使電晶體TMi和TM」導電，從而選 擇記憶胞MC][和MCj。存儲電容CMi和CMj具有如同圖4 中緩衝電容CP 1和CP2 —樣的幾何結構。電晶體TM 1和 T Μ」具有源極區域S i和S」以及共同的漏極區域D。 在第5圖的圖解中，列線WLNi和WLN」與電晶體TMi和 TM」正交，以及與存儲電容CM 1和CM」和觸點K1之間的連 525165 五、發明說明（7 ) 接線ίΚ交。列線WLN ! fil /或WLN」和觸點K 1以及行線BLNk 之間的短路會損害電品體TM i和TM」的功能性。 因爲在所發明的記憶體方面，如同圖3和圖4所表示的 ，在相應的緩衝電容CP和觸點K2之間的連接線與相應的 列線WLK足屮ir配置的，所以會產生無相應選擇性電晶體 的連貫分配的區域GB。如果積體電路存儲器具有圖5結構 的記憶胞，就有利地根據電晶體TM i和TM」的源極區域和 漏極區域形成了圖4的摻雜區域GB 1和GB2。這種摻雜區 域因此可以在共同分配過程中形成。 元件符號表： 1 記憶胞陣列 2 範圍 10 記憶體 TM, TMi，TMj 選擇性電晶體 CM, CMi, CMj 存儲電容 WLN, WLK, WLNi, WLNj 列線 MC，MCi，MCj 記憶胞 BLK 行線 CP，CPI, CP2 緩衝電容 GB，GB1，GB2 區域 Kl，K2 觸點 Gi，Gj 控制端 鬱

Claims (1)

1. 525165 六、申請專利範圍 1 ·…種積體記憶體，其特徵爲， 〜具有記憶胞（MC )，包括選擇性電晶體（TM )和存儲電 容（CM)。 -每個記憶胞（MC )的存儲電容（CM )通過選擇性電晶體 (TM )而與許多行線（BLN )之一連接， -每個記憶胞（MC )中選擇性電晶體（TM )的控制端與列 線（W L N )之一連接， -設有緩衝電容（CP) ’其分別與至其它行線（BLK )之 觸點（K2)相連。 -配置該緩衝電容（CP )，使得相應的緩衝電容（CP )與 觸點（K2 )之間的連接線（GB )配置成與其它列線（WLK )相 平行。 2 .如申請專利範圍第1項之積體記憶體，其中， 緩衝電容（CPI ’ CP2)相應地通過摻雜區域（GB1，GB2) 而與觸點（K2)連接。 3 .如申請專利範圍第2項之積體電路記憶體，其中， ; 摻雜區域（GB1 ’ GB2)如同選擇性電晶體（TMi，TMj )之 '一的相對應之摻雜區域（Si，Sj，D)—樣而形成的。 4 .如申請專利範圍第1至3項中任一項之積體記憶體，其 中， 一定數量的列線（WLK )和相應的觸點（K2 )是與第一電 位（V 1 )用的接點連接， 相應的緩衝電容（CP )是與第二電位（V2 )的接點連接。 - 10- 525165 六、申請專利範圍 5 .如申請專利範 中， 緩衝電容（CP)具有如同存信 丨 μ任一項之積體記憶體，其 電容（cm ) —樣的幾何結構