JP3842091B2 - 集積メモリ - Google Patents
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- 230000015654 memory Effects 0.000 title claims description 79
- 239000003990 capacitor Substances 0.000 claims description 89
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000013256 coordination polymer Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 101150051290 BLNK gene Proteins 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000002459 sustained effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/01—Manufacture or treatment
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積メモリ、とりわけメモリセル及びバッファキャパシタを有する集積メモリに関する。
【０００２】
【従来の技術】
例えばＤＲＡＭメモリのような集積メモリは通常はメモリセルを有し、これらのメモリセルはそれぞれ選択トランジスタ及びメモリキャパシタを含む。メモリキャパシタはこの場合各選択トランジスタを介してそれぞれマトリクス状のメモリセルフィールドの複数の列ラインのうちの１つに接続されている。各選択トランジスタの制御端子はそれぞれ複数の行ラインのうちの１つに接続されており、この行ラインを介してメモリセルが選択される。
【０００３】
このようなメモリはしばしば付加的にいわゆるバッファキャパシタをメモリチップ上の電圧供給の安定化のために有する。これらのバッファキャパシタはとりわけ電圧ピークのフィルタリングに使用され、これによってメモリの確実な電圧耐性を保証する。メモリチップ上の十分に均一な面状配置のために、バッファキャパシタはしばしばメモリセル乃至はメモリセルのメモリキャパシタと同様に構成され、配置される。すなわち、この場合にはバッファキャパシタもそれぞれ割り当てられる選択トランジスタを有する。この場合、これらのバッファキャパシタは通常はメモリチップの周辺の領域に配置され、この領域も同様に均一な面状配置の理由からメモリセルフィールドに類似した構造を有する。メモリチップ上の均一な面状配置はとりわけチップの製造に対して利点を、例えば改善された平坦化特性をもたらす。
【０００４】
バッファキャパシタを持続的に活性化するためには、相応の選択トランジスタが持続的に導通接続されなければならない。選択トランジスタは持続的な負荷において一般的に比較的迅速に老化し、さらにこれによってバッファキャパシタよりも迅速にエラーしやすくなりうるので、これによってバッファキャパシタの機能性が比較的迅速に損なわれる。さらに、選択トランジスタにおいて、これらの選択トランジスタの各制御端子とこれらの選択トランジスタの制御される区間の間の短絡が発生しうる。これらの短絡は例えば不安定な製造プロセス乃至はエラーの付随する製造プロセスによって生じる。選択トランジスタが短絡を有する場合、これによって所属のバッファキャパシタの機能性も損なわれる。このようなメモリチップにおいて一般的にはバッファキャパシタに対して相応の冗長性が設けられてはいないので、これによってメモリチップの電圧耐性は全体的に損なわれてしまう。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、十分に均一な面状配置においてメモリセル及びバッファキャパシタを有し、これらのバッファキャパシタによって比較的高い電圧耐性を持続的に作り出すことができる、集積メモリを提供することである。
【０００６】
【課題を解決するための手段】
上記課題は、メモリセルを有し、このメモリセルはそれぞれ選択トランジスタ及びメモリキャパシタを有し、メモリセル毎にメモリキャパシタが選択トランジスタを介して複数の列ラインのうちの１つに接続されており、メモリセル毎に選択トランジスタの制御端子は行ラインのうちの１つに接続されており、バッファキャパシタが設けられており、このバッファキャパシタはそれぞれコンタクトによって別の列ラインに接続されており、各バッファキャパシタとコンタクトとの間のつながってドープされた領域は別の行ラインにパラレルに配置されているように、バッファキャパシタが設けられている、集積メモリによって解決される。
【０００７】
【発明の実施の形態】
バッファキャパシタは例えばメモリチップの周辺領域に設けられる。この領域は、均一な面状配置のために、メモリセルが存在するメモリセルフィールドと同様に構成される。すなわち、この領域も同様に列ライン及び行ラインを有し、バッファキャパシタはそれぞれこれらの列ラインのうちの１つにコンタクトによって接続されている。列ラインは例えば電圧給電の第１の電位のための端子に接続されており、各バッファキャパシタは第２の電位のための端子に接続されている。これは、バッファキャパシタが電圧給電の第１の電位と第２の電位との間の電圧ピークの調整のために使用されることを意味している。
【０００８】
メモリセルが設けられているメモリセルフィールドもバッファキャパシタが設けられている領域も列ライン及び行ラインを有するので、十分に均一な面状配置が保証される。メモリセルフィールドの行ライン及び列ラインはメモリセルの選択乃至は読み出し又は書き込みのために使用され、バッファキャパシタが設けられている領域の列ライン及び行ラインはメモリチップの必要な電圧耐性をつくるために使用される。
【０００９】
各バッファキャパシタと各列ラインへのコンタクトとの間の接続路が、行ラインのうちの１つに対してパラレルに製造されることによって、メモリチップの製造の際に拡散直列抵抗が当該バッファキャパシタとこのコンタクトとの間に生じる。すなわち、各バッファキャパシタとコンタクトとは選択トランジスタを介して互いに接続されていない。これによって、とりわけ、エラーのある選択トランジスタによってこの選択トランジスタのエラーメカニズムがバッファキャパシタに影響を与えない、という利点が得られる。これによって、メモリチップの比較的高い電圧耐性がこれらのバッファキャパシタによって保証される。
【００１０】
本発明の他の利点は、各行ラインが相応のバッファキャパシタの選択のために（持続的に）アクティブな状態で動作される必要がないことである。当該行ラインはバッファキャパシタに関して選択機能を持たないので、これらの行ラインはバッファキャパシタに接続された列ラインと同一の電位に接続される。従って、これらの行ライン及び列ラインは同一の電位にあり、これによって当該ライン間の短絡の場合でも洩れ電流が発生しない。
【００１１】
本発明の有利な実施形態では、バッファキャパシタはメモリキャパシタと同一の幾何学的構造を有する。これによって、面状配置の十分な均一化に加えて、製造プロセスも簡略化される。なぜなら、例えばトレンチキャパシタの形式におけるキャパシタタイプ乃至はキャパシタ構造だけが設けられるからである。
【００１２】
本発明の他の実施形態は従属請求項から得られる。
【００１３】
【実施例】
本発明を次に図面に示された本発明の実施例を示す図に基づいて詳しく説明する。
【００１４】
図１は集積メモリ１０の概略図を示し、この集積メモリ１０はメモリセルＭＣをメモリセルフィールド１に有する。メモリセルＭＣはそれぞれ選択トランジスタＴＭ及びメモリキャパシタＣＭを含む。メモリセルＭＣ毎にメモリキャパシタＣＭは選択トランジスタＴＭを介して複数の列ラインＢＬＮのうちの１つに接続されている。各選択トランジスタＴＭの制御端子は複数の行ラインＷＬＮのうちの１つに接続されている。行ラインＷＬＮを介してメモリセルＭＣは各選択トランジスタＴＭを介して選択される。このために、相応の行ラインＷＬＮがアクティブな状態にもたらされ、この結果、相応の選択トランジスタＴＭが導通接続される。列ラインＢＬＮはメモリキャパシタＣＭに格納されているデータ信号の読み出し乃至は書き込みのために使用される。
【００１５】
メモリ１０はさらに行ラインＷＬＫ及び列ラインＢＬＫを有し、これらの行ラインＷＬＫ及び列ラインＢＬＫはメモリチップの領域２に配置されている。この領域２は有利にはメモリ１０の周辺部に存在する。この領域２はバッファキャパシタＣＰを含み、このバッファキャパシタＣＰはそれぞれ列ラインＢＬＫのうちの１つに接続されている。列ラインＢＬＫはこの場合それぞれ給電電圧の第１の電位Ｖ１に接続されており、各バッファキャパシタＣＰはそのもう１つの端子によって電圧給電の第２の電位Ｖ２に接続されている。これらのバッファキャパシタＣＰはとりわけ電位Ｖ１とＶ２との間の電圧ピークのフィルタリングのために使用される。これによってメモリ１０の電圧耐性は電位Ｖ１及びＶ２に関して高められる。
【００１６】
図３はバッファキャパシタＣＰを有する本発明のメモリの実施形態の平面図を示す。領域２に示されたメモリ１０のレイアウトはこの場合粗く概略的に図示されている。バッファキャパシタＣＰはそれぞれ領域ＧＢを介してコンタクトＫ２に接続されている。コンタクトＫ２はこの場合列ラインＢＬＫへの電気的な接続を作る。コンタクトＫ２はいわゆるＣＢコンタクトとも呼ばれる。行ラインＷＬＫは領域ＧＢとは電気的に接続されていない。行ラインＷＬＫは電位Ｖ１にあり、列ラインＢＬＫも同様である。各バッファキャパシタＣＰとコンタクトＫ２との間の各接続路乃至は各領域ＧＢが各行ラインＷＬＫに対してパラレルに配置されているように、これらのバッファキャパシタＣＰは設けられる。コンタクトＫ２とバッファキャパシタＣＰとは選択トランジスタを介して互いに接続されていないので、とりわけバッファキャパシタＣＰの持続的な機能性が保証される。
【００１７】
図４は２つのバッファキャパシタＣＰ１及びＣＰ２の断面図を示す。これらの２つのバッファキャパシタＣＰ１及びＣＰ２は図３では領域２に含まれている。これらのバッファキャパシタＣＰ１及びＣＰ２はトレンチキャパシタとして構成されている。すなわち、これらのバッファキャパシタＣＰ１及びＣＰ２はメモリの基板ＳＢにおいていわゆるトレンチによって形成されている。これらのバッファキャパシタＣＰ１及びＣＰ２は各領域ＧＢ１乃至はＧＢ２を介してコンタクトＫ２に接続されている。これらの領域ＧＢ１及びＧＢ２は基板ＳＢにおいてドープされた領域である。これらの領域ＧＢ１及びＧＢ２は、バッファキャパシタＣＰ１乃至はＣＰ２とコンタクトＫ２との間の拡散直列抵抗を形成している。
【００１８】
図４のバッファキャパシタＣＰ１及びＣＰ２の回路図が概略的に図２に示されている。領域ＧＢ１及びＧＢ２により形成される拡散直列抵抗は抵抗Ｒ１乃至は抵抗Ｒ２によってモデル化されている。コンタクトＫ２は例示的な列ラインＢＬＫ０に接続されており、この列ラインＢＬＫ０自体は電位Ｖ１にある。メモリ１０の基板ＳＢは電位Ｖ２に接続されている。すなわち、バッファキャパシタＣＰ１及びＣＰ２のそれぞれのプレート乃至はノードは電位Ｖ２にある。電位Ｖ１及びＶ２はバッファキャパシタＣＰ１及びＣＰ２を介して互いに緩衝される。
【００１９】
行ラインＷＬＫ及び列ラインＢＬＫ乃至はコンタクトＫ２は同一の電位Ｖ１に接続されるので、ライン間の短絡の際にこれらのライン間には洩れ電流が発生し得ないという利点が生じる。
【００２０】
図５は２つのメモリセルＭＣｉ及びＭＣｊの断面図を示し、これらの２つのメモリセルＭＣｉ及びＭＣｊは図１の構造によればメモリセルフィールドに含まれている。これらのメモリセルＭＣｉ及びＭＣｊのメモリキャパシタＣＭｉ及びＣＭｊはそれぞれの選択トランジスタＴＭｉ乃至はＴＭｊを介してコンタクトＫ１に接続されている。コンタクトＫ１はこの場合列ラインＢＬＮｋに接続されている。これらのトランジスタＴＭｉ乃至はＴＭｊの制御端子Ｇｉ乃至はＧｊはそれぞれの行ラインＷＬＮｉ乃至はＷＬＮｊに接続されている。これらの行ラインＷＬＮｉ及びＷＬＮｊを介してこれらのトランジスタＴＭｉ乃至はＴＭｊは導通接続される。これによってメモリセルＭＣｉ及びＭＣｊが選択される。これらのメモリキャパシタＣＭｉ及びＣＭｊは図４のバッファキャパシタＣＰ１及びＣＰ２と同一の幾何学的構造を有する。これらのトランジスタＴＭｉ乃至はＴＭｊはソース領域Ｓｉ乃至はＳｊ及び共通ドレイン領域Ｄを有する。
【００２１】
図５の図面では、行ラインＷＬＮｉ及びＷＬＮｊは、トランジスタＴＭｉ及びＴＭｊに対して直交に乃至はメモリキャパシタＣＭｉ及びＣＭｊとコンタクトＫ１との間の接続路に対して直交に延在している。行ラインＷＬＮｉ及び/又はＷＬＮｊとコンタクトＫ１乃至は列ラインＢＬＮｋとの間の短絡は、トランジスタＴＭｉ及びＴＭｊの機能性を損ない得る。
【００２２】
図４と共に図３において示されるような本発明のメモリでは、各バッファキャパシタＣＰとコンタクトＫ２との間の接続路が各行ラインＷＬＫに対してパラレルに配置されているので、つながってドープされた領域ＧＢは各選択トランジスタなしで作られる。集積メモリが図５に示されたような構造のメモリセルを有する場合には、図４のようなドープされた領域ＧＢ１及びＧＢ２は有利にはトランジスタＴＭｉ及びＴＭｊのソース及びドレイン領域に相応して形成される。従って、これらは共通のドーピングプロセスにおいて製造され得る。
【図面の簡単な説明】
【図１】メモリセル及びバッファキャパシタを有する集積メモリの概略図を示す。
【図２】２つのバッファキャパシタの回路図を示す。
【図３】バッファキャパシタを有する集積メモリの平面図を示す。
【図４】２つのバッファキャパシタの断面図を示す。
【図５】２つのメモリセルの断面図を示す。
【符号の説明】
１ メモリセルフィールド
２ バッファキャパシタの領域
１０ 集積メモリ
ＭＣ メモリセル
ＴＭ 選択トランジスタ
ＣＭ メモリキャパシタ
ＷＬＮ 行ライン
ＢＬＮ 列ライン
ＣＰ、ＣＰ１、ＣＰ２ バッファキャパシタ
ＷＬＫ 行ライン
ＢＬＫ 列ライン
Ｖ１ 第１の電位
Ｖ２ 第２の電位
ＧＢ、ＧＢ１、ＧＢ２ 領域
Ｋ１、Ｋ２ コンタクト
ＳＢ 基板
Ｒ１、Ｒ２ （拡散直列）抵抗
Ｓｉ、Ｓｊ ソース領域
Ｄ 共通ドレイン領域
【発明の属する技術分野】
本発明は、集積メモリ、とりわけメモリセル及びバッファキャパシタを有する集積メモリに関する。
【０００２】
【従来の技術】
例えばＤＲＡＭメモリのような集積メモリは通常はメモリセルを有し、これらのメモリセルはそれぞれ選択トランジスタ及びメモリキャパシタを含む。メモリキャパシタはこの場合各選択トランジスタを介してそれぞれマトリクス状のメモリセルフィールドの複数の列ラインのうちの１つに接続されている。各選択トランジスタの制御端子はそれぞれ複数の行ラインのうちの１つに接続されており、この行ラインを介してメモリセルが選択される。
【０００３】
このようなメモリはしばしば付加的にいわゆるバッファキャパシタをメモリチップ上の電圧供給の安定化のために有する。これらのバッファキャパシタはとりわけ電圧ピークのフィルタリングに使用され、これによってメモリの確実な電圧耐性を保証する。メモリチップ上の十分に均一な面状配置のために、バッファキャパシタはしばしばメモリセル乃至はメモリセルのメモリキャパシタと同様に構成され、配置される。すなわち、この場合にはバッファキャパシタもそれぞれ割り当てられる選択トランジスタを有する。この場合、これらのバッファキャパシタは通常はメモリチップの周辺の領域に配置され、この領域も同様に均一な面状配置の理由からメモリセルフィールドに類似した構造を有する。メモリチップ上の均一な面状配置はとりわけチップの製造に対して利点を、例えば改善された平坦化特性をもたらす。
【０００４】
バッファキャパシタを持続的に活性化するためには、相応の選択トランジスタが持続的に導通接続されなければならない。選択トランジスタは持続的な負荷において一般的に比較的迅速に老化し、さらにこれによってバッファキャパシタよりも迅速にエラーしやすくなりうるので、これによってバッファキャパシタの機能性が比較的迅速に損なわれる。さらに、選択トランジスタにおいて、これらの選択トランジスタの各制御端子とこれらの選択トランジスタの制御される区間の間の短絡が発生しうる。これらの短絡は例えば不安定な製造プロセス乃至はエラーの付随する製造プロセスによって生じる。選択トランジスタが短絡を有する場合、これによって所属のバッファキャパシタの機能性も損なわれる。このようなメモリチップにおいて一般的にはバッファキャパシタに対して相応の冗長性が設けられてはいないので、これによってメモリチップの電圧耐性は全体的に損なわれてしまう。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、十分に均一な面状配置においてメモリセル及びバッファキャパシタを有し、これらのバッファキャパシタによって比較的高い電圧耐性を持続的に作り出すことができる、集積メモリを提供することである。
【０００６】
【課題を解決するための手段】
上記課題は、メモリセルを有し、このメモリセルはそれぞれ選択トランジスタ及びメモリキャパシタを有し、メモリセル毎にメモリキャパシタが選択トランジスタを介して複数の列ラインのうちの１つに接続されており、メモリセル毎に選択トランジスタの制御端子は行ラインのうちの１つに接続されており、バッファキャパシタが設けられており、このバッファキャパシタはそれぞれコンタクトによって別の列ラインに接続されており、各バッファキャパシタとコンタクトとの間のつながってドープされた領域は別の行ラインにパラレルに配置されているように、バッファキャパシタが設けられている、集積メモリによって解決される。
【０００７】
【発明の実施の形態】
バッファキャパシタは例えばメモリチップの周辺領域に設けられる。この領域は、均一な面状配置のために、メモリセルが存在するメモリセルフィールドと同様に構成される。すなわち、この領域も同様に列ライン及び行ラインを有し、バッファキャパシタはそれぞれこれらの列ラインのうちの１つにコンタクトによって接続されている。列ラインは例えば電圧給電の第１の電位のための端子に接続されており、各バッファキャパシタは第２の電位のための端子に接続されている。これは、バッファキャパシタが電圧給電の第１の電位と第２の電位との間の電圧ピークの調整のために使用されることを意味している。
【０００８】
メモリセルが設けられているメモリセルフィールドもバッファキャパシタが設けられている領域も列ライン及び行ラインを有するので、十分に均一な面状配置が保証される。メモリセルフィールドの行ライン及び列ラインはメモリセルの選択乃至は読み出し又は書き込みのために使用され、バッファキャパシタが設けられている領域の列ライン及び行ラインはメモリチップの必要な電圧耐性をつくるために使用される。
【０００９】
各バッファキャパシタと各列ラインへのコンタクトとの間の接続路が、行ラインのうちの１つに対してパラレルに製造されることによって、メモリチップの製造の際に拡散直列抵抗が当該バッファキャパシタとこのコンタクトとの間に生じる。すなわち、各バッファキャパシタとコンタクトとは選択トランジスタを介して互いに接続されていない。これによって、とりわけ、エラーのある選択トランジスタによってこの選択トランジスタのエラーメカニズムがバッファキャパシタに影響を与えない、という利点が得られる。これによって、メモリチップの比較的高い電圧耐性がこれらのバッファキャパシタによって保証される。
【００１０】
本発明の他の利点は、各行ラインが相応のバッファキャパシタの選択のために（持続的に）アクティブな状態で動作される必要がないことである。当該行ラインはバッファキャパシタに関して選択機能を持たないので、これらの行ラインはバッファキャパシタに接続された列ラインと同一の電位に接続される。従って、これらの行ライン及び列ラインは同一の電位にあり、これによって当該ライン間の短絡の場合でも洩れ電流が発生しない。
【００１１】
本発明の有利な実施形態では、バッファキャパシタはメモリキャパシタと同一の幾何学的構造を有する。これによって、面状配置の十分な均一化に加えて、製造プロセスも簡略化される。なぜなら、例えばトレンチキャパシタの形式におけるキャパシタタイプ乃至はキャパシタ構造だけが設けられるからである。
【００１２】
本発明の他の実施形態は従属請求項から得られる。
【００１３】
【実施例】
本発明を次に図面に示された本発明の実施例を示す図に基づいて詳しく説明する。
【００１４】
図１は集積メモリ１０の概略図を示し、この集積メモリ１０はメモリセルＭＣをメモリセルフィールド１に有する。メモリセルＭＣはそれぞれ選択トランジスタＴＭ及びメモリキャパシタＣＭを含む。メモリセルＭＣ毎にメモリキャパシタＣＭは選択トランジスタＴＭを介して複数の列ラインＢＬＮのうちの１つに接続されている。各選択トランジスタＴＭの制御端子は複数の行ラインＷＬＮのうちの１つに接続されている。行ラインＷＬＮを介してメモリセルＭＣは各選択トランジスタＴＭを介して選択される。このために、相応の行ラインＷＬＮがアクティブな状態にもたらされ、この結果、相応の選択トランジスタＴＭが導通接続される。列ラインＢＬＮはメモリキャパシタＣＭに格納されているデータ信号の読み出し乃至は書き込みのために使用される。
【００１５】
メモリ１０はさらに行ラインＷＬＫ及び列ラインＢＬＫを有し、これらの行ラインＷＬＫ及び列ラインＢＬＫはメモリチップの領域２に配置されている。この領域２は有利にはメモリ１０の周辺部に存在する。この領域２はバッファキャパシタＣＰを含み、このバッファキャパシタＣＰはそれぞれ列ラインＢＬＫのうちの１つに接続されている。列ラインＢＬＫはこの場合それぞれ給電電圧の第１の電位Ｖ１に接続されており、各バッファキャパシタＣＰはそのもう１つの端子によって電圧給電の第２の電位Ｖ２に接続されている。これらのバッファキャパシタＣＰはとりわけ電位Ｖ１とＶ２との間の電圧ピークのフィルタリングのために使用される。これによってメモリ１０の電圧耐性は電位Ｖ１及びＶ２に関して高められる。
【００１６】
図３はバッファキャパシタＣＰを有する本発明のメモリの実施形態の平面図を示す。領域２に示されたメモリ１０のレイアウトはこの場合粗く概略的に図示されている。バッファキャパシタＣＰはそれぞれ領域ＧＢを介してコンタクトＫ２に接続されている。コンタクトＫ２はこの場合列ラインＢＬＫへの電気的な接続を作る。コンタクトＫ２はいわゆるＣＢコンタクトとも呼ばれる。行ラインＷＬＫは領域ＧＢとは電気的に接続されていない。行ラインＷＬＫは電位Ｖ１にあり、列ラインＢＬＫも同様である。各バッファキャパシタＣＰとコンタクトＫ２との間の各接続路乃至は各領域ＧＢが各行ラインＷＬＫに対してパラレルに配置されているように、これらのバッファキャパシタＣＰは設けられる。コンタクトＫ２とバッファキャパシタＣＰとは選択トランジスタを介して互いに接続されていないので、とりわけバッファキャパシタＣＰの持続的な機能性が保証される。
【００１７】
図４は２つのバッファキャパシタＣＰ１及びＣＰ２の断面図を示す。これらの２つのバッファキャパシタＣＰ１及びＣＰ２は図３では領域２に含まれている。これらのバッファキャパシタＣＰ１及びＣＰ２はトレンチキャパシタとして構成されている。すなわち、これらのバッファキャパシタＣＰ１及びＣＰ２はメモリの基板ＳＢにおいていわゆるトレンチによって形成されている。これらのバッファキャパシタＣＰ１及びＣＰ２は各領域ＧＢ１乃至はＧＢ２を介してコンタクトＫ２に接続されている。これらの領域ＧＢ１及びＧＢ２は基板ＳＢにおいてドープされた領域である。これらの領域ＧＢ１及びＧＢ２は、バッファキャパシタＣＰ１乃至はＣＰ２とコンタクトＫ２との間の拡散直列抵抗を形成している。
【００１８】
図４のバッファキャパシタＣＰ１及びＣＰ２の回路図が概略的に図２に示されている。領域ＧＢ１及びＧＢ２により形成される拡散直列抵抗は抵抗Ｒ１乃至は抵抗Ｒ２によってモデル化されている。コンタクトＫ２は例示的な列ラインＢＬＫ０に接続されており、この列ラインＢＬＫ０自体は電位Ｖ１にある。メモリ１０の基板ＳＢは電位Ｖ２に接続されている。すなわち、バッファキャパシタＣＰ１及びＣＰ２のそれぞれのプレート乃至はノードは電位Ｖ２にある。電位Ｖ１及びＶ２はバッファキャパシタＣＰ１及びＣＰ２を介して互いに緩衝される。
【００１９】
行ラインＷＬＫ及び列ラインＢＬＫ乃至はコンタクトＫ２は同一の電位Ｖ１に接続されるので、ライン間の短絡の際にこれらのライン間には洩れ電流が発生し得ないという利点が生じる。
【００２０】
図５は２つのメモリセルＭＣｉ及びＭＣｊの断面図を示し、これらの２つのメモリセルＭＣｉ及びＭＣｊは図１の構造によればメモリセルフィールドに含まれている。これらのメモリセルＭＣｉ及びＭＣｊのメモリキャパシタＣＭｉ及びＣＭｊはそれぞれの選択トランジスタＴＭｉ乃至はＴＭｊを介してコンタクトＫ１に接続されている。コンタクトＫ１はこの場合列ラインＢＬＮｋに接続されている。これらのトランジスタＴＭｉ乃至はＴＭｊの制御端子Ｇｉ乃至はＧｊはそれぞれの行ラインＷＬＮｉ乃至はＷＬＮｊに接続されている。これらの行ラインＷＬＮｉ及びＷＬＮｊを介してこれらのトランジスタＴＭｉ乃至はＴＭｊは導通接続される。これによってメモリセルＭＣｉ及びＭＣｊが選択される。これらのメモリキャパシタＣＭｉ及びＣＭｊは図４のバッファキャパシタＣＰ１及びＣＰ２と同一の幾何学的構造を有する。これらのトランジスタＴＭｉ乃至はＴＭｊはソース領域Ｓｉ乃至はＳｊ及び共通ドレイン領域Ｄを有する。
【００２１】
図５の図面では、行ラインＷＬＮｉ及びＷＬＮｊは、トランジスタＴＭｉ及びＴＭｊに対して直交に乃至はメモリキャパシタＣＭｉ及びＣＭｊとコンタクトＫ１との間の接続路に対して直交に延在している。行ラインＷＬＮｉ及び/又はＷＬＮｊとコンタクトＫ１乃至は列ラインＢＬＮｋとの間の短絡は、トランジスタＴＭｉ及びＴＭｊの機能性を損ない得る。
【００２２】
図４と共に図３において示されるような本発明のメモリでは、各バッファキャパシタＣＰとコンタクトＫ２との間の接続路が各行ラインＷＬＫに対してパラレルに配置されているので、つながってドープされた領域ＧＢは各選択トランジスタなしで作られる。集積メモリが図５に示されたような構造のメモリセルを有する場合には、図４のようなドープされた領域ＧＢ１及びＧＢ２は有利にはトランジスタＴＭｉ及びＴＭｊのソース及びドレイン領域に相応して形成される。従って、これらは共通のドーピングプロセスにおいて製造され得る。
【図面の簡単な説明】
【図１】メモリセル及びバッファキャパシタを有する集積メモリの概略図を示す。
【図２】２つのバッファキャパシタの回路図を示す。
【図３】バッファキャパシタを有する集積メモリの平面図を示す。
【図４】２つのバッファキャパシタの断面図を示す。
【図５】２つのメモリセルの断面図を示す。
【符号の説明】
１ メモリセルフィールド
２ バッファキャパシタの領域
１０ 集積メモリ
ＭＣ メモリセル
ＴＭ 選択トランジスタ
ＣＭ メモリキャパシタ
ＷＬＮ 行ライン
ＢＬＮ 列ライン
ＣＰ、ＣＰ１、ＣＰ２ バッファキャパシタ
ＷＬＫ 行ライン
ＢＬＫ 列ライン
Ｖ１ 第１の電位
Ｖ２ 第２の電位
ＧＢ、ＧＢ１、ＧＢ２ 領域
Ｋ１、Ｋ２ コンタクト
ＳＢ 基板
Ｒ１、Ｒ２ （拡散直列）抵抗
Ｓｉ、Ｓｊ ソース領域
Ｄ 共通ドレイン領域
Claims (4)
- 集積メモリにおいて、
メモリセル（ＭＣ）を有し、該メモリセル（ＭＣ）はそれぞれ選択トランジスタ（ＴＭ）及びメモリキャパシタ（ＣＭ）を有し、
前記メモリセル（ＭＣ）毎に前記メモリキャパシタ（ＣＭ）が前記選択トランジスタ（ＴＭ）を介して複数の列ライン（ＢＬＮ）のうちの１つに接続されており、
前記メモリセル（ＭＣ）毎に前記選択トランジスタ（ＴＭ）の制御端子は行ライン（ＷＬＮ）のうちの１つに接続されており、
バッファキャパシタ（ＣＰ）が設けられており、該バッファキャパシタ（ＣＰ）はそれぞれコンタクト（Ｋ２）によって別の列ライン（ＢＬＫ）に接続されており、
各バッファキャパシタ（ＣＰ）と前記コンタクト（Ｋ２）との間のつながってドープされた領域（ＧＢ）が別の行ライン（ＷＬＫ）に対してパラレルに配置されているように、前記バッファキャパシタ（ＣＰ）は設けられている、集積メモリ。 - つながってドープされた領域（ＧＢ１、ＧＢ２）は拡散直列抵抗として形成されている、請求項１記載の集積メモリ。
- 幾つかの行ライン（ＷＬＫ）及び各コンタクト（Ｋ２）は第１の電位（Ｖ１）のための端子に接続されており、
各バッファキャパシタ（ＣＰ）のプレートのうちの１つは第２の電位（Ｖ２）のための端子に接続されている、請求項１又は２項記載の集積メモリ。 - バッファキャパシタ（ＣＰ）はメモリキャパシタ（ＣＭ）と同様の幾何学的構造を有する、請求項１〜３のうちの１項記載の集積メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10045692.8 | 2000-09-15 | ||
| DE10045692A DE10045692A1 (de) | 2000-09-15 | 2000-09-15 | Integrierter Speicher mit Speicherzellen und Pufferkapazitäten |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002175690A JP2002175690A (ja) | 2002-06-21 |
| JP3842091B2 true JP3842091B2 (ja) | 2006-11-08 |
Family
ID=7656332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001279684A Expired - Fee Related JP3842091B2 (ja) | 2000-09-15 | 2001-09-14 | 集積メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6456522B1 (ja) |
| EP (1) | EP1191595B1 (ja) |
| JP (1) | JP3842091B2 (ja) |
| KR (1) | KR100453581B1 (ja) |
| DE (2) | DE10045692A1 (ja) |
| TW (1) | TW525165B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7189442B1 (en) * | 2003-10-31 | 2007-03-13 | Steelcase Development Corporation | Edge band and edge banding process |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4262298A (en) * | 1979-09-04 | 1981-04-14 | Burroughs Corporation | Ram having a stabilized substrate bias and low-threshold narrow-width transfer gates |
| JP2659723B2 (ja) * | 1987-09-19 | 1997-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH1012838A (ja) * | 1996-06-21 | 1998-01-16 | Mitsubishi Electric Corp | 半導体装置 |
| US5770875A (en) * | 1996-09-16 | 1998-06-23 | International Business Machines Corporation | Large value capacitor for SOI |
| DE19755737A1 (de) * | 1997-12-15 | 1999-07-01 | Siemens Ag | Pufferschaltung und integrierte Speicherschaltung mit einer Pufferschaltung |
| JP3532751B2 (ja) * | 1998-01-22 | 2004-05-31 | 株式会社東芝 | 混在型半導体集積回路装置及びその製造方法 |
| JP3194375B2 (ja) * | 1998-12-21 | 2001-07-30 | 日本電気株式会社 | 特性評価用半導体装置および特性評価方法 |
-
2000
- 2000-09-15 DE DE10045692A patent/DE10045692A1/de active Pending
-
2001
- 2001-08-21 EP EP01120136A patent/EP1191595B1/de not_active Expired - Lifetime
- 2001-08-21 DE DE50115046T patent/DE50115046D1/de not_active Expired - Lifetime
- 2001-09-13 KR KR10-2001-0056388A patent/KR100453581B1/ko not_active IP Right Cessation
- 2001-09-14 TW TW090122849A patent/TW525165B/zh not_active IP Right Cessation
- 2001-09-14 JP JP2001279684A patent/JP3842091B2/ja not_active Expired - Fee Related
- 2001-09-17 US US09/953,729 patent/US6456522B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6456522B1 (en) | 2002-09-24 |
| EP1191595B1 (de) | 2009-08-19 |
| EP1191595A3 (de) | 2007-01-03 |
| JP2002175690A (ja) | 2002-06-21 |
| KR20020021609A (ko) | 2002-03-21 |
| DE50115046D1 (de) | 2009-10-01 |
| KR100453581B1 (ko) | 2004-10-20 |
| US20020036916A1 (en) | 2002-03-28 |
| EP1191595A2 (de) | 2002-03-27 |
| DE10045692A1 (de) | 2002-04-04 |
| TW525165B (en) | 2003-03-21 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050119 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060809 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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