JP2002511655A - 半導体メモリ装置及びその製造方法 - Google Patents

半導体メモリ装置及びその製造方法

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    • H10B20/00—Read-only memory [ROM] devices

Abstract

(57)【要約】 本発明は、基板（１０）に設けられた半導体メモリ素子のマトリックスを有する半導体メモリ装置に関し、この装置は各々、基板領域（１０）と、絶縁層領域（２０）と、ホール領域（２５）と、ビット固定領域（３０）と、コンタクトピン領域（４０）とを有しており、基板領域（１０）は、第１の導電型であり、絶縁層領域（２０）は、基板領域（１０）上に設けられており、コンタクトホール領域（２５）は、絶縁層領域（２０）内に設けられており、ビット固定領域（３０）は、コンタクトホール領域（２５）の下側の基板領域（１０）内に設けられており、コンタクトピン領域（４０）は、コンタクトホール領域（２５）内に設けられていて、ビット固定領域（３０）と電気的に接触接続されている。その際、ビット固定領域（３０）は、当該ビット固定領域（３０）が、基板領域（１０）とコンタクトピン領域（４０）との間の接触抵抗を、各半導体メモリ素子に記憶すべきビットに相応して決める。

Description

【発明の詳細な説明】
【０００１】 本発明は、半導体メモリ装置及びその製造方法に関する。
【０００２】 原理的には、任意の半導体メモリ装置に適用可能であるにも拘わらず、本発明
並びにその基礎とする問題点について、シリコンテクノロジでのＲＯＭメモリ乃
至コードレスメモリに関して説明する。
【０００３】 この種の公知ＲＯＭ半導体メモリ装置は、水平又は垂直のMOSFETを半導体メモ
リセルとして使用する。そのようなＲＯＭメモリのプログラミング用の通常用い
られている方法では、ＲＯＭセルフィールド内で使用されるMOSFETの印加電圧を
、適切にマスキングされた垂直チャネルインプランテーションに相応して変える
のである。つまり、少なくとも２つのタイプのMOSFETが用いられ、即ち、第１の
タイプは、第１の印加電圧（例えば、チャネルインプランテーションなし）が用
いられ、第２のタイプは、第２の印加電圧（例えば、チャネルインプランテーシ
ョンあり）が用いられる。一方のタイプには、論理”１”が配属され、他方のタ
イプには、論理”０”が配属される。そのようにプログラミングして、各トラン
ジスタが１つのビットを記憶することができる。
【０００４】 メモリ開発の際に、いつも立てられている目標は、メモリ濃度を高めること、
即ち、面単位乃至容積単位当たりの記憶可能なビットの数を高めることである。
この方向での糸口は、例えば、ＲＯＭメモリを折り畳んだ溝構造にすることによ
って、関与している構造を持続的に小さくすることにある。
【０００５】 その他の手掛かりは、半導体メモリ素子を、各半導体メモリ素子が１ビット以
上記憶することができるように変えることにある。このことは、例えば、１タイ
プ以上のチャネルインプランテーションを実行して、各チャネルインプランテー
ションに対して、メモリセル毎に１ビット記憶可能であるようにして達成される
。例えば、４つの異なったチャネルインプランテーションを用いて、４つの異な
った印加電圧を、つまり、メモリセル毎に２ビット形成することができる。適切
な読み出し回路を用いて、異なった印加電圧を区別することができる。
【０００６】 本発明の課題は、各半導体メモリ素子が１ビット以上記憶することができる、
簡単な半導体メモリ装置、及び、その製造方法を提供することである。
【０００７】 本発明によると、この課題は、請求項１記載の半導体メモリ装置及び請求項８
記載の製造方法により解決される。
【０００８】 本発明が基づく技術思想は、各々のビット固定領域を、当該ビット固定領域が
基板領域とコンタクトピン領域との間の接触抵抗を、各々の半導体メモリ領域内
に記憶すべきビットに相応して決めるように形成する点にある。つまり、コンタ
クトホールインプランテーションマスクがプログラミングのために使用され、そ
の際、コンタクトホールに異なった接触抵抗が設けられている。その際、異なっ
た抵抗は、読み出し時に、適切な評価回路によって評価することができる。
【０００９】 本発明の半導体メモリ装置及び半導体メモリ装置の本発明の製造方法は、公知
の解決手段に較べて、特に以下の利点を有している。２回のインプランテーショ
ンだけで、メモリセル当たり３値論理を構成することができる。つまり、例えば
、２つのセルに３ビットを記憶することができる。こうすることによって、MOSF
ETで通常の上述の方法に較べて、マスク面を節約することができる。プログラミ
ングは、コンタクトホールエッチング後の処理で事後に初めて行うことができ、
それにより、有利なターンアラウンドタイムが可能となる。安全性が重要な用途
、例えば、チップカード領域では、事後の読み出しが、バックプリバレーション
(Rueckpraeparation)により極めて実施困難である。
【００１０】 結局、処理経過中に、付加的なステップは必要ない。つまり、公知の多数の処
理全体は、コンタクトの抵抗を拡散領域に迄低下させるために、コンタクトホー
ルインプランテーションを有している（殊に、チタンケイ化物等が使用されない
場合）。こうすることにより、本発明の半導体メモリ装置及び該装置の、本発明
による製造方法は、コスト上非常に有利である。
【００１１】 従属請求項には、請求項１記載の半導体メモリ装置乃至請求項８に記載の製造
方法の有利な実施例と改善が記載されている。
【００１２】 有利な実施例によると、ビット固定領域は、基板領域とコンタクトピン領域と
の間の接触抵抗を調整するために、基板領域の表面に取り付けられたインプラン
テーション領域である。そうすることによって、接触抵抗を正確に調整すること
ができる。
【００１３】 別の有利な実施例によると、ビット固定領域は、第１の導電型のドーピング材
製のインプランテーション領域である。この領域は、基板の表面領域のドーピン
グ部に相応し、つまり、接触抵抗の低下部に相応している。
【００１４】 別の有利な実施例によると、ビット固定領域は、第２の導電型のドーピング材
料のインプランテーション領域である。これは、基板の表面領域の逆ドーピング
に相応し、つまり、接触抵抗の増大部に相応している。
【００１５】 別の有利な実施例によると、半導体メモリ素子のビット固定領域は、基板領域
に相応する。つまり、第１の状態は、第１のビットに相応して付加コストなしに
形成することができる。
【００１６】 別の有利な実施例によると、基板領域は、ビット固定領域の外側に別の接触領
域を有している。更に、コンタクト領域は、半導体メモリ素子の電気抵抗を求め
るために、付加的にコンタクトピン領域と接続された簡単な評価回路用のコンタ
クト端子を形成する。
【００１７】 別の有利な実施例によると、各半導体メモリ素子の接触抵抗の評価用の評価回
路装置が設けられている。この評価回路は、上述のように、抵抗測定装置を有し
ているが、容量性又は誘導性に作動することもできる。
【００１８】 以下、本発明について図示の実施例を用いて詳細に説明する。
【００１９】 その際： 図１は、本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の製造ス
テップの略図、 図２は、本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の別の製
造ステップの略図 を示す。
【００２０】 図において、同じ又は機能上同じ構成部品には、同じ番号が付けられている。
【００２１】 図１は、本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の製造
ステップの略図である。
【００２２】 図１では、１０は基板、２０は絶縁層、２５はコンタクトホール、３０はビッ
ト固定領域、４０はコンタクトピン領域、Ｉはインプランテーションを示す。
【００２３】 この第１の実施例による本発明の半導体メモリ装置の製造方法について、以下
説明する。
【００２４】 第１の導電型の基板（例えば、ｎ型シリコン）１０が形成される。その際、「
基板」とは、一般的な意味ではなく、そこに設けられているエピタキシャル層、
そこに設けられている拡散領域、等のことである。
【００２５】 直ぐ次に、基板１０上に絶縁層２０が設けられ、基板１０内には、コンタクト
ホール２５から基板１０に至るマトリックスが、各々の半導体メモリ素子に相応
して形成することができる。
【００２６】 そのように形成された半導体メモリ素子のプログラミングのために、コンタク
トホール２５の下側の基板１０の表面領域を形成した後、各々の半導体メモリ素
子に記憶すべきビットに相応した各々の接触抵抗が、当該の半導体メモリ素子の
ビット固定領域３０として設けられている。
【００２７】 これは、この実施例では以下のようにして行われている。
【００２８】 全てのコンタクトホール２５がフォトリソグラフィにより定義されてフリーエ
ッチングされている。それから、この第１の群のコンタクトホール２５内で、第
１の導電型ｎのドーピング材での第１のインプランテーションＩが実行される。
【００２９】 それから、第２の導電型ｐのドーピング材での第２のインプランテーションが
実行される。
【００３０】 第３の群のコンタクトホール２５は、両インプランテーションの間、遮蔽され
続け、つまり、インプランテーションされない。
【００３１】 大きな接触抵抗の、以下の半導体メモリセルが得られる。つまり、その下の基
板同様にコンタクトインプランテーション（例えば、拡散インプランテーション
）を行う場合、インプランテーションを行わず、その下の基板とは反対にコンタ
クトインプランテーションを行なう場合があり、その際、図１には第１の場合し
か示されていない。
【００３２】 ２つのメモリセル毎に、３ビットをプログラミングすることができる。３値論
理回路装置(３値系)で用いてもよい。
【００３３】 図２には、本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の別
の製造ステップが略示されている。
【００３４】 図２には、既に実施された状態に対して付加的に、参照番号４０で、コンタク
トプラグが示されている。
【００３５】 各々の半導体メモリ素子のプログラミング後、ビット固定領域３０と電気的に
接触しているコンタクトプラグ４０がコンタクトホール２５内に設けられている
。
【００３６】 基板領域１０は、ストライプ状の導体ストライプ構造（例えば、ポリシリコン
又は拡散ストライプ）を有しており、その際、このストライプは、各々基板面上
のメモリセルの第２の端子を形成し、この端子は、各々のコンタクトプラグ４０
の他に、抵抗測定装置を有する評価回路用の端子を形成する。
【００３７】 本発明について、前述のように有利な実施例を用いて説明したが、種々の形式
乃至やり方で変更することができる。
【００３８】 殊に、更に多くの論理値を記憶することができるようにした半導体メモリ素子
を構成するように、更にインプランテーションを実行することができる。つまり
、本発明によると、何れにせよ設けられている単数乃至複数のコンタクトホール
インプランテーションをプログラミングのために用いることによって、コスト上
有利なマルチレベルＲＯＭを製造することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の製造ステップ
の略図
【図２】 本発明の第１の実施例の半導体メモリ装置の半導体メモリ素子の別の製造ステ
ップの略図
【手続補正書】
【提出日】平成１２年１２月２６日（２０００．１２．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレクサンダー トリュービー ドイツ連邦共和国 ドレスデン カメンツ ァー シュトラーセ 13 ベー (72)発明者 大谷 洋一 ドイツ連邦共和国 ヴァイクスドルフ ケ ーニッヒスブリュッカー シュトラーセ 109 (72)発明者 ウルリヒ ツィンマーマン アメリカ合衆国 ヴァージニア メカニク スヴィル アップルブラッサム ドライヴ （番地なし) Ｆターム(参考） 5F038 AR01 AR09 AR15 AR20 AV07 AV12 AV20 DT04 DT11 EZ13 EZ20 5F083 CR02 MA06 MA20 ZA21

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基板（１０）に設けられた半導体メモリ素子のマトリックス
    を有する半導体メモリ装置において、 基板領域（１０）と、絶縁層領域（２０）と、コンタクトホール領域（２５）と
    、ビット固定領域（３０）と、コンタクトピン領域（４０）とを有しており、 前記基板領域（１０）は、第１の導電型であり、 前記絶縁層領域（２０）は、前記基板領域（１０）上に設けられており、 前記コンタクトホール領域（２５）は、前記絶縁層領域（２０）内に設けられて
    おり、 前記ビット固定領域（３０）は、前記コンタクトホール領域（２５）の下側の前
    記基板領域（１０）内に設けられており、 前記コンタクトピン領域（４０）は、前記コンタクトホール領域（２５）内に設
    けられていて、前記ビット固定領域（３０）と電気的に接触接続されており、 その際、前記ビット固定領域（３０）は、当該ビット固定領域（３０）が、前記
    基板領域（１０）と前記コンタクトピン領域（４０）との間の接触抵抗を、各半
    導体メモリ素子に記憶すべきビットに相応して決める ことを特徴とする半導体メモリ装置。
  2. 【請求項２】 ビット固定領域（３０）は、基板領域（１０）とコンタクト
    ピン領域（４０）との間の接触抵抗を調整するために、前記基板領域（１０）の
    表面に取り付けられたインプランテーション領域である請求項１記載の半導体メ
    モリ装置。
  3. 【請求項３】 ビット固定領域（３０）は、第１の導電型のドーピング材製
    のインプランテーション領域である請求項２記載の半導体メモリ装置。
  4. 【請求項４】 ビット固定領域（３０）は、第２の導電型のドーピング材製
    のインプランテーション領域である請求項２又は３記載の半導体メモリ装置。
  5. 【請求項５】 半導体メモリ素子のビット固定領域（３０）は、基板領域（
    １０）に相応する請求項１から４迄の何れか１記載の半導体メモリ装置。
  6. 【請求項６】 基板領域（１０）は、ビット固定領域（３０）の外側に設け
    られる別のコンタクト領域を有している請求項１から５迄の何れか１記載の半導
    体メモリ装置。
  7. 【請求項７】 評価回路装置が設けられており、該評価回路装置により、各
    半導体メモリ素子の接触抵抗が評価される請求項１から６迄の何れか１記載の半
    導体メモリ装置。
  8. 【請求項８】 半導体メモリ装置の製造方法において、 ａ）第１の導電型の基板（１０）を形成するステップ、 ｂ）前記基板（１０）上に絶縁層（２０）を設けるステップ、 ｃ）前記絶縁層（２０）に相応する各半導体メモリ素子内にコンタクトホール（
    ２５）から前記基板（１０）へのマトリックスを設けるステップ、 ｄ）前記各コンタクトホール（２５）の下側の、基板（１０）の表面領域に、各
    半導体メモリ素子内に、当該半導体メモリ素子のビット固定領域（３０）として
    記憶すべきビットに相応する各接触抵抗を設けるステップ、 ｅ）前記ビット固定領域（３０）と電気的に接触接続している前記コンタクトホ
    ール（２５）内にコンタクトピン（４０）を設けるステップ とを有する方法。
  9. 【請求項９】 以下の各ステップ： 第１の群のコンタクトホール（２５）を形成し、 前記第１の群のコンタクトホール（２５）内に第１のインプランテーションを実
    行し、 第２の群のコンタクトホール（２５）を形成し、 前記第１の群のコンタクトホール（２５）内に第２のインプランテーションを実
    行し、 第３の群のコンタクトホール（２５）を形成する 請求項８記載の方法。
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