KR20010042569A - 반도체 메모리와 그것을 생산하기 위한 방법 - Google Patents

반도체 메모리와 그것을 생산하기 위한 방법 Download PDF

Info

Publication number
KR20010042569A
KR20010042569A KR1020007011234A KR20007011234A KR20010042569A KR 20010042569 A KR20010042569 A KR 20010042569A KR 1020007011234 A KR1020007011234 A KR 1020007011234A KR 20007011234 A KR20007011234 A KR 20007011234A KR 20010042569 A KR20010042569 A KR 20010042569A
Authority
KR
South Korea
Prior art keywords
region
semiconductor memory
substrate
contact
bit
Prior art date
Application number
KR1020007011234A
Other languages
English (en)
Other versions
KR100408944B1 (ko
Inventor
안드레아스 루쉬
슈테펜 로텐호이서
알렉산더 트뤼비
요이찌 오타니
울리히 침머만
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20010042569A publication Critical patent/KR20010042569A/ko
Application granted granted Critical
Publication of KR100408944B1 publication Critical patent/KR100408944B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Abstract

본 발명은 기판(10)상에 정렬된 한 판의(a matrix of) 반도체 메모리 엘리먼트를 갖는 반도체 메모리에 관련된 것이다. 각 엘리먼트들은 첫번째 전도 타입의 기판영역(10); 상기 기판 영역(10)에 제공된 절연층 영역(20); 상기 절연층 영역(20)에 제공된 통과 홀 영역(25); 상기 통과 홀 영역(25)밑의 상기 기판 영역(10)에 제공된 비트 결정(fixing) 영역(30); 및 통과 홀 영역(25)에 제공되고 상기 비트 결정 영역(30)과 전기적으로 콘택트되어 있는 콘택트 핀 영역(40)을 포함한다. 상기 결정 영역(30)은 각 반도체 메모리 엘리먼트내에서 결정될 비트들에 따라, 상기 기판 영역(10)과 상기 콘택트 핀 영역(40)사이의 접촉 저항을 결정하도록 구성된다.

Description

반도체 메모리와 그것을 생산하기 위한 방법{SEMICONDUCTOR MEMORY AND METHOD FOR PRODUCING SAME}
기지의 이러한 타입의 ROM 반도체 메모리 소자들은 반도체 메모리 셀(cell)로서 수평 또는 수직의 MOSFET을 사용한다. 그러한 ROM 메모리들을 프로그램하기 위한 통상적인 방법은, 적절히 마스킹된(masked) 수직 채널 주입(vertical channel implantation)에 의해, 원하는 ROM의 콘텐츠들(contents)에 따라 ROM 셀 배열(ROM cell array)에 사용되는 MOSFET들의 문턱전압을 수정하는 것이다. 즉 적어도 두가지 타입의 MOSFET이 만들어 지는데, 그 중 한 타입은 첫번째 문턱전압을 갖고(예컨대, 채널 주입을 하지 않은 것), 나머지 타입은 두번째 문턱전압을 갖는다(예컨대, 채널 주입을 한 것). 한 타입은 논리값 '1'이 할당되고, 나머지 타입에는 논리값'0'이 할당된다. 이런 식으로 프로그램 되어 각 트랜지스터는 한 비트(bit)를 저장할 수 있게 된다.
저장 밀도, 즉 단위 면적이나 단위 체적당 저장될 수 있는 비트 수를 증가시키는 것은 메모리 개발에 있어서의 변함없는 목적이다. 이러한 목적을 위한 한 방법은 그에 포함된 구조들을 계속해서 소형화하는 것이다. 예를 들어 층이 있는 트렌치 구조(folded trench structures)를 갖는 ROM 메모리들을 통해서 이러한 목적을 달성할 수 있다.
상기 목적에 도달하는 또 다른 방법은 반도체 메모리 엘리먼트(element)가 한 비트 이상을 저장할 수 있도록 상기 엘리먼트를 변형하는 것이다. 이것은 예컨대 한 타입 이상의 채널 주입을 행함으로써 달성될 수 있으며, 각 채널 주입에 대한 메모리 셀당 1비트가 저장될 수 있게 된다.
예로써, 4개의 서로 다른 문턱전압들, 즉 메모리 셀당 2 비트가 4개의 서로다른 채널 주입에 의해 발생될 수 있다. 상기 서로 다른 문턱 전압은 적절한 리드아웃(read-out) 회로에 의해 식별될 수 있다.
본 발명은 반도체 메모리 소자와 그것을 제조하기 위한 방법에 관한 것이다.
본 발명은 원칙적으로 어떠한 반도체 메모리 소자에도 응용 가능하지만, 본 발명과 본 발명의 기초가 되는 문제점들은 ROM(Read-only Memory)과 관련하여 설명되어 질 것이다.
도 1은 본 발명에 따른 반도체 메모리 소자의 반도체 메모리 엘리먼트 제조 공정의 한 단계를 보여준다.
도 2는 본 발명에 따른 반도체 메모리 소자의 반도체 메모리 엘리먼트 제조 공정의 단계를 추가적으로 보여준다.
본 발명의 목적은 내부의 반도체 메모리 엘리먼트가 1 비트 이상을 저장할 수 있는 단순화된 반도체 메모리 소자와 그것을 제조하기 위한 방법을 명시하는 것이다.
본 발명에 따르면, 이 목적은 청구 범위 제 1항에 명시된 반도체 메모리 소자와 청구 범위 제 8항에 명시된 제조 방법에 의해 달성된다.
본 발명의 기초를 이루는 사상(idea)은 각 비트 형성 영역(bit definition region)이 상기 기판 영역과 콘택트 플러그 영역 사이의 콘택트 저항을 형성하도록 각 반도체 메모리 엘리먼트에 저장될 비트에 따라 각각의 비트 형성 영역을 구성하는 것이다. 즉 상기 콘택트 홀(contact hole) 주입 마스크는 프로그램을 위해 사용되고, 상기 콘택트 홀(hole)에는 변화하는 콘택트 저항이 제공된다. 상기 서로 다른 저항 값들은 적절한 평가 회로에 의한 리드-아웃(read-out)을 하는 동안에 평가될 수 있다.
본 발명에 따른 반도체 메모리 소자와 그것을 제조하기 위한 방법은 기지의 해결 방법에 대해서, 그 중에서도 특히 다음과 같은 잇점을 갖는다. 두개의 주입만을 행하여 메모리 셀당 3가(3 valve) 논리 회로를 구현하는 것이 가능하다. 이것은 예컨대 3 비트가 두개의 셀에 저장될 수 있다는 것을 뜻한다. 이것은 MOSFET에 통상적으로 사용되는 위에 설명된 방법들에 비해 마스크 평면을 절약 시켜준다. 상기 프로그래밍은 콘택트 홀 에칭후 프로세스의 후반까지도 발생하지 않으며, 이로 인해 소요시간 면에서 유리하게 된다. 안전에 관련된 응용에서, 예를 들면 스마트 카드 같은 응용에서는, 반대 방향의 대비에 의해(by backward preparation) 그 다음 리드-아웃이 간신히 가능할 뿐이다.
결국 상기 프로세스 과정에서는 어떠한 추가적인 단계도 필요치 않다. 왜냐하면, 많은 기지의 전체적인 프로세스들은, 특히 티탄 실리사이드(titanium silicide) 또는 이와 비슷한 것이 사용되지 않을 경우의 정확한 처리를 위해서, 확산 영역에 대한 접촉부분의 저항을 감소시키기 위한 콘택트 홀 주입단계를 갖고 있기 때문이다. 이에 의해 본 발명에 따른 반도체 메모리 소자와 그것을 제조하기 위한 방법은 비용이 매우 절감 된다.
종속항들은 청구 범위 제 1항에 명시된 반도체 메모리 소자와 제 8항에 명시된 제조 방법의 향상되고 개발된 버젼을 포함하고 있다.
보다 바람직한 실시예에 따르면, 상기 비트 형성 영역은, 상기 기판 영역의 표면에 위치하고 기판 영역과 콘택트 플러그 영역 사이의 접촉 저항을 세팅시켜주는 주입 영역이다. 이에 의하여 상기 접촉 저항은 정확하게 세팅될 수 있다.
또 다른 바람직한 실시예에 따르면, 상기 비트 형성 영역은 두번째 전도 타입의 도펀트(dopant) 주입영역이다. 이것은 기판 표면 영역의 카운터 도핑(counter doping)에 해당하므로 접촉 저항이 증가하게 된다.
또 다른 바람직한 실시예에 따르면, 반도체 메모리 엘리먼트의 비트 형성 영역은 기판 영역에 해당한다. 그러므로, 추가적인 지출없이 첫번째 비트에 따라 첫번째 상태를 만들어 낼 수 있다.
또 다른 바람직한 실시예에 따르면, 상기 기판 영역은 비트 형성 영역 외부에 추가적인 콘택트 영역을 갖는다. 이 추가적인 콘택트 영역은 간단한 평가 회로를 위한 터미널(terminal)을 형성하며, 이 터미널은 추가적으로 콘택트 플러그 영역에 연결되어 반도체 메모리 엘리먼트의 전기저항을 결정하게 된다.
또 다른 바람직한 실시예에 따르면, 각각의 반도체 메모리 엘리먼트의 저항의 접촉 저항을 평가하기 위한 회로 소자가 제공된다. 위에 지적된 것처럼, 이 평가 회로는 저항 측정 소자를 갖지만, 용량적 또는 유도적으로 동작할 수 있다.
본 발명의 실시예를 도면과 아래의 발명의 상세한 설명에서 더 자세하게 설명하고자 한다.
도면에서, 동일한 참조 기호는 동일한 부분 또는 기능상 동일한 부분을 나타낸다.
도 1은 본 발명에 따른 반도체 메모리 소자 내부의 반도체 메모리 엘리먼트의 제조 공정 중 한 단계이다.
도 1에서, 10은 기판을 나타내고, 20은 절연층을 나타내며, 25는 콘택트 홀, 30은 비트 형성 영역, 40은 콘택트 플러그 영역, I는 주입을 각각 나타낸다.
이 첫번째 실시예에 의해 본 발명에 따른 반도체 메모리 소자를 제조하기 위한 방법은 다음과 같다.
첫번째 전도 타입(예컨대 n형 실리콘)을 갖는 기판(10)이 제공된다. 여기서 상기 기판이라는 용어는 일반적인 의미로 이해된다. 즉 물리적인 지지물의 역할을 할 필요는 없고, 그 기판 상에 놓인 에피텍셜 층(epitaxial layer)이나 그 내부에 제공되는 확산 영역등의 역할을 할 수 있다.
다음, 상기 절연층(20)은 상기 기판(10)상에 제공되고, 그 절연층에는 반도체 메모리 엘리먼트들의 매트릭스(matrix)로 콘택트 홀들(25)이 형성될 것이다.
상기 반도체 메모리 엘리먼트의 프로그래밍을 위해서, 각각의 콘택트 홀들(25)이 형성된 뒤에, 콘택트 홀들(25)밑에 위치한 상기 기판(10)의 표면 영역에는, 상기 관련된 반도체 메모리 엘리먼트의 비트 형성 영역(30)으로서 상기 각각의 반도체 메모리 엘리먼트에 저장될 비트에 따라 각각의 접촉 저항이 제공된다.
이것은 다음 실시예와 같이 행해진다.
모든 콘택트 홀들(25)은 사진공정에 의해 형성되고, 에칭된다. 이 첫번째 그룹의 콘택트 홀들(25)로의 첫번째 주입 I는 상기 첫번째 전도 타입인 n형의 도펀트를 이용하여 수행된다.
두번째 주입은 두번째 전도 타입인 p형의 도펀트를 이용하여 수행된다.
콘택트 홀들(25)의 세번째 그룹은 상기 두가지 주입을 하는 동안에는 막혀 있다. 즉 주입을 받아들이지 않는다.
그리하여, 다음의 증가하는 접촉 저항을 갖는 반도체 메모리 셀들이 있게 된다. 즉, 기판을 구성하는 접촉 주입(예컨대 확산 주입), 무주입 및 기판을 구성하는것에 반대되는 접촉 주입이 있으며, 도 1은 첫번째 경우를 보여준다.
그러므로, 두개의 메모리 셀당 3 비트를 프로그램하는 것이 가능하다. 3가(3 value) 논리 회로 소자(3진 시스템 ; ternary system)에의 응용 또한 생각할 수 있다.
도 2는 본 발명에 따른 반도체 메모리 소자의 반도체 메모리 엘리먼트의 추가적인 제조공정을 도식적으로 보여준다.
도 2에서, 이미 소개된 참조 기호에 추가하여 40은 콘택트 플러그를 나타낸다.
각각의 반도체 메모리 엘리먼트를 프로그램한 뒤에, 콘택트 플러그(40)가 콘택트 홀들(25)에 제공되며, 이 홀들은 상기 비트 형성 영역(30)과 전기적으로 연결되어 있다.
상기 기판 영역(10)은 편의상 스트립 형의 전도 스트립 구조, 예컨대 폴리 실리콘(polysilicon) 또는 확산 스트립을 갖는다. 상기 스트립들은, 상기 각각의 콘택트 플러그(40)에 추가하여 저항 측정 소자를 갖는 평가회로를 위한 터미널을 형성하는 상기 기판상의 메모리 셀의 두번째 터미널을 형성한다.
본 발명을 바람직한 실시예를 들어 설명하긴 하였지만, 본 발명의 범위는 거기에 한정되어 있지 않고, 다양한 방식으로 변형될 수 있다.
특히, 추가적인 주입이 훨씬 많은 논리값을 가질 수 있는 반도체 메모리 엘리먼트를 생산하기 위해 수행된다. 그러므로, 본 발명은 현재 어느 경우든, 프로그래밍을 위한 상기 콘택트 홀 주입을 사용하여, 비용면에서 효과적인 멀티레벨 (multilevel) ROM을 제조할 수 있도록 해준다.

Claims (9)

  1. 반도체 메모리 엘리먼트들의 매트릭스(matrix)를 갖는 반도체 메모리 소자로서,
    상기 반도체 메모리 엘리먼트들(elements)은 기판(10)상에 정렬되어 있으며, 각각
    첫번째 전도 타입(conduction type)을 갖는 기판 영역(10);
    상기 기판 영역(10)상에 제공된 절연층 영역(20);
    상기 절연층 영역(20)에 제공된 콘택트 홀 영역(25);
    상기 콘택트 홀 영역(25)밑의 기판 영역에 제공된 비트 형성 영역(30); 및
    상기 콘택트 홀 영역(25)에 제공되고 상기 비트 형성 영역(30)과 전기적으로 콘택트되어 있는 콘택트 플러그 영역(40)을 포함하며,
    상기 비트 형성 영역(30)은 각각의 반도체 메모리 엘리먼트에 저장될 비트에 따라 상기 기판 영역(10)과 상기 콘택트 플러그 영역(40)사이의 접촉 저항을 형성하도록 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1항에 있어서, 상기 비트 형성 영역(30)은, 상기 기판 영역(10)의 표면에 위치하고 상기 기판 영역(10)과 상기 콘택트 플러그 영역(40) 사이의 접촉 저항을 설정(setting)하도록 해주는 주입 영역(implantation region)인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2항에 있어서, 상기 비트 형성 영역(30)은 첫번째 전도 타입의 도펀트(dopant) 주입 영역인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 2항 또는 제 3항에 있어서, 상기 비트 형성 영역(30)은 두번째 전도 타입의 도펀트 주입 영역인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 반도체 메모리 엘리먼트들 중 상기 비트 형성 영역(30)은 상기 기판 영역(10)에 해당하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 상기 기판 영역(10)은 상기 비트 형성 영역(30)의 외부에 위치한 추가적인 콘택트 영역을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서, 각각의 반도체 메모리 엘리먼트들의 접촉 저항을 평가하기 위한 평가 회로 소자를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  8. 반도체 메모리 소자를 제조하기 위한 방법으로서,
    a) 첫번째 전도 타입을 갖는 기판(10)을 제공하는 단계;
    b) 상기 기판(10)상에 절연층(20)을 제공하는 단계;
    c) 각각의 반도체 메모리 엘리먼트들에 따라 상기 절연층(20)내의 기판(10)에 콘택트 홀들(25)의 매트릭스를 제공하는 단계;
    d) 상기 관련된 반도체 메모리 엘리먼트의 비트 형성 영역(30)으로서 상기 각각의 반도체 메모리 엘리먼트에 저장될 비트에 따라, 각각의 접촉 저항과 함께 각각의 콘택트 홀들(25)밑에 위치한 기판(10)의 표면영역을 제공하는 단계; 및
    e) 상기 비트 형성 영역(30)과 전기적으로 접촉되어 있는 상기 콘택트 홀들(25)내의 콘택트 플러그(40)를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
  9. 제 8항에 있어서,
    첫번째 콘택트 홀들(25)의 그룹을 형성하는 단계;
    상기 첫번째 콘택트 홀들(25)의 그룹으로 첫번째 주입을 수행하는 단계;
    두번째 콘택트 홀들(25)의 그룹을 형성하는 단계;
    상기 첫번째 콘택트 홀들(25)의 그룹으로 두번째 주입을 수행하는 단계; 및
    세번째 콘택트 홀들(25)의 그룹을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
KR10-2000-7011234A 1998-04-08 1999-03-25 반도체 메모리와 그것을 생산하기 위한 방법 KR100408944B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19815874.2 1998-04-08
DE19815874A DE19815874C2 (de) 1998-04-08 1998-04-08 ROM-Halbleiter-Speichervorrichtung mit Implantationsbereichen zur Einstellung eines Kontaktwiderstandes und Verfahren zu deren Herstellung

Publications (2)

Publication Number Publication Date
KR20010042569A true KR20010042569A (ko) 2001-05-25
KR100408944B1 KR100408944B1 (ko) 2003-12-11

Family

ID=7864069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-7011234A KR100408944B1 (ko) 1998-04-08 1999-03-25 반도체 메모리와 그것을 생산하기 위한 방법

Country Status (7)

Country Link
US (1) US7230877B1 (ko)
EP (1) EP1070352B1 (ko)
JP (1) JP2002511655A (ko)
KR (1) KR100408944B1 (ko)
DE (2) DE19815874C2 (ko)
TW (1) TW404026B (ko)
WO (1) WO1999053546A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666174B1 (ko) 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR101391881B1 (ko) 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
CN102456693A (zh) * 2010-10-27 2012-05-16 上海华虹Nec电子有限公司 掩膜型rom器件的单元结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5967666A (ja) * 1982-10-09 1984-04-17 Mitsubishi Electric Corp Ｒｏｍ
JP2508247B2 (ja) * 1989-03-20 1996-06-19 三菱電機株式会社 マスクｒｏｍの製造方法
US5526306A (en) * 1994-02-10 1996-06-11 Mega Chips Corporation Semiconductor memory device and method of fabricating the same
JPH0837164A (ja) * 1994-07-21 1996-02-06 Nec Corp 半導体装置の製造方法
TW287313B (ko) * 1995-02-20 1996-10-01 Matsushita Electric Ind Co Ltd
JP3586332B2 (ja) * 1995-02-28 2004-11-10 新日本製鐵株式会社 不揮発性半導体記憶装置及びその製造方法
US5563098A (en) * 1995-04-10 1996-10-08 Taiwan Semiconductor Manufacturing Company Buried contact oxide etch with poly mask procedure
JP3185862B2 (ja) * 1997-09-10 2001-07-11 日本電気株式会社 マスク型半導体装置の製造方法
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6200861B1 (en) * 1999-03-26 2001-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating high density multiple states mask ROM cells

Also Published As

Publication number Publication date
JP2002511655A (ja) 2002-04-16
DE59914831D1 (de) 2008-09-25
DE19815874A1 (de) 1999-10-14
DE19815874C2 (de) 2002-06-13
EP1070352B1 (de) 2008-08-13
WO1999053546A1 (de) 1999-10-21
EP1070352A1 (de) 2001-01-24
KR100408944B1 (ko) 2003-12-11
US7230877B1 (en) 2007-06-12
TW404026B (en) 2000-09-01

Similar Documents

Publication Publication Date Title
KR100210721B1 (ko) 반도체 소자용 분리 구조 및 반도체 소자
US5241496A (en) Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US6444525B1 (en) Method for manufacturing a nonvolatile memory
KR100299879B1 (ko) 초고밀도의교호배치형금속가상접지rom
KR19980702220A (ko) 개선된 신호 대 잡음비를 갖는 다중값의 판독 전용 기억 배치
US20050062092A1 (en) Multi-level memory cell array with lateral floating spacers
JPH08316343A (ja) 不揮発性半導体記憶装置
US11621051B2 (en) Electronic chip memory
KR100890018B1 (ko) 메모리 셀
US6265748B1 (en) Storage cell arrangement in which vertical MOS transistors have at least three different threshold voltages depending on stored data, and method of producing said arrangement
KR100794482B1 (ko) 극후반 프로그래밍 롬 및 제조 방법
KR100408944B1 (ko) 반도체 메모리와 그것을 생산하기 위한 방법
US4410904A (en) Notched cell ROM
US6043543A (en) Read-only memory cell configuration with trench MOS transistor and widened drain region
US11355503B2 (en) Electronic chip memory
US6348370B1 (en) Method to fabricate a self aligned source resistor in embedded flash memory applications
US5291435A (en) Read-only memory cell
JP3506668B2 (ja) 読み出し専用不揮発性メモリの製造方法
US20020034854A1 (en) Process and integrated circuit for a multilevel memory cell with an asymmetric drain
US5733795A (en) Method of fabricating a MOS read-only semiconductor memory array
US5329483A (en) MOS semiconductor memory device
US6525361B1 (en) Process and integrated circuit for a multilevel memory cell with an asymmetric drain
US6277724B1 (en) Method for forming an array of sidewall-contacted antifuses having diffused bit lines
US7023060B1 (en) Methods for programming read-only memory cells and associated memories
JP4074693B2 (ja) 集積回路メモリ

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111122

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee