JP2001339002A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

Info

Publication number
JP2001339002A
JP2001339002A JP2000155901A JP2000155901A JP2001339002A JP 2001339002 A JP2001339002 A JP 2001339002A JP 2000155901 A JP2000155901 A JP 2000155901A JP 2000155901 A JP2000155901 A JP 2000155901A JP 2001339002 A JP2001339002 A JP 2001339002A
Authority
JP
Japan
Prior art keywords
via hole
substrate
semiconductor package
hole
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000155901A
Other languages
English (en)
Other versions
JP3292723B2 (ja
Inventor
Tsutomu Ouchi
勉 大内
Fumiaki Kamisaki
文昭 紙崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARS SEIMITSU KK
Original Assignee
ARS SEIMITSU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ARS SEIMITSU KK filed Critical ARS SEIMITSU KK
Priority to JP2000155901A priority Critical patent/JP3292723B2/ja
Priority to US09/906,361 priority patent/US6566747B2/en
Publication of JP2001339002A publication Critical patent/JP2001339002A/ja
Application granted granted Critical
Publication of JP3292723B2 publication Critical patent/JP3292723B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Laser Beam Processing (AREA)

Abstract

(57)【要約】 【課題】ビアホールを共通化し、一括樹脂封止形成の半
導体パッケージにおいて、ビアホール導通部の信頼性が
高く、かつ歩留まりの良い半導体パッケージ及びその製
造方法を提供する。 【解決手段】両面銅張基板（１）の両面間の導通路を形
成するためのビアホールを（３）、半導体パッケージ
（２）の配線パターン間で共有させるようにかつその開
孔形を長孔状に形成し、半裁する線上で切り分けて半導
体パッケージを製造する。また、ビアホールは、銅張層
（１０）をエッチング処理にて開口した後、該開口位置
の基板材（１１）をレーザ加工処理によって円形開孔に
削除し、該円形開孔の複数個を連続させることにより長
孔状に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、両面銅張基板上
に半導体パッケージの配線パターンの複数個を行列状に
形成し、所定位置に半導体チップを取付けて基板全体を
樹脂封止した後、切り分けて半導体パッケージを製造す
る技術分野に属し、特に、両面銅張基板において両面間
の導通のためのビアホールを半導体パッケージの端部側
に配置し、ビアホールを半裁する線上で切り分けて製造
する半導体パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】従来から、一括樹脂封止成型して製造す
る半導体パッケージ（以下「パッケージ」と略称す
る。）において、両面銅張基板（以下「基板」と略称す
る。）には、上面側に配置する半導体チップ等とワイヤ
接続する内部端子と、表面実装のために基板下面側に配
設された外部端子とを電気的に接続するため、基板非貫
通型のビアホール、又は基板貫通型のスルーホールが用
いられていた。
【０００３】ところで、上記のビアホールとは、多層基
板内の特定の２層間を電気的に接続するための非貫通の
開孔であり、４層以上の多層基板ではインナービアとも
呼ばれている。また、スルーホールと比較すると、機械
的強度が高い点又は樹脂封止工程におけるスルーホール
への樹脂材進入防止作業の工程が削除される点で優れて
いると言える。
【０００４】そして、上記のビアホール等を隣合うパッ
ケージ間で共有させるべくパッケージの外周側端部に配
置し、樹脂封止体の切り分け時にビアホール等を半裁す
る線上で切り分けて、パッケージに対する基板の占有比
率を小さくすることも行われていた。
【０００５】このビアホールの形成方法には、特開平１
０−２９４４００で開示されているように、基板上に配
置形成したスルーホールをメッキ等の導体で閉孔処理す
る方法や、片面側銅張層をエッチングで円形状に除去し
た後、反対側の銅張層を残すようにレーザ光を照射して
基板材（エポキシ樹脂、ガラスエポキシ樹脂、等）除去
加工し、その後加工した内周面を導通処理する方法があ
った。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
特開平１０−２９４４００で開示されているスルーホー
ルを閉孔する方法は、閉孔処理における機械的強度の確
保等に特殊技術が必要となり、コストアップの原因とな
っていた。ちなみに、近年は４、６、８層以上のいわゆ
る多層基板では、基板積層時にインナービアを形成する
ビルドアップ工法という方法が採用されている。
【０００７】また、ビアホールを銅張層の片面側から形
成する方法では、先ず、表層の銅張層をエッチング処理
にて円形状に除去後、レーザ光を照射して基板材を除去
し、かつ反対側の銅張層を残すように出力調整して処理
するため、その段取設定が煩雑微妙であると共にその断
面形状は完全な円柱状とならず、図５（Ａ）に示すよう
に周辺縁部に処理屑Ｄの残滓や未削除部が残ってしまっ
ていた。その結果、このビアホールの内面をメッキ処理
により導通処理を施した場合、図５（Ｂ）に示すよう
に、メッキ層と反対側の銅張層との導通のために一体化
させる接触部分を十分確保できないことに加え、その接
触部分に界面Ｅが残ってビアホールの半裁時や外部衝撃
により、図５（Ｃ）に示すように、接触部分が剥がれる
ことがあり導通不良の原因となっていた。
【０００８】
【目的】そこで、本願発明は上述した問題点の解決を図
るべく為されたものであり、両面銅張基板のビアホール
を共通化して一括樹脂封止形成して行う半導体パッケー
ジ及びその製造方法において、ビアホールを用いた両面
間の導通路形成を確実なものにすると共に、ビアホール
の半裁時においても、導通部の接触部分が剥離したりせ
ずに信頼性が高く、かつ歩留まりの向上を目的とした半
導体パッケージ及びその製造方法を提供するものであ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本願発明にかかる半導体パッケージ及びその製造方
法は、以下のように構成している。すなわち、本願発明
の半導体パッケージは、両面銅張基板（１）の両面間に
多数個の半導体パッケージ（２）の配線パターンを行列
状に形成し、前記基板（１）の両面間の導通路を形成す
るためのビアホール（３）を、１単位の半導体パッケー
ジ（２）の配線パターン間で共有させるようにかつその
開孔形を長孔状に形成し、該配線パターンの所定位置に
半導体チップ（２０）を取付けて配線した後に基板
（１）全体を樹脂封止し、該ビアホール（３）を半裁す
る線上で切り分けて製造することを特徴としている。
【００１０】また、両面銅張基板（１）の両面間の導通
路を形成するためのビアホール（３）を１単位半導体パ
ッケージ（２）の配線パターン間で共有させるようにし
て、多数個の半導体パッケージ（２）の配線パターンを
行列状に形成し、所定位置に半導体チップ（２０）を取
付けて該基板（１）全体を樹脂封止した後、前記ビアホ
ール（３）を半裁する線上で切り分けて半導体パッケー
ジ（２）を製造する本願発明の半導体パッケージの製造
方法において、前記ビアホール（３）の開孔形を長孔状
に形成したことを特徴としている。
【００１１】また、上記のビアホール（３）の形成を、
両面銅張基板（１）の片面側銅張層（１０）の所定位置
をエッチング処理にて開口した後、該開口位置の基板材
（１１）をレーザ加工処理によって円形開孔（３１）に
削除し、該円形開孔（３１）の複数個を連続させること
により開孔形を長孔状に形成するようにしてもよい。な
お、上記において、括弧付きで記した図面符号は、発明
の理解を容易にするため参考として付記したもので、こ
の図面上の形態に限定するものでないことはもちろんで
ある。
【００１２】
【発明の実施の形態】以下、本願発明に係る半導体パッ
ケージ及びその製造方法の実施形態例について、図面に
基づき詳細に説明する。図１は本実施形態の半導体パッ
ケージの外観を示す斜視図であり、図２は本実施形態の
ビアホールが配置された基板を示す外観図であり、図３
は本実施形態のビアホール形成の順序を示す断面図であ
り、図４は本実施形態の樹脂封止（Ａ）、モールド金型
の一部拡大（Ｂ）、及び切断工程（Ｃ）を示す断面図で
あり、図５は従来のビアホールを示す断面図である。
【００１３】本実施形態のパッケージ１単位は、図１に
示すように基板１上のステージ２１に搭載した半導体チ
ップ２０と、該ステージ２１の周囲に配置したワイヤ接
続用の内部端子２２と、半導体チップ２０の電極２０ａ
と内部端子２２を接続するワイヤ２３と、基板１の裏面
側の外部端子２４と、パッケージ２の端部側であって、
内部端子２２と外部端子２４とを導通する半裁された長
孔状のビアホール３と、から成り全体を樹脂封止した構
成となっている。かかる構成自体は従来と同様であるた
め詳細は省略する。
【００１４】以下に、本願発明にかかる半導体パッケー
ジ及びその製造方法における要点であるビアホール３の
形成の実施形態例について詳述する。図２に示すよう
に、先ず、一方側の銅張層１０をエッチング処理により
所定位置に所定個数の長孔状の開口部３０を形成する。
本実施形態におけるこの開口部３０は、例えば、径が
０．１５ｍｍで長手方向が０．３５ｍｍの寸法を有する
ものであり、その配置位置は、後工程で配線パターンを
行列状に形成した時に、そのパターンの端部に位置し、
さらにビアホール３の長手方向の中心線位置で切断した
場合に、隣接するパッケージ２間でそれぞれ共有する位
置に設定している。また、放熱効果をより向上させるた
め、パッケージ２の内面側にも放熱用ビアホール３２を
配置してもよい（図２の二点鎖線部）。
【００１５】次に、図３に示すように、先ず（Ａ）開口
部３０の長手方向の一端側に接するように、かつ、他方
側（反対側）の銅張層１０にダメージを与えぬように出
力調整したレーザ光を照射して樹脂層１１を除去して略
円柱状の開孔３１ａを形成する。次いで（Ｂ）開口部３
０の長手方向の他端側に接するように樹脂層１１を除去
して略円柱状の開孔３１ｂを形成する。最後に（Ｃ）上
記で照射した位置の間に開孔３１ｃを形成するように照
射して中間部に残った樹脂層１１を除去する。この結
果、除去された開孔３１ａ、３１ｂ、３１ｃが３つ連続
することになり、長孔状の開孔形をもったビアホール３
が形成される。その後、電解メッキ法によりビアホール
３の内面に導通処理を行う。この工程では、本実施形態
例のビアホール３は、図３（Ｃ）に示すように、その断
面はすり鉢状になるが、長孔状の形状により多くの接触
面積が確保できることになる。
【００１６】なお、本実施形態例におけるレーザ光によ
る加工は、ガルバノシステムを搭載したレーザドリルマ
シンにより高速（例えば１０００穴／１秒）に処理して
いる。
【００１７】次に、従来通り、基板１に写真法による焼
き付け、現像、溶解の処理にて、配線パターンであるス
テージ２１、内部端子２２及び外部端子２４等を所定位
置に所定個数を形成し、半導体チップ２０をステージ２
１に搭載し、ワイヤ接続を行う。
【００１８】そして、基板１全体をモールド金型４にセ
ットし、樹脂封止用の樹脂２５ａの充填を行い、樹脂封
止体２５を形成する。このモールド金型４の雌型金型４
０の底面４０ａには断面がＶ字状の凸条部４０ｂを格子
状に形成してあり、その凸条部４０ｂの稜線４０ｃは基
板１側のビアホール３の中心を結ぶ線と上下対応して一
致させている。この凸条部４０ｂにより樹脂封止体２５
の上面に格子状かつＶ字状の溝２５ｂ（以下「Ｖ溝」と
略称。）がビアホール３と上下方向で対応一致する位置
に形成されることになる。また、雌型金型４０と樹脂２
５ａの離型性を良くするため、フッ素樹脂フィルム４０
ｄを該雌型金型４０の底面４０ａに介在させておく等し
ても良い。
【００１９】最後に、基板１全体を金型４より脱着、切
断装置５に固定し、切断刃５０にてＶ溝２５ｂに沿って
切断していき、１単位毎のパッケージ２に切り分ける。
この時、切断刃５０の肉厚はビアホール３の円周部に達
しない厚さに設定されているため、当該ビアホール３は
分割されて、それぞれ隣接するパッケージ２の内部端子
２２と外部端子２４とを接続する導通手段として機能す
ることになる。そして、このビアホール３の分割面はパ
ッケージ２の樹脂封止体２５の切断面と略一致すること
になるため、基板１の部分がパッケージ２の外周輪郭よ
り延出することはなく、小型化が図られている。
【００２０】
【効果】上述した本願発明の半導体パッケージ及びその
製造方法では、ビアホールが長孔状の開口形に形成され
ているため、ビアホール内周面の導通処理における導通
部の物理的な接続強度が向上すると共に、ビアホールの
半裁時の剥離等にも強く、パッケージの電気的接続にお
ける信頼性が向上する。このことは、パッケージ製造に
おける歩留まり向上に寄与し、生産効率及び製造コスト
の低減に貢献するものである。
【図面の簡単な説明】
【図１】 本実施形態の半導体パッケージの外観を示す
斜視図である。
【図２】 本実施形態のビアホールが配置された基板を
示す外観図である。
【図３】 本実施形態のビアホール形成の順序を示す断
面図である。
【図４】 本実施形態の樹脂封止工程（Ａ）、樹脂封止
工程の一部拡大（Ｂ）、及び切断工程（Ｃ）を示す断面
図である。。
【図５】 従来のビアホールを示す断面図である。
【符号の説明】
１ 基板 １０ 銅張層 １１ 樹脂層（基板材） ２ パッケージ ２０ 半導体チップ ２０ａ 電極 ２１ ステージ ２２ 内部端子 ２３ ワイヤ ２４ 外部端子 ２５ 樹脂封止体 ２５ａ 樹脂 ２５ｂ Ｖ溝 ３ ビアホール ３０ 開口部 ３１ 開孔 ３１ａ 開孔（一端） ３１ｂ 開孔（他端） ３１ｃ 開孔（中間） ３２ 放熱用ビアホール ４ モールド金型 ４０ 雌型金型 ４０ａ 底面 ４０ｂ 凸条部 ４０ｃ 稜線 ４０ｄ フッ素樹脂フィルム ５ 切断装置 ５０ 切断刃 Ｄ 処理屑 Ｅ 界面
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年６月１８日（２００１．６．１
８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、上記のビアホール（３）の形成を、
両面銅張基板（１）の片面側銅張層（１０）の所定位置
をエッチング処理にて開口した後、該開口位置の基板材
（１１）をレーザ加工処理によって円形開孔（３１）に
削除し、該円形開孔（３１）の複数個を連続させること
により開孔形を長孔状に形成するようにしてもよい。さ
らに、樹脂封止工程時に、雌型金型（４０）と樹脂封止
の樹脂（２５ａ）の間にフッ素樹脂フィルム（４０ｄ）
を介在させるようにしてもよい。なお、上記において、
括弧付きで記した図面符号は、発明の理解を容易にする
ため参考として付記したもので、この図面上の形態に限
定するものでないことはもちろんである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】そして、基板１全体をモールド金型４にセ
ットし、樹脂封止用の樹脂２５ａの充填を行い、樹脂封
止体２５を形成する。このモールド金型４の雌型金型４
０の底面４０ａには断面がＶ字状の凸条部４０ｂを格子
状に形成してあり、その凸条部４０ｂの稜線４０ｃは基
板１側のビアホール３の中心を結ぶ線と上下対応して一
致させている。この凸条部４０ｂにより樹脂封止体２５
の上面に格子状かつＶ字状の溝２５ｂ（以下「Ｖ溝」と
略称。）がビアホール３と上下方向で対応一致する位置
に形成されることになる。また、雌型金型４０と樹脂２
５ａの離型性を良くするため、フッ素樹脂フィルム４０
ｄを該雌型金型４０の底面４０ａに介在させるようにし
ている。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｂ２３Ｋ 101:42 Ｈ０１Ｌ 23/12 Ｌ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】両面銅張基板（１）の両面間に多数個の半
    導体パッケージ（２）の配線パターンを行列状に形成
    し、 前記基板（１）の両面間の導通路を形成するためのビア
    ホール（３）を、１単位の半導体パッケージ（２）の配
    線パターン間で共有させるようにかつその開孔形を長孔
    状に形成し、 該配線パターンの所定位置に半導体チップ（２０）を取
    付けて配線した後に基板（１）全体を樹脂封止し、 該ビアホール（３）を半裁する線上で切り分けて製造す
    ることを特徴とした半導体パッケージ。
  2. 【請求項２】両面銅張基板（１）の両面間の導通路を形
    成するためのビアホール（３）を１単位の半導体パッケ
    ージ（２）の配線パターン間で共有させるようにして、
    多数個の半導体パッケージ（２）の配線パターンを行列
    状に形成し、所定位置に半導体チップ（２０）を取付け
    て該基板（１）全体を樹脂封止した後、前記ビアホール
    （３）を半裁する線上で切り分けて半導体パッケージ
    （２）を製造する半導体パッケージの製造方法におい
    て、 前記ビアホール（３）の開孔形を長孔状に形成したこと
    を特徴とする半導体パッケージの製造方法。
  3. 【請求項３】ビアホール（３）の形成において、 両面銅張基板（１）の片面側銅張層（１０）の所定位置
    をエッチング処理にて開口した後、該開口位置の基板材
    （１１）をレーザ加工処理によって円形開孔（３１）に
    削除し、該円形開孔（３１）の複数個を連続させること
    により長孔状の開孔形としたことを特徴とする半導体パ
    ッケージの製造方法。
JP2000155901A 2000-05-26 2000-05-26 半導体パッケージ及びその製造方法 Expired - Lifetime JP3292723B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000155901A JP3292723B2 (ja) 2000-05-26 2000-05-26 半導体パッケージ及びその製造方法
US09/906,361 US6566747B2 (en) 2000-05-26 2001-07-16 Semiconductor package and production method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000155901A JP3292723B2 (ja) 2000-05-26 2000-05-26 半導体パッケージ及びその製造方法
US09/906,361 US6566747B2 (en) 2000-05-26 2001-07-16 Semiconductor package and production method thereof

Publications (2)

Publication Number Publication Date
JP2001339002A true JP2001339002A (ja) 2001-12-07
JP3292723B2 JP3292723B2 (ja) 2002-06-17

Family

ID=26592663

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000155901A Expired - Lifetime JP3292723B2 (ja) 2000-05-26 2000-05-26 半導体パッケージ及びその製造方法

Country Status (2)

Country Link
US (1) US6566747B2 (ja)
JP (1) JP3292723B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201241A (ja) * 2006-01-27 2007-08-09 Sanyo Electric Co Ltd 回路基板及び半導体装置
JP2009506570A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． マイクロ電子ダイ用の配線基板、そのような基板にビアを形成する方法、およびマイクロ電子デバイスをパッケージ化する方法
US8987905B2 (en) 2012-01-16 2015-03-24 Mitutoyo Corporation Semiconductor package and method for manufacturing the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184934A (ja) * 2000-12-13 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
TW578279B (en) * 2002-11-18 2004-03-01 Advanced Semiconductor Eng Semiconductor package and manufacturing method thereof
US20070175812A1 (en) * 2004-03-26 2007-08-02 Nitto Denko Corporation Spiral type separation membrane element
US20060004185A1 (en) * 2004-07-01 2006-01-05 Leese Richard A Peptide antibiotics and peptide intermediates for their prepartion
US7237829B2 (en) * 2005-03-09 2007-07-03 Nissan Technical Center North America, Inc. Unitized vehicle rear body structure
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7502606B2 (en) * 2005-04-11 2009-03-10 Microsoft Corporation Computer-readable medium, method, and device for associating information with a contact
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7494920B2 (en) * 2005-10-14 2009-02-24 Honeywell International Inc. Method of fabricating a vertically mountable IC package
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US20100089578A1 (en) * 2008-10-10 2010-04-15 Nguyen Philip D Prevention of Water Intrusion Into Particulates
CN103635006B (zh) * 2012-08-23 2016-09-28 富葵精密组件(深圳)有限公司 电路板及其制作方法
US10128175B2 (en) * 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
JP7366911B2 (ja) * 2018-02-22 2023-10-23 デックスコム・インコーポレーテッド キャスタレーション貫通ビアを採用するセンサインターポーザ
WO2022179214A1 (zh) * 2021-02-25 2022-09-01 上海凯虹科技电子有限公司 一种封装基板和栅格阵列封装体及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400573B1 (en) * 1993-02-09 2002-06-04 Texas Instruments Incorporated Multi-chip integrated circuit module
JPH07288385A (ja) * 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
TW383435B (en) * 1996-11-01 2000-03-01 Hitachi Chemical Co Ltd Electronic device
US6365979B1 (en) * 1998-03-06 2002-04-02 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009506570A (ja) * 2005-08-31 2009-02-12 マイクロン テクノロジー， インク． マイクロ電子ダイ用の配線基板、そのような基板にビアを形成する方法、およびマイクロ電子デバイスをパッケージ化する方法
JP2007201241A (ja) * 2006-01-27 2007-08-09 Sanyo Electric Co Ltd 回路基板及び半導体装置
US8987905B2 (en) 2012-01-16 2015-03-24 Mitutoyo Corporation Semiconductor package and method for manufacturing the same

Also Published As

Publication number Publication date
US20030011075A1 (en) 2003-01-16
JP3292723B2 (ja) 2002-06-17
US6566747B2 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
JP3292723B2 (ja) 半導体パッケージ及びその製造方法
US8322030B1 (en) Circuit-on-foil process for manufacturing a laminated semiconductor package substrate having embedded conductive patterns
CN1272837C (zh) 半导体器件和电路基板
HU216982B (hu) Csiphordozó eszköz
JPH0936549A (ja) ベアチップ実装用プリント基板
US6724083B2 (en) Method of producing semiconductor packages by cutting via holes into half when separating substrate
KR20010110154A (ko) 리드 프레임, 반도체 장치 및 그 제조 방법, 회로 기판 및 전자기기
US20070087587A1 (en) Method for manufacturing circuit board for semiconductor package
JPH11274366A (ja) 微細ピッチボールグリッドアレイ用ラップアラウンド相互接続体
US11450534B2 (en) Packaging process for side-wall plating with a conductive film
JP2007013067A (ja) リフレクタ付き実装基板の製造方法
JPH11340609A (ja) プリント配線板、および単位配線板の製造方法
JP2001024097A (ja) チップパッケージ基板構造とその製造方法
TWI242267B (en) Packaging for semiconductor and the manufacturing method
KR100424362B1 (ko) 반도체 패키지 및 그 제조방법
US20240178178A1 (en) Semiconductor device and corresponding method
US20060014370A1 (en) Methods for processing integrated circuit packages formed using electroplating and apparatus made therefrom
JP2001156208A (ja) 半導体パッケージの製造方法
JPH0595071A (ja) 電子部品搭載用基板及びその製造方法
JP2772543B2 (ja) 半導体搭載装置の製造方法
JPH0521636A (ja) リードレスチツプキヤリア
JP2004119930A (ja) 半導体装置の製造方法
CN115881546A (zh) 芯片互联的封装结构及其封装方法
JPH05343559A (ja) 半導体装置用パッケージ
JPH0613486A (ja) プリント配線板の製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
R150 Certificate of patent or registration of utility model

Ref document number: 3292723

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313532

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110329

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130329

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140329

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term