JPH05343559A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
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- JPH05343559A JPH05343559A JP21687191A JP21687191A JPH05343559A JP H05343559 A JPH05343559 A JP H05343559A JP 21687191 A JP21687191 A JP 21687191A JP 21687191 A JP21687191 A JP 21687191A JP H05343559 A JPH05343559 A JP H05343559A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】メタルに対する穴加工を不要にして加工コスト
を低減することを目的とする。 【構成】心材にメタルを用いた基板の下面側に多数のリ
ードを立設した半導体装置用パッケージにおいて、前記
基板の下面側に半導体素子を搭載し、かつ該下面に回路
パターンを形成するとともに、該回路パターンに接続す
るランドを形成し、該ランドに前記リードを突き当てて
接合したことを特徴とする。
を低減することを目的とする。 【構成】心材にメタルを用いた基板の下面側に多数のリ
ードを立設した半導体装置用パッケージにおいて、前記
基板の下面側に半導体素子を搭載し、かつ該下面に回路
パターンを形成するとともに、該回路パターンに接続す
るランドを形成し、該ランドに前記リードを突き当てて
接合したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置用パッケー
ジ、特に大規模半導体装置に好適なＰＧＡ（ピン・グリ
ット・アレイ）型パッケージに関する。近時、半導体集
積回路の大規模化に伴ってパッケージのリード数が一段
と増大する傾向にある。この点、パッケージの下面から
多数のリードを突き出すＰＧＡ型パッケージは好適であ
る。
ジ、特に大規模半導体装置に好適なＰＧＡ（ピン・グリ
ット・アレイ）型パッケージに関する。近時、半導体集
積回路の大規模化に伴ってパッケージのリード数が一段
と増大する傾向にある。この点、パッケージの下面から
多数のリードを突き出すＰＧＡ型パッケージは好適であ
る。
【０００２】ＰＧＡ型パッケージはセラミック型とプラ
スチック型に大別され、前者は半導体素子を搭載する基
板にセラミック板を使用し、後者はガラスエポキシ積層
板を使用する（図３参照）。プラスチックＰＧＡ型パッ
ケージはセラミックＰＧＡ型パッケージに比べて価格が
安いというメリットがある一方で、放熱性の面で劣ると
いう欠点が指摘される。そこで、低コストと熱放散性と
を共に満足するＰＧＡ型パッケージが求められる。
スチック型に大別され、前者は半導体素子を搭載する基
板にセラミック板を使用し、後者はガラスエポキシ積層
板を使用する（図３参照）。プラスチックＰＧＡ型パッ
ケージはセラミックＰＧＡ型パッケージに比べて価格が
安いというメリットがある一方で、放熱性の面で劣ると
いう欠点が指摘される。そこで、低コストと熱放散性と
を共に満足するＰＧＡ型パッケージが求められる。
【０００３】
【従来の技術】図４は放熱性に優れた従来のＰＧＡ型パ
ッケージの構造図である。図において、１０は基板であ
り、基板１０の心材（コア）には銅などのメタル１１が
使用されている。このメタル１１は周囲が絶縁樹脂１２
で被覆され、リード１３を装着するための複数の穴１１
ａ、１１ｂと、半導体素子１４を収容するための凹部１
５が形成されている。なお、１６は回路パターン、１７
はボンディングワイヤ、１８はキャップである。半導体
素子１４の底面をメタル１１に固着するので、熱抵抗が
低下して放熱性が改善される。
ッケージの構造図である。図において、１０は基板であ
り、基板１０の心材（コア）には銅などのメタル１１が
使用されている。このメタル１１は周囲が絶縁樹脂１２
で被覆され、リード１３を装着するための複数の穴１１
ａ、１１ｂと、半導体素子１４を収容するための凹部１
５が形成されている。なお、１６は回路パターン、１７
はボンディングワイヤ、１８はキャップである。半導体
素子１４の底面をメタル１１に固着するので、熱抵抗が
低下して放熱性が改善される。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体装置用パッケージにあっては、リード１３
と同数の穴をメタル１１に開けなければならず、リード
１３の数が搭載半導体素子の規模によってきわめて多数
になるから、加工コストが嵩むという問題点がある。
従来の半導体装置用パッケージにあっては、リード１３
と同数の穴をメタル１１に開けなければならず、リード
１３の数が搭載半導体素子の規模によってきわめて多数
になるから、加工コストが嵩むという問題点がある。
【０００５】そこで、本発明は、メタルに対する穴加工
を不要にして加工コストを低減するとともに、熱放散性
に優れた半導体パッケージを提供することを目的とす
る。
を不要にして加工コストを低減するとともに、熱放散性
に優れた半導体パッケージを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、心材にメタルを用いた基板の下面側に多
数のリードを立設した半導体装置用パッケージにおい
て、前記基板の下面側に半導体素子を搭載し、かつ該下
面に回路パターンを形成するとともに、該回路パターン
に接続するランドを形成し、該ランドに前記リードを突
き当てて接合したことを特徴とする。
成するために、心材にメタルを用いた基板の下面側に多
数のリードを立設した半導体装置用パッケージにおい
て、前記基板の下面側に半導体素子を搭載し、かつ該下
面に回路パターンを形成するとともに、該回路パターン
に接続するランドを形成し、該ランドに前記リードを突
き当てて接合したことを特徴とする。
【０００７】
【作用】本発明では、基板下面側のランドにリードを突
き当てて接合するだけでよく、メタルに対する穴加工を
不要にして加工コストを低減できる。また、基板下面側
に半導体素子を搭載していわゆるキャビティダウン構造
とすることができ、基板上面側に放熱板等を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
き当てて接合するだけでよく、メタルに対する穴加工を
不要にして加工コストを低減できる。また、基板下面側
に半導体素子を搭載していわゆるキャビティダウン構造
とすることができ、基板上面側に放熱板等を取り付ける
ことにより、一層の放熱効果向上を図ることができる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る半導体装置用パッケージの第
１実施例を示す図である。図１（ａ）において、２０は
基板である。基板２０の心材（コア）には銅または銅合
金からなるメタル２１が使用されおり、このメタル２１
の下面側には、半導体素子２２を搭載するための凹部２
１ａが形成されている。下面側にはまた、絶縁樹脂２３
を介して、配線パターン２４及びこの配線パターン２４
に一体化したｎ個（ｎはリード２６の総数）のランド２
５が形成されている。ここで、ランド２５の平面形状
は、図１（ｂ）に示すように略円形であり、その半径は
配線パターン２４の幅よりも大きい。各々のランド２５
にはリード２６が取り付けられる。この取り付け方は、
リード２６の頭部をランド２５に突き当てて、両者を半
田付けすることによって接合される。なお、２８はソル
ダーレジスト、２９はボンディングワイヤ、３０はキャ
ップである。
する。図１は本発明に係る半導体装置用パッケージの第
１実施例を示す図である。図１（ａ）において、２０は
基板である。基板２０の心材（コア）には銅または銅合
金からなるメタル２１が使用されおり、このメタル２１
の下面側には、半導体素子２２を搭載するための凹部２
１ａが形成されている。下面側にはまた、絶縁樹脂２３
を介して、配線パターン２４及びこの配線パターン２４
に一体化したｎ個（ｎはリード２６の総数）のランド２
５が形成されている。ここで、ランド２５の平面形状
は、図１（ｂ）に示すように略円形であり、その半径は
配線パターン２４の幅よりも大きい。各々のランド２５
にはリード２６が取り付けられる。この取り付け方は、
リード２６の頭部をランド２５に突き当てて、両者を半
田付けすることによって接合される。なお、２８はソル
ダーレジスト、２９はボンディングワイヤ、３０はキャ
ップである。
【０００９】このような構成によれば、基板２０の下面
側に配線パターン２４と一体のランド２５を形成し、こ
のランド２５にリード２６を突き当てて接合するので、
メタル２１に対する穴加工が不要になり、加工コストを
低減することができる。しかも、基板２０の下面に半導
体素子２２を搭載するので、いわゆるキャビティダウン
構造とすることができ、基板２０の上面側に放熱板を取
り付けることにより、一層の放熱効果向上を図ることが
できる。
側に配線パターン２４と一体のランド２５を形成し、こ
のランド２５にリード２６を突き当てて接合するので、
メタル２１に対する穴加工が不要になり、加工コストを
低減することができる。しかも、基板２０の下面に半導
体素子２２を搭載するので、いわゆるキャビティダウン
構造とすることができ、基板２０の上面側に放熱板を取
り付けることにより、一層の放熱効果向上を図ることが
できる。
【００１０】図２は本発明に係る半導体装置用パッケー
ジの第２実施例を示す図である。図２において、３０は
基板である。基板３０の心材には第１実施例と同様に銅
または銅合金からなるメタル（以下、第１のメタル）３
１が使用されおり、この第１のメタル３１の下面側に
は、絶縁樹脂３２を介して銅または銅合金からなる第２
のメタル３３が被着されている。第２のメタル３３には
半導体素子３４のサイズよりも大きな開口３３ａが開け
られており、この開口３３ａ内部に被着されていた絶縁
樹脂３２が開口３３ａの内周壁部を除いて取り除かれ、
これにより半導体素子３４を収容するための凹部３５が
形成されている。第２のメタル３３の周囲は絶縁樹脂３
２でほぼ包囲されており、絶縁樹脂３２に接した第２の
メタル３３の下面、凹部３５の側壁に配線パターン３６
が一連に形成されている。配線パターン３６にはランド
３７（３７ａ、３７ｂ……）が一体化して接続されてお
り、ランド３７はリード３８（３８ａ、３８ｂ……）の
数と同数だけ備えられる。ランド３７の平面形状は、第
１実施例と同様に略円形であり、かつその直径は配線パ
ターン３６の幅よりも大きい（図１（ｂ）参照）。各々
のランド３７にはリード３８の頭部が突き当てられ、は
んだ３９によって接合されている。
ジの第２実施例を示す図である。図２において、３０は
基板である。基板３０の心材には第１実施例と同様に銅
または銅合金からなるメタル（以下、第１のメタル）３
１が使用されおり、この第１のメタル３１の下面側に
は、絶縁樹脂３２を介して銅または銅合金からなる第２
のメタル３３が被着されている。第２のメタル３３には
半導体素子３４のサイズよりも大きな開口３３ａが開け
られており、この開口３３ａ内部に被着されていた絶縁
樹脂３２が開口３３ａの内周壁部を除いて取り除かれ、
これにより半導体素子３４を収容するための凹部３５が
形成されている。第２のメタル３３の周囲は絶縁樹脂３
２でほぼ包囲されており、絶縁樹脂３２に接した第２の
メタル３３の下面、凹部３５の側壁に配線パターン３６
が一連に形成されている。配線パターン３６にはランド
３７（３７ａ、３７ｂ……）が一体化して接続されてお
り、ランド３７はリード３８（３８ａ、３８ｂ……）の
数と同数だけ備えられる。ランド３７の平面形状は、第
１実施例と同様に略円形であり、かつその直径は配線パ
ターン３６の幅よりも大きい（図１（ｂ）参照）。各々
のランド３７にはリード３８の頭部が突き当てられ、は
んだ３９によって接合されている。
【００１１】ここで、１つのリード（例えば３８ａ）
に接合するランド３７ａと第１のメタル３１は配線パタ
ーンを介して電気的に接続されており、また、他の１
つのリード（例えば３８ｂ）に接合するランド３７ｂと
第２のメタル３３は配線パターンを介して電気的に接続
されている。例えば、凹部３５の側壁にまわした配線
パターンを第１のメタル３１に接続するとともにその配
線パターンをランド３７ａに接続し、また、第２のメ
タル３３に到達するような凹部を配線パターン３６に形
成し、これら第２のメタル３３と配線パターン３６間を
めっきによって導通をとるようにしてもよい。
に接合するランド３７ａと第１のメタル３１は配線パタ
ーンを介して電気的に接続されており、また、他の１
つのリード（例えば３８ｂ）に接合するランド３７ｂと
第２のメタル３３は配線パターンを介して電気的に接続
されている。例えば、凹部３５の側壁にまわした配線
パターンを第１のメタル３１に接続するとともにその配
線パターンをランド３７ａに接続し、また、第２のメ
タル３３に到達するような凹部を配線パターン３６に形
成し、これら第２のメタル３３と配線パターン３６間を
めっきによって導通をとるようにしてもよい。
【００１２】このようにすると、第１のメタル３１と第
２のメタル３３に対する穴加工が不要になり、第１実施
例と同様に加工コストを低減することができる他、本実
施例によればさらに、第１のメタル３１をグランド線路
とし、第２のメタル３３を電源線路として使用できるの
で、基板下面の配線密度を高めることができるという特
有の効果がある。
２のメタル３３に対する穴加工が不要になり、第１実施
例と同様に加工コストを低減することができる他、本実
施例によればさらに、第１のメタル３１をグランド線路
とし、第２のメタル３３を電源線路として使用できるの
で、基板下面の配線密度を高めることができるという特
有の効果がある。
【００１３】一般に、キャビティダウンのＰＧＡ型パッ
ケージでは、基板下面に多数の配線パターンが存在する
が、この上さらにリードを突き当てるためのランドを形
成しようとすると、ランドの直径が配線パターンの幅よ
りも大きいために、ランドに挟まれた部分の配線領域を
圧迫してしまう。このため、ランド間の配線数を少なく
しなければならず、多ピンに好適なＰＧＡ型パッケージ
としてのメリットを失う恐れがある。
ケージでは、基板下面に多数の配線パターンが存在する
が、この上さらにリードを突き当てるためのランドを形
成しようとすると、ランドの直径が配線パターンの幅よ
りも大きいために、ランドに挟まれた部分の配線領域を
圧迫してしまう。このため、ランド間の配線数を少なく
しなければならず、多ピンに好適なＰＧＡ型パッケージ
としてのメリットを失う恐れがある。
【００１４】本実施例では、第１のメタル３１と第２の
メタル３３に、それぞれグランド線路と電源線路を受け
持たせることができるので、基板下面に電源線路のパタ
ーンを形成する必要がなくなり、それだけ信号線路の配
線密度を高めることができるのである。
メタル３３に、それぞれグランド線路と電源線路を受け
持たせることができるので、基板下面に電源線路のパタ
ーンを形成する必要がなくなり、それだけ信号線路の配
線密度を高めることができるのである。
【００１５】
【発明の効果】本発明によれば、メタルに対する穴加工
を不要にでき、加工コストを低減することができるとと
もに、熱放散性に優れたＰＧＡ型パッケージを提供する
ことができる。
を不要にでき、加工コストを低減することができるとと
もに、熱放散性に優れたＰＧＡ型パッケージを提供する
ことができる。
【図１】第１実施例の構造図である。
【図２】第２実施例の構造図である。
【図３】従来のプラスチックＰＧＡ型パッケージの構造
図である。
図である。
【図４】従来のメタルコアを用いたプラスチックＰＧＡ
型パッケージの構造図である。
型パッケージの構造図である。
２０：基板 ２１：メタル ２２：半導体素子 ２４：回路パターン ２６：リード ２５：ランド
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月１３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】心材にメタルを用いた基板の下面側に多数
のリードを立設した半導体装置用パッケージにおいて、
前記基板の下面側に半導体素子を搭載し、かつ該下面に
回路パターンを形成するとともに、該回路パターンに接
続するランドを形成し、該ランドに前記リードを突き当
てて接合したことを特徴とする半導体装置用パッケー
ジ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21687191A JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21687191A JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343559A true JPH05343559A (ja) | 1993-12-24 |
| JP3034657B2 JP3034657B2 (ja) | 2000-04-17 |
Family
ID=16695224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21687191A Expired - Fee Related JP3034657B2 (ja) | 1991-08-28 | 1991-08-28 | 半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034657B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1035164A (ja) * | 1996-04-25 | 1998-02-10 | Samsung Aerospace Ind Ltd | Ｉｃカード及びその製造方法 |
| US5805427A (en) * | 1996-02-14 | 1998-09-08 | Olin Corporation | Ball grid array electronic package standoff design |
-
1991
- 1991-08-28 JP JP21687191A patent/JP3034657B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805427A (en) * | 1996-02-14 | 1998-09-08 | Olin Corporation | Ball grid array electronic package standoff design |
| JPH1035164A (ja) * | 1996-04-25 | 1998-02-10 | Samsung Aerospace Ind Ltd | Ｉｃカード及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3034657B2 (ja) | 2000-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |