JP2001291878A

JP2001291878A - 光起電力素子及びその製造方法

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Publication number: JP2001291878A
Application number: JP2000103535A
Authority: JP
Inventors: Tatsuji Sano; 達二佐野; Hisao Morooka; 久雄師岡; Kazuo Nishi; 和夫西
Original assignee: Semiconductor Energy Laboratory Co Ltd; TDK Corp
Current assignee: Semiconductor Energy Laboratory Co Ltd; TDK Corp
Priority date: 2000-04-05
Filing date: 2000-04-05
Publication date: 2001-10-19
Anticipated expiration: 2020-04-05
Also published as: JP4829394B2

Abstract

(57)【要約】【課題】基板と、透明導電膜と、第１の導電型半導体
と、真性層と、第１の導電型と異なる導電型の第２の導
電型半導体とを具える光起電力素子において、開放端電
圧の低下を抑制する。【解決手段】第２の透明導電膜１２−２とＰ型半導体
層１３との間に、水素濃度１５体積％以下の雰囲気中に
おいて形成されてなる中間層１７を、第１の透明導電膜
１２−１及び第２の透明導電膜１２−２を覆うようにし
て設ける。さらに、Ｐ型半導体層１３と真性層１４との
間に、界面層を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光起電力素子及び
その製造方法に関し、さらに詳しくは太陽電池などを構
成する半導体素子として好適に用いることのできる光起
電力素子及びその製造方法に関する。

【０００２】

【従来の技術】気相法を用いた薄膜太陽電池は低コスト
太陽電池として期待されさまざまな研究がなされてい
る。そして、この薄膜太陽電池には、透明基板上に透明
導電膜と、第１の導電型半導体層と、真性層と、第２の
導電型半導体層とが順次積層されてなる光起電力素子が
用いられていた。

【０００３】図１は、このような光起電力素子の従来例
を示す図である。図１に示す光起電力素子１０は、透明
基板１上に透明導電膜２、Ｐ型半導体層３、真性層４、
Ｎ型半導体層５、及び背面電極６が順次積層されること
によって構成されている。

【０００４】透明基板１は、通常、ガラス、ポリエチレ
ンナフタレート（ＰＥＮ）、ポリエーテルサルフォン
（ＰＥＳ）、ポリエチレンテレフタレート（ＰＥＴ）な
どの樹脂フィルムが使用されている。透明導電膜２は、
酸化スズ、ＩＴＯ、ＺｎＯなどからなり、スパッタリン
グや焼成などによって厚さ約１μｍ以下に形成する。Ｐ
型半導体層３、真性層４、及びＮ型半導体層５は、プラ
ズマＣＶＤ法などにより、厚さ約１μｍ以下に形成す
る。これら半導体層はシリコン半導体材料を母材とし、
Ｐ型半導体層においては、ボロンなどがドーパントとし
て用いられ、Ｎ型半導体層においては、リンなどがドー
パントとして用いられている。背面電極６は、アルミニ
ウム、銀、チタンなどの金属からスパッタリング法及び
蒸着法などによって厚さ約１００μｍ以下に形成する。

【０００５】

【発明が解決しようとする課題】しかしながら、図１に
示す光起電力素子１０は、透明導電膜上に光起電力素子
を形成してなるものであり、金属電極上に光起電力素子
を形成してなる光起電力素子と比較して、開放端電圧
（Ｖ_ＯＣ）が低くなってしまう場合があった。

【０００６】本発明は、基板と、透明導電膜と、第１の
導電型半導体層と、真性層と、第１の導電型と異なる導
電型の第２の導電型半導体層とを具える光起電力素子に
おいて、前記開放端電圧の低下を抑制することを目的と
する。

【０００７】

【課題を解決するための手段】上記目的を達成すべく、
本発明は、基板と、この基板上に形成された透明導電膜
と、この透明導電膜上に順次積層された第１の導電型半
導体層と、真性層と、前記第１の導電型と異なる第２の
導電型半導体層とを具える光起電力素子であって、前記
透明導電層と前記第１の導電型半導体層との間におい
て、水素濃度１５体積％以下の雰囲気中において形成さ
れてなる中間層を、前記透明導電膜を覆うようにして設
けるとともに、前記第１の導電型半導体層と前記真性層
との間において、界面層を設けたことを特徴とする、光
起電力素子に関する。

【０００８】また、本発明は、基板上に透明導電膜を形
成する工程と、前記透明導電膜上に、水素濃度１５体積
％以下の雰囲気中において、前記透明導電膜を覆うよう
に中間層を形成する工程と、前記中間層上に第１の導電
型半導体層を形成する工程と、前記第１の導電型半導体
層上に界面層を形成する工程と、前記界面層上に真性層
を形成する工程と、前記真性層上に前記第１の導電型と
異なる導電型の第２の導電型半導体層を形成する工程
と、を含むことを特徴とする、光起電力素子の製造方法
に関する。

【０００９】本発明者らは、図１に示すように、透明導
電膜上に半導体層を形成してなる光起電力素子からなる
太陽電池の開放端電圧が、金属電極上に半導体層を形成
してなる光起電力素子からなる太陽電池の開放端電圧と
比較して低くなる原因を探るべく鋭意検討を行った。そ
の結果、本発明者らは以下の事実を推定するに至った。

【００１０】Ｓｐｅａｒらによって半ば偶然に水素を含
むアモルフアスシリコンがリンやボロンの微量添加によ
る構造敏感性を持つことが発見され、種々の特性の半導
体が得られることが見出された。それ以来、シリコン半
導体を製造するに際しては、シランなどの原料ガスと水
素ガスとを用いたプラズマＣＶＤが主として用いられる
ようになってきている。さらには、成膜雰囲気中にアモ
ルファス薄膜を形成するために必要とされるよりも多量
の水素を供給することによって微結晶化したシリコン半
導体を形成することも行われている。

【００１１】このような水素ガスを用いた半導体形成に
おいては、比較的多量の水素を供給し、この水素をプラ
ズマ化してなる水素プラズマによりシランなどの原料ガ
スを分解し、堆積していく必要がある。このため、水素
プラズマ中の水素ラジカルが主に酸化物からなる透明導
電膜を酸化し、これによって、酸化物中のインジウムや
亜鉛などの金属元素が金属状態で析出する。そして、こ
の析出した金属元素が透明導電膜とＰ型半導体層との間
に介在することによって、これらの界面状態が劣化し、
上記開放端電圧に悪影響を及ぼしているものと推定し
た。

【００１２】この推定原因に基づき、本発明者らは、透
明導電膜として耐プラズマ性の高い酸化亜鉛を主成分と
する酸化物を用いたり、比抵抗の小さい透明導電膜を耐
プラズマ性の高い透明導電膜で覆うという手段を試み
た。例えば、酸化亜鉛は酸化スズやＩＴＯに比べ、電導
度は低いが比較的還元雰囲気の影響を受け難く、透明導
電膜の還元防止策として酸化スズやＩＴＯの成膜後、酸
化亜鉛を薄く成膜し、その後半導体を成膜するという手
段を試みた。

【００１３】しかし、このような方法では透明導電膜の
還元を十分に押さえることはできなかった。そして、特
に、高温でのスパッタリングは装置が高価になるため酸
化亜鉛のスパッタリングは常温で行われ、それゆえ酸化
亜鉛はアモルフアス状態であることから、結晶化した酸
化亜鉛より、さらに還元に対して弱くなっていた。さら
に、基板としては可境性の高分子フィルムが量産性に優
れているが、高分子フィルムは一般的に加熱に弱く、透
光性導電膜は低温で成膜する必要がある。したがって、
このような観点からも透明導電膜は通常アモルフアス状
態を呈する。

【００１４】さらに、本発明者らは、透明導電膜の還元
を防止すべく、シリコンなどからなる半導体を成膜する
ときに多量の水素を使わずに、アルゴンなどの不活性ガ
スを用いたプラズマで成膜することも検討した。しかし
ながら、この場合においても、低い開放端電圧しか得る
ことができなかった。理由は明確でないが、この透明導
電膜上に形成されるＰ型半導体層中のダングリングボン
ドが増加するためと考えられる。

【００１５】そこで、本発明者らは、光起電力素子にお
ける半導体層の形成方法ではなく、光起電力素子自体の
層構成を操作することに着目した。そして、驚くべくこ
とに、本発明にしたがって透明導電膜とＰ型半導体層と
の間に、水素濃度が１５体積％以下の雰囲気中において
形成した中間層を、前記透明導電膜を覆うように設ける
ことにより、開放端電圧の劣化が防止できることを見出
した。すなわち、上記中間層を設けることにより、透明
導電膜の還元が防止されたものと考えられる。さらに、
Ｐ型半導体層と真性層との間に界面層を設けることによ
り、開放端電圧をさらに向上させることができることを
見出した。これは、界面層を設けることにより、Ｐ型半
導体層と真性層との間の接合状態が改善されたためと考
えられる。

【００１６】

【発明の実施の形態】以下、本発明を、図面と関連させ
ながら発明の実施の形態に基づいて詳細に説明する。図
２は、本発明の光起電力素子の一例を示す図である。図
２に示す光起電力素子２０は、透明基板１１上に、第１
の透明導電膜１２−１、第２の透明導電膜１２−２、Ｐ
型半導体層１３、真性層１４、Ｎ型半導体層１５、及び
背面電極１６がこの順に積層されている。そして、第２
の透明導電膜１２−２とＰ型半導体層１３との間には、
中間層１７が第１及び第２の透明導電膜１２−１及び１
２−２を覆うようにして形成されている。さらに、Ｐ型
半導体層１３と真性層１４との間には、界面層１８が設
けられている。

【００１７】中間層１７は、前述したように水素濃度１
５体積％以下で形成することが必要であり、好ましくは
６体積％以下で形成する。これによって、中間層１７の
下側に位置する第１及び第２の透明導電膜１２−１及び
１２−２の還元が防止されると推定され、開放端電圧を
向上させることができる。したがって、透明導電膜と背
面電極とを入れ替えてなる構成の光起電力素子と同等の
開放端電圧を具えることができる。

【００１８】また、本発明における中間層の形成に際し
ては、水素の存在を全く排除するものではない。したが
って、少なくとも１体積％、好ましくは２体積％の水素
を含むこともできる。

【００１９】中間層１７は、このような水素濃度雰囲気
中において、好ましくはＣＶＤ法を用いて形成する。Ｃ
ＶＤ法のなかでも良好な特性の膜を容易に得ることがで
きるという理由から、特にプラズマＣＶＤ法を用いるこ
とが好ましい。

【００２０】Ｐ型半導体層１３、真性層１４、及びＮ型
半導体層１５は、Ｐ型半導体層１３に添加されるドーパ
ント及びＮ型半導体層１５に添加されるドーパントが、
それぞれ他の層中に混入するのを防ぐべく、互いに異な
る成膜室中で形成される。そして、Ｐ型半導体層１３及
びＮ型半導体層１５は、通常数十から５０ｎｍ程度の膜
厚を有し、真性層１４は、通常５００〜１０００ｎｍ程
度の膜厚を有する。したがって、各層の成膜速度にもよ
るが、各層の成膜時間は、通常真性層の形成工程におい
て最も長くなる。

【００２１】また、実際の製造プロセスにおいては、イ
ンライン方式において各層が順次に形成される。したが
って、先の製造工程にあるアセンブリに真性層が形成さ
れている間、後の製造工程にあるアセンブリは、通常、
Ｐ型半導体層を形成した後に真性層を形成するまで所定
の時間待機させられることになる。

【００２２】このため、本発明の製造方法においては、
中間層１７、Ｐ型半導体層１３、及び界面層１８を同一
の成膜室において形成することが好ましい。これによっ
て、前述したような待機時間を減少させることができ、
本発明にしたがって中間層１７及び界面層１８を形成し
た場合においても、製造工程のリードタイムを変えるこ
となく、効率的に光起電力素子を製造することができ
る。また、中間層１７及び界面層１８は、ドーパントの
影響が少ないため、これらの層をＰ型半導体層１３と同
一の成膜室で形成しても、本発明の目的である開放端電
圧の向上に対して影響を及ぼすことがない。すなわち、
中間層１７及び界面層１８が、たとえ微量のドーパント
を含んでいても、これら各層の作用効果が失われること
はない。

【００２３】実際の製造においては、成膜室内に上記の
水素濃度範囲内で水素を満たして、中間層１７を形成す
る。次いで、水素濃度を適宜に調節するとともにドーパ
ントガスを供給してＰ型半導体層１３を形成する。その
後、ドーパントガスの供給を停止して界面層１８を形成
する。

【００２４】また、中間層１７、Ｐ型半導体層１３、及
び界面層１８は同一の成膜室で形成するため、同じ原料
ガスを用いることにより、これら各層の母材を同じ半導
体材料から構成することが好ましい。これによって、原
料ガスを連続して流した状態で、これら各層を形成する
ことができ、製造工程をより簡易化することができる。

【００２５】各半導体層を構成する半導体材料は特には
限定されないが、安価であるという理由からシリコンを
用いることが好ましい。そして、Ｐ型半導体層１３に
は、シリコン中にボロンなどをドーパントとして添加す
る。また、Ｎ型半導体１５には、シリコン中にリンなど
をドーパントとして添加する。したがって、各半導体層
をシリコンから構成する場合、上述したような同一の原
料ガスを用いて製造工程を簡易化するという観点から、
中間層１７も同じくシリコン半導体材料から構成するこ
とが好ましい。さらには、界面層１８もシリコン半導体
材料から構成することが好ましい。

【００２６】中間層１７をシリコン半導体材料から形成
する場合、中簡層１７の厚さは、０．５〜１５ｎｍであ
ることが好ましく、さらには１〜８ｎｍであることが好
ましい。中間層１７の厚さが０．５ｎｍより小さいと本
発明の効果を十分に発揮できない場合がある。また、中
間層１７の厚さが１５ｎｍよりも大きいと、光起電力素
子２０の直列抵抗が増大して素子を流れる電流値が減少
してしまう場合がある。

【００２７】界面層１８をシリコン半導体材料から構成
する場合、界面層１８の厚さは、０．５〜８ｎｍである
ことが好ましく、さらには１〜４ｎｍであることが好ま
しい。界面層１８の厚さが０．５ｎｍより小さいと界面
層として効果を十分に発揮することができない場合があ
り、８ｎｍよりも大きいと上記中間層の場合と同様に、
光起電力素子２０の直列抵抗が増大して素子を流れる電
流値が減少してしまう場合がある。

【００２８】なお、Ｐ型半導体層１３、真性層１４、及
びＮ型半導体層１５は、これら半導体層中に水素を含有
させ、微結晶化させて短絡電流を増大させるなどの目的
で、好ましくは水素濃度が７０〜９９．８体積％の雰囲
気中において形成する。実際の作製においては、プラズ
マＣＶＤ法などの公知の成膜技術を用いることができ
る。

【００２９】透明基板１１は、本発明の目的を達成する
ことができれば特には限定されないが、量産性の観点よ
り、ガラス転移温度（Ｔｇ）が１５０℃以下の高分子フ
ィルムから構成されることが好ましい。このような材料
としては、上述したような、ＰＥＮ、ＰＥＳ、及びＰＥ
Ｔを例示することができる。

【００３０】また、第１及び第２の透明導電膜１２−１
及び１２−２は、アモルファス状態であることが好まし
い。上述したような材料から透明基板１１を構成する
と、これら材料の耐熱性の問題から、第１及び第２の透
明導電膜は、一般にアモルファス状態となる。そして、
本発明による中間層１７の効果は、このようなアモルフ
ァスの透明導電膜に対してその効果をより発揮すること
ができる。このようなアモルファス透明導電膜は、透明
基板を１００℃以下に保った状態において、この基板上
にスパッタリングなど公知の方法で成膜することにより
容易に得ることができる。

【００３１】なお、図２に示す光起電力素子２０におい
ては、透明導電膜を第１及び第２の透明導電膜から構成
しているが、これに限定されるものではない。通常のよ
うに、単一の透明導電膜から構成することもできる。し
かしながら、図２に示すように透明導電膜を２層化し、
基板側の第１の透明導電膜１２−１を電導度の高いＩＴ
Ｏや酸化スズから構成し、中間層側の第２の透明導電膜
１２−２を耐プラズマ性の高い酸化亜鉛などから構成す
ることにより、光起電力素子としての特性を劣化させる
ことなく、開放端電圧をさらに向上させることができ
る。

【００３２】背面電極１６は、アルミニウム、銀、チタ
ンなどの金属材料からスパッタリング法や蒸着法など公
知の成膜技術を用いて形成することができる。さらに
は、これら金属材料からなる金属ペーストをスクリーン
印刷などによって塗布することによっても形成すること
ができる。

【００３３】

【実施例】以下、本発明を実施例に基づいて具体的に説
明する。（実施例）透明基板としてＰＥＮフィルムを用いた。こ
のＰＥＮフィルム上に、ＤＣマグネトロンスバッタ装置
を用いて、ＩＴＯをＡｒ圧０．４Ｐａ、酸素圧０．０８
Ｐａ、投入電力０．３Ｗ／ｃｍ²で、厚さ５０ｎｍに成
膜した。なお、同一条件で成膜したＩＴＯのシート抵抗
は１５０Ω／□であった。さらに大気にさらすことなく
連続的に、酸化亜鉛をＡｒ圧０．５３３Ｐａ、投入電力
０．７９Ｗ／ｃｍ²で、厚さ２５ｎｍに成膜した。同一
条件で単独で成膜した酸化亜鉛のシート抵抗は１ｋΩ／
□であつた。

【００３４】成膜室を移動した後、ＰＥＣＶＤ法によ
り、基板温度１２０℃、Ａｒ／ＳｉＨ ₄＝３００ｓｃｃ
ｍ／３ｓｃｃｍ及び圧力６６．６５Ｐａ、投入電力９０
ｍＷ／ｃｍ²の条件で中間層を厚さ４ｎｍに成膜した。次
いで、同じ成膜室内において、ＰＥＣＶＤ法により、基
板温度１２０℃、Ｂ ₂Ｈ６／Ｈ₂／ＳｉＨ₄＝０.０２ｓｃ
ｃｍ／８００ｓｃｃｍ／４ｓｃｃｍ及び圧力２６６．６
Ｐａ、投入電力１８０ｍＷ／ｃｍ²の条件でＰ型半導体
層を厚さ６ｎｍに形成した。

【００３５】さらに、同じ成膜室内において、ＰＥＣＶ
Ｄ法により、基板温度１２０℃、Ｈ ₂／ＳｉＨ₄＝／５０
０ｓｃｃｍ／４ｓｃｃｍ及び圧力１３３．３Ｐａ、投入
電力５０ｍＷ／ｃｍ²の条件で界面層を厚さ５ｎｍに形
成した。なお、中間層から界面層までの形成に要した時
間は、２４分であった。

【００３６】次いで、成膜室を移動した後、ＰＥＣＶＤ
法で、基板温度１６０℃、Ｈ₂／ＳｉＨ₄＝５００ｓcｃ
ｍ／５０ｓｃｃｍ及び圧力１３３．３Ｐａ、投入電力５
０ｍＷ／ｃｍ²の条件で真性層を厚さ６００ｎｍに形成
した。なお、真性層の形成に要した時間は、３５分であ
った。

【００３７】次いで、さらに成膜室を移動した後、ＰＥ
ＣＶＤ法で、基板温度1６０℃、ＰＨ_３／Ｈ_２／ＳｉＨ₄
＝０．０６ｓｃｃｍ／５００ｓｃｃｍ／５ｓｃｃｍ及び
圧力１３３．３Ｐａ、投入電力６０ｍＷ／ｃｍ^２の条件
でＮ型半導体層を厚さ３０ｎｍに成膜した。次いで、成
膜室を移動した後、アルミニウムを蒸着することにより
背面電極を形成し、光起電力素子を作製した。

【００３８】上記の光起電力素子に透明基板側から、蛍
光燈で２１０Ｌｘの光を照射しながら、電気特性を測定
した。結果を表１に示す。

【００３９】（比較例１）界面層を形成することなく、
中間層及びＰ型半導体層をそれぞれ厚さ１０ｎｍに形成
した以外は、実施例と同様にして光起電力素子を作製
し、同じ条件で電気特性を測定した。結果を表１に示
す。

【００４０】（比較例２）中間層を形成することなく、
Ｐ型半導体層を厚さ１０ｎｍに形成した以外は実施例と
同様にして同じ条件で素子を作製し、同じ条件で電気特
性を測定した。結果を表１に示す。

【００４１】（比較例３）中間層を形成することなく、
Ｐ型半導体層を基板温度１４０℃、Ｂ_２Ｈ_６／Ｈ _２／Ａ
ｒ／ｓｉＨ_４＝０．０２ｓｃｃｍ／１０ｓｃｃｍ／３０
０ｓｃｃｍ／３ｓｃｃｍ及び圧力６６．６５Ｐａ、投入
電力９０ｍＷ／ｃｍ^２の条件で厚さ１０ｎｍに形成した
以外は実施例１と同じ条件で素子を作製し、同じ条件で
電気特性を測定した。結果を表１に示す。

【００４２】（比較例４）中間層を、基板温度１６０
℃、Ｈ_２／Ａｒ／ＳｉＨ_４＝１００ｓｃｃｍ／３００ｓ
ｃｃｍ／３ｓｃｃｍ及び圧力２００Ｐａ、投入電力９０
ｍＷ／ｃｍ^２の条件で厚さ６ｎｍに形成した以外は実施
例１と同じ条件で素子を作製し、同じ条件で電気特性を
測定した。結果を表１に示す。

【００４３】

【表１】

【００４４】以上、実施例及び比較例１〜３から明らか
なように、本発明にしたがって透明導電膜とＰ型半導体
層との間に中間層を形成するとともに、Ｐ型半導体層と
真性層との間に界面層を形成した場合は、光起電力素子
における開放端電圧が増大していることが分かる。ま
た、実施例と比較例１との比較から、前記界面層を形成
することにより、前記中間層のみの場合と比較して開放
端電圧が増大していることが分かる。

【００４５】以上、具体例を挙げながら発明の実施の形
態に即して本発明を説明してきたが、本発明は上記内容
に限定されるものではなく、本発明の範疇を逸脱しない
限りにおいてあらゆる変形や変更が可能である。例え
ば、上記においては、第１の導電型半導体層をＰ型、第
２の導電型半導体層をＮ型としているが、両者を逆にす
ることもできる。

【００４６】

【発明の効果】以上から明らかなように、本発明によれ
ば、背面電極の対向電極を酸化物などからなる透明導電
膜から構成した場合においても、かかる対向電極を金属
電極から構成した場合と同様の開放端電圧を得ることが
できる。

【図面の簡単な説明】

【図１】従来の光起電力素子の構成を示す図である。

【図２】本発明の光起電力素子の一例の構成を示す図
である。

【符号の説明】

１、１１透明基板２透明導電膜３、１３Ｐ型半導体層４、１４真性層５、１５Ｎ型半導体層６、１６背面電極１０、２０光起電力素子１２−１第１の透明導電膜１２−２第２の透明導電膜１７中間層１８界面層

───────────────────────────────────────────────────── フロントページの続き (72)発明者師岡久雄東京都中央区日本橋一丁目13番１号ティーディーケイ株式会社内 (72)発明者西和夫神奈川県厚木市長谷398番地株式会社半導体エネルギー研究所内Ｆターム(参考） 5F051 AA05 BA15 CA15 DA04 DA20 GA05

Claims

【特許請求の範囲】

【請求項１】基板と、この基板上に形成された透明導
電膜と、この透明導電膜上に順次積層された第１の導電
型半導体層と、真性層と、前記第１の導電型と異なる第
２の導電型半導体層とを具える光起電力素子であって、前記透明導電層と前記第１の導電型半導体層との間にお
いて、水素濃度１５体積％以下の雰囲気中において形成
されてなる中間層を、前記透明導電膜を覆うようにして
設けるとともに、前記第１の導電型半導体層と前記真性
層との間において、界面層を設けたことを特徴とする、
光起電力素子。
【請求項２】前記水素濃度は、６体積％以下であるこ
とを特徴とする、請求項１に記載の光起電力素子。
【請求項３】前記中間層は、プラズマＣＶＤ法によっ
て形成されたことを特徴とする、請求項１又は２に記載
の光起電力素子。
【請求項４】前記中間層はシリコン半導体材料を含
み、前記中間層の膜厚が０．５〜１５ｎｍであることを
特徴とする、請求項１〜３のいずれか一に記載の光起電
力素子。
【請求項５】前記界面層は、前記第１の導電型半導体
層と同じ半導体材料を含むことを特徴とする、請求項１
〜４のいずれか一に記載の光起電力素子。
【請求項６】前記界面層はシリコン半導体材料を含
み、前記界面層の膜厚が０．５〜８ｎｍであることを特
徴とする、請求項５に記載の光起電力素子。
【請求項７】前記透明導電膜は、第１の透明導電膜と
第２の透明導電膜とからなることを特徴とする、請求項
１〜６のいずれか一に記載の光起電力素子。
【請求項８】前記透明導電膜は、アモルファス状態で
あることを特徴とする、請求項１〜７のいずれか一に記
載の光起電力素子。
【請求項９】前記基板は、高分子フィルムからなるこ
とを特徴とする、請求項１〜８のいずれか一に記載の光
起電力素子。
【請求項１０】基板上に透明導電膜を形成する工程
と、前記透明導電膜上に、水素濃度１５体積％以下の雰囲気
中において、前記透明導電膜を覆うように中間層を形成
する工程と、前記中間層上に第１の導電型半導体層を形成する工程
と、前記第１の導電型半導体層上に界面層を形成する工程
と、前記界面層上に真性層を形成する工程と、前記真性層上に前記第１の導電型と異なる導電型の第２
の導電型半導体層を形成する工程と、を含むことを特徴とする、光起電力素子の製造方法。
【請求項１１】前記中間層を形成する際の前記水素濃
度は６体積％以下であることを特徴とする、請求項１０
に記載の光起電力素子の製造方法。
【請求項１２】前記中間層は、プラズマＣＶＤ法で形
成することを特徴とする、請求項１０又は１１に記載の
光起電力素子の製造方法。
【請求項１３】前記中間層、前記第１の導電型半導体
層、及び前記界面層を同一の成膜室内において形成し、
前記真性層及び前記第２の導電型半導体層は、それぞれ
前記成膜室と異なる成膜室において形成することを特徴
とする、請求項１０〜１２のいずれか一に記載の光起電
力素子の製造方法。
【請求項１４】前記中間層は、前記第１の導電型半導
体層と同じ半導体材料を含むことを特徴とする、請求項
１３に記載の光起電力素子の製造方法。
【請求項１５】前記中間層はシリコン半導体材料を含
み、前記中間層の厚さが０．５〜１５ｎｍであることを
特徴とする、請求項１４に記載の光起電力素子の製造方
法。
【請求項１６】前記界面層は、前記第１の導電型半導
体層と同じ半導体材料を含むことを特徴とする、請求項
１３〜１５のいずれか一に記載の光起電力素子の製造方
法。
【請求項１７】前記界面層はシリコン半導体材料を含
み、前記界面層の膜厚が０．５〜８ｎｍであることを特
徴とする、請求項１６に記載の光起電力素子の製造方
法。
【請求項１８】前記透明導電膜を形成する工程は、前
記基板上に第１の透明導電膜を形成する工程と、前記第
１の透明導電膜上に第２の透明導電膜を形成する工程
と、を含むことを特徴とする、請求項１０〜１７のいず
れか一に記載の光起電力素子の製造方法。
【請求項１９】前記透明導電膜は、１００℃以下の基
板温度で形成することを特徴とする、請求項１０〜１８
のいずれか一に記載の光起電力素子の製造方法。