JP4829394B2

JP4829394B2 - 光起電力素子の製造方法

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Publication number: JP4829394B2
Application number: JP2000103535A
Authority: JP
Inventors: 達二佐野; 久雄師岡; 和夫西
Original assignee: Semiconductor Energy Laboratory Co Ltd; TDK Corp
Current assignee: Semiconductor Energy Laboratory Co Ltd; TDK Corp
Priority date: 2000-04-05
Filing date: 2000-04-05
Publication date: 2011-12-07
Anticipated expiration: 2020-04-05
Also published as: JP2001291878A

Description

【０００１】
【発明の属する技術分野】
本発明は、光起電力素子の製造方法に関し、さらに詳しくは太陽電池などを構成する半導体素子として好適に用いることのできる光起電力素子の製造方法に関する。
【０００２】
【従来の技術】
気相法を用いた薄膜太陽電池は低コスト太陽電池として期待されさまざまな研究がなされている。そして、この薄膜太陽電池には、透明基板上に透明導電膜と、第１の導電型半導体層と、真性層と、第２の導電型半導体層とが順次積層されてなる光起電力素子が用いられていた。
【０００３】
図１は、このような光起電力素子の従来例を示す図である。
図１に示す光起電力素子１０は、透明基板１上に透明導電膜２、Ｐ型半導体層３、真性層４、Ｎ型半導体層５、及び背面電極６が順次積層されることによって構成されている。
【０００４】
透明基板１は、通常、ガラス、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリエチレンテレフタレート（ＰＥＴ）などの樹脂フィルムが使用されている。
透明導電膜２は、酸化スズ、ＩＴＯ、ＺｎＯなどからなり、スパッタリングや焼成などによって厚さ約１μｍ以下に形成する。
Ｐ型半導体層３、真性層４、及びＮ型半導体層５は、プラズマＣＶＤ法などにより、厚さ約１μｍ以下に形成する。これら半導体層はシリコン半導体材料を母材とし、Ｐ型半導体層においては、ボロンなどがドーパントとして用いられ、Ｎ型半導体層においては、リンなどがドーパントとして用いられている。
背面電極６は、アルミニウム、銀、チタンなどの金属からスパッタリング法及び蒸着法などによって厚さ約１００μｍ以下に形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１に示す光起電力素子１０は、透明導電膜上に光起電力素子を形成してなるものであり、金属電極上に光起電力素子を形成してなる光起電力素子と比較して、開放端電圧（Ｖ_ＯＣ）が低くなってしまう場合があった。
【０００６】
本発明は、基板と、透明導電膜と、第１の導電型半導体層と、真性層と、第１の導電型と異なる導電型の第２の導電型半導体層とを具える光起電力素子において、前記開放端電圧の低下を抑制することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成する本発明に係る光起電力素子の製造方法は、基板上に透明導電膜を形成する工程と、同一の成膜室内において、前記透明導電膜上にアルゴンを含み、ドーパントを含まない原料ガスを用いてプラズマＣＶＤ法によりシリコン半導体からなる中間層を形成し、その後、前記中間層上にドーパントを含み、アルゴンを含まない原料ガスを用いてプラズマＣＶＤ法により第１の導電型半導体層を形成し、その後、前記ドーパントの供給を停止して、プラズマＣＶＤ法により前記第１の導電型半導体層の上にシリコン半導体からなり、膜厚が０．５〜８ｎｍである前記ドーパントを含む界面層を形成する工程と、その後、前記成膜室とはそれぞれ異なる成膜室において、前記界面層の上に、真性層、及び前記第１の導電型半導体層と導電型の異なる第２の導電型半導体層を順次形成する工程と、を含むことを特徴とする。
【０００９】
本発明者らは、図１に示すように、透明導電膜上に半導体層を形成してなる光起電力素子からなる太陽電池の開放端電圧が、金属電極上に半導体層を形成してなる光起電力素子からなる太陽電池の開放端電圧と比較して低くなる原因を探るべく鋭意検討を行った。
その結果、本発明者らは以下の事実を推定するに至った。
【００１０】
Ｓｐｅａｒらによって半ば偶然に水素を含むアモルフアスシリコンがリンやボロンの微量添加による構造敏感性を持つことが発見され、種々の特性の半導体が得られることが見出された。それ以来、シリコン半導体を製造するに際しては、シランなどの原料ガスと水素ガスとを用いたプラズマＣＶＤが主として用いられるようになってきている。さらには、成膜雰囲気中にアモルファス薄膜を形成するために必要とされるよりも多量の水素を供給することによって微結晶化したシリコン半導体を形成することも行われている。
【００１１】
このような水素ガスを用いた半導体形成においては、比較的多量の水素を供給し、この水素をプラズマ化してなる水素プラズマによりシランなどの原料ガスを分解し、堆積していく必要がある。このため、水素プラズマ中の水素ラジカルが主に酸化物からなる透明導電膜を酸化し、これによって、酸化物中のインジウムや亜鉛などの金属元素が金属状態で析出する。そして、この析出した金属元素が透明導電膜とＰ型半導体層との間に介在することによって、これらの界面状態が劣化し、上記開放端電圧に悪影響を及ぼしているものと推定した。
【００１２】
この推定原因に基づき、本発明者らは、透明導電膜として耐プラズマ性の高い酸化亜鉛を主成分とする酸化物を用いたり、比抵抗の小さい透明導電膜を耐プラズマ性の高い透明導電膜で覆うという手段を試みた。例えば、酸化亜鉛は酸化スズやＩＴＯに比べ、電導度は低いが比較的還元雰囲気の影響を受け難く、透明導電膜の還元防止策として酸化スズやＩＴＯの成膜後、酸化亜鉛を薄く成膜し、その後半導体を成膜するという手段を試みた。
【００１３】
しかし、このような方法では透明導電膜の還元を十分に押さえることはできなかった。そして、特に、高温でのスパッタリングは装置が高価になるため酸化亜鉛のスパッタリングは常温で行われ、それゆえ酸化亜鉛はアモルフアス状態であることから、結晶化した酸化亜鉛より、さらに還元に対して弱くなっていた。
さらに、基板としては可境性の高分子フィルムが量産性に優れているが、高分子フィルムは一般的に加熱に弱く、透光性導電膜は低温で成膜する必要がある。したがって、このような観点からも透明導電膜は通常アモルフアス状態を呈する。
【００１４】
さらに、本発明者らは、透明導電膜の還元を防止すべく、シリコンなどからなる半導体を成膜するときに多量の水素を使わずに、アルゴンなどの不活性ガスを用いたプラズマで成膜することも検討した。しかしながら、この場合においても、低い開放端電圧しか得ることができなかった。理由は明確でないが、この透明導電膜上に形成されるＰ型半導体層中のダングリングボンドが増加するためと考えられる。
【００１５】
そこで、本発明者らは、光起電力素子における半導体層の形成方法ではなく、光起電力素子自体の層構成を操作することに着目した。
そして、驚くべくことに、本発明にしたがって透明導電膜とＰ型半導体層との間に、水素濃度が１５体積％以下の雰囲気中において形成した中間層を、前記透明導電膜を覆うように設けることにより、開放端電圧の劣化が防止できることを見出した。すなわち、上記中間層を設けることにより、透明導電膜の還元が防止されたものと考えられる。
さらに、Ｐ型半導体層と真性層との間に界面層を設けることにより、開放端電圧をさらに向上させることができることを見出した。これは、界面層を設けることにより、Ｐ型半導体層と真性層との間の接合状態が改善されたためと考えられる。
【００１６】
【発明の実施の形態】
以下、本発明を、図面と関連させながら発明の実施の形態に基づいて詳細に説明する。
図２は、本発明の光起電力素子の一例を示す図である。
図２に示す光起電力素子２０は、透明基板１１上に、第１の透明導電膜１２−１、第２の透明導電膜１２−２、Ｐ型半導体層１３、真性層１４、Ｎ型半導体層１５、及び背面電極１６がこの順に積層されている。そして、第２の透明導電膜１２−２とＰ型半導体層１３との間には、中間層１７が第１及び第２の透明導電膜１２−１及び１２−２を覆うようにして形成されている。さらに、Ｐ型半導体層１３と真性層１４との間には、界面層１８が設けられている。
【００１７】
中間層１７は、前述したように水素濃度１５体積％以下で形成することが必要であり、好ましくは６体積％以下で形成する。これによって、中間層１７の下側に位置する第１及び第２の透明導電膜１２−１及び１２−２の還元が防止されると推定され、開放端電圧を向上させることができる。したがって、透明導電膜と背面電極とを入れ替えてなる構成の光起電力素子と同等の開放端電圧を具えることができる。
【００１８】
また、本発明における中間層の形成に際しては、水素の存在を全く排除するものではない。したがって、少なくとも１体積％、好ましくは２体積％の水素を含むこともできる。
【００１９】
中間層１７は、このような水素濃度雰囲気中において、好ましくはＣＶＤ法を用いて形成する。ＣＶＤ法のなかでも良好な特性の膜を容易に得ることができるという理由から、特にプラズマＣＶＤ法を用いることが好ましい。
【００２０】
Ｐ型半導体層１３、真性層１４、及びＮ型半導体層１５は、Ｐ型半導体層１３に添加されるドーパント及びＮ型半導体層１５に添加されるドーパントが、それぞれ他の層中に混入するのを防ぐべく、互いに異なる成膜室中で形成される。
そして、Ｐ型半導体層１３及びＮ型半導体層１５は、通常数十から５０ｎｍ程度の膜厚を有し、真性層１４は、通常５００〜１０００ｎｍ程度の膜厚を有する。したがって、各層の成膜速度にもよるが、各層の成膜時間は、通常真性層の形成工程において最も長くなる。
【００２１】
また、実際の製造プロセスにおいては、インライン方式において各層が順次に形成される。したがって、先の製造工程にあるアセンブリに真性層が形成されている間、後の製造工程にあるアセンブリは、通常、Ｐ型半導体層を形成した後に真性層を形成するまで所定の時間待機させられることになる。
【００２２】
このため、本発明の製造方法においては、中間層１７、Ｐ型半導体層１３、及び界面層１８を同一の成膜室において形成することが好ましい。これによって、前述したような待機時間を減少させることができ、本発明にしたがって中間層１７及び界面層１８を形成した場合においても、製造工程のリードタイムを変えることなく、効率的に光起電力素子を製造することができる。
また、中間層１７及び界面層１８は、ドーパントの影響が少ないため、これらの層をＰ型半導体層１３と同一の成膜室で形成しても、本発明の目的である開放端電圧の向上に対して影響を及ぼすことがない。すなわち、中間層１７及び界面層１８が、たとえ微量のドーパントを含んでいても、これら各層の作用効果が失われることはない。
【００２３】
実際の製造においては、成膜室内に上記の水素濃度範囲内で水素を満たして、中間層１７を形成する。次いで、水素濃度を適宜に調節するとともにドーパントガスを供給してＰ型半導体層１３を形成する。その後、ドーパントガスの供給を停止して界面層１８を形成する。
【００２４】
また、中間層１７、Ｐ型半導体層１３、及び界面層１８は同一の成膜室で形成するため、同じ原料ガスを用いることにより、これら各層の母材を同じ半導体材料から構成することが好ましい。これによって、原料ガスを連続して流した状態で、これら各層を形成することができ、製造工程をより簡易化することができる。
【００２５】
各半導体層を構成する半導体材料は特には限定されないが、安価であるという理由からシリコンを用いることが好ましい。そして、Ｐ型半導体層１３には、シリコン中にボロンなどをドーパントとして添加する。また、Ｎ型半導体１５には、シリコン中にリンなどをドーパントとして添加する。
したがって、各半導体層をシリコンから構成する場合、上述したような同一の原料ガスを用いて製造工程を簡易化するという観点から、中間層１７も同じくシリコン半導体材料から構成することが好ましい。さらには、界面層１８もシリコン半導体材料から構成することが好ましい。
【００２６】
中間層１７をシリコン半導体材料から形成する場合、中間層１７の厚さは、０．５〜１５ｎｍであることが好ましく、さらには１〜８ｎｍであることが好ましい。中間層１７の厚さが０．５ｎｍより小さいと本発明の効果を十分に発揮できない場合がある。また、中間層１７の厚さが１５ｎｍよりも大きいと、光起電力素子２０の直列抵抗が増大して素子を流れる電流値が減少してしまう場合がある。
【００２７】
界面層１８をシリコン半導体材料から構成する場合、界面層１８の厚さは、０．５〜８ｎｍであることが好ましく、さらには１〜４ｎｍであることが好ましい。界面層１８の厚さが０．５ｎｍより小さいと界面層として効果を十分に発揮することができない場合があり、８ｎｍよりも大きいと上記中間層の場合と同様に、光起電力素子２０の直列抵抗が増大して素子を流れる電流値が減少してしまう場合がある。
【００２８】
なお、Ｐ型半導体層１３、真性層１４、及びＮ型半導体層１５は、これら半導体層中に水素を含有させ、微結晶化させて短絡電流を増大させるなどの目的で、好ましくは水素濃度が７０〜９９．８体積％の雰囲気中において形成する。実際の作製においては、プラズマＣＶＤ法などの公知の成膜技術を用いることができる。
【００２９】
透明基板１１は、本発明の目的を達成することができれば特には限定されないが、量産性の観点より、ガラス転移温度（Ｔｇ）が１５０℃以下の高分子フィルムから構成されることが好ましい。
このような材料としては、上述したような、ＰＥＮ、ＰＥＳ、及びＰＥＴを例示することができる。
【００３０】
また、第１及び第２の透明導電膜１２−１及び１２−２は、アモルファス状態であることが好ましい。上述したような材料から透明基板１１を構成すると、これら材料の耐熱性の問題から、第１及び第２の透明導電膜は、一般にアモルファス状態となる。そして、本発明による中間層１７の効果は、このようなアモルファスの透明導電膜に対してその効果をより発揮することができる。
このようなアモルファス透明導電膜は、透明基板を１００℃以下に保った状態において、この基板上にスパッタリングなど公知の方法で成膜することにより容易に得ることができる。
【００３１】
なお、図２に示す光起電力素子２０においては、透明導電膜を第１及び第２の透明導電膜から構成しているが、これに限定されるものではない。通常のように、単一の透明導電膜から構成することもできる。
しかしながら、図２に示すように透明導電膜を２層化し、基板側の第１の透明導電膜１２−１を電導度の高いＩＴＯや酸化スズから構成し、中間層側の第２の透明導電膜１２−２を耐プラズマ性の高い酸化亜鉛などから構成することにより、光起電力素子としての特性を劣化させることなく、開放端電圧をさらに向上させることができる。
【００３２】
背面電極１６は、アルミニウム、銀、チタンなどの金属材料からスパッタリング法や蒸着法など公知の成膜技術を用いて形成することができる。さらには、これら金属材料からなる金属ペーストをスクリーン印刷などによって塗布することによっても形成することができる。
【００３３】
【実施例】
以下、本発明を実施例に基づいて具体的に説明する。
（実施例）
透明基板としてＰＥＮフィルムを用いた。このＰＥＮフィルム上に、ＤＣマグネトロンスバッタ装置を用いて、ＩＴＯをＡｒ圧０．４Ｐａ、酸素圧０．０８Ｐａ、投入電力０．３Ｗ／ｃｍ²で、厚さ５０ｎｍに成膜した。なお、同一条件で成膜したＩＴＯのシート抵抗は１５０Ω／□であった。さらに大気にさらすことなく連続的に、酸化亜鉛をＡｒ圧０．５３３Ｐａ、投入電力０．７９Ｗ／ｃｍ²で、厚さ２５ｎｍに成膜した。同一条件で単独で成膜した酸化亜鉛のシート抵抗は１ｋΩ／□であつた。
【００３４】
成膜室を移動した後、ＰＥＣＶＤ法により、基板温度１２０℃、Ａｒ／ＳｉＨ₄＝３００ｓｃｃｍ／３ｓｃｃｍ及び圧力６６．６５Ｐａ、投入電力９０ｍＷ／ｃｍ²の条件で中間層を厚さ４ｎｍに成膜した。
次いで、同じ成膜室内において、ＰＥＣＶＤ法により、基板温度１２０℃、Ｂ₂Ｈ_６／Ｈ₂／ＳｉＨ₄＝０.０２ｓｃｃｍ／８００ｓｃｃｍ／４ｓｃｃｍ及び圧力２６６．６Ｐａ、投入電力１８０ｍＷ／ｃｍ²の条件でＰ型半導体層を厚さ６ｎｍに形成した。
【００３５】
さらに、同じ成膜室内において、ＰＥＣＶＤ法により、基板温度１２０℃、Ｈ₂／ＳｉＨ₄＝／５００ｓｃｃｍ／４ｓｃｃｍ及び圧力１３３．３Ｐａ、投入電力５０ｍＷ／ｃｍ²の条件で界面層を厚さ５ｎｍに形成した。
なお、中間層から界面層までの形成に要した時間は、２４分であった。
【００３６】
次いで、成膜室を移動した後、ＰＥＣＶＤ法で、基板温度１６０℃、Ｈ₂／ＳｉＨ₄＝５００ｓcｃｍ／５０ｓｃｃｍ及び圧力１３３．３Ｐａ、投入電力５０ｍＷ／ｃｍ²の条件で真性層を厚さ６００ｎｍに形成した。なお、真性層の形成に要した時間は、３５分であった。
【００３７】
次いで、さらに成膜室を移動した後、ＰＥＣＶＤ法で、基板温度1６０℃、ＰＨ_３／Ｈ_２／ＳｉＨ₄＝０．０６ｓｃｃｍ／５００ｓｃｃｍ／５ｓｃｃｍ及び圧力１３３．３Ｐａ、投入電力６０ｍＷ／ｃｍ^２の条件でＮ型半導体層を厚さ３０ｎｍに成膜した。
次いで、成膜室を移動した後、アルミニウムを蒸着することにより背面電極を形成し、光起電力素子を作製した。
【００３８】
上記の光起電力素子に透明基板側から、蛍光燈で２１０Ｌｘの光を照射しながら、電気特性を測定した。結果を表１に示す。
【００３９】
（比較例１）
界面層を形成することなく、中間層及びＰ型半導体層をそれぞれ厚さ１０ｎｍに形成した以外は、実施例と同様にして光起電力素子を作製し、同じ条件で電気特性を測定した。結果を表１に示す。
【００４０】
（比較例２）
中間層を形成することなく、Ｐ型半導体層を厚さ１０ｎｍに形成した以外は実施例と同様にして同じ条件で素子を作製し、同じ条件で電気特性を測定した。結果を表１に示す。
【００４１】
（比較例３）
中間層を形成することなく、Ｐ型半導体層を基板温度１４０℃、Ｂ_２Ｈ_６／Ｈ_２／Ａｒ／ＳｉＨ_４＝０．０２ｓｃｃｍ／１０ｓｃｃｍ／３００ｓｃｃｍ／３ｓｃｃｍ及び圧力６６．６５Ｐａ、投入電力９０ｍＷ／ｃｍ^２の条件で厚さ１０ｎｍに形成した以外は実施例１と同じ条件で素子を作製し、同じ条件で電気特性を測定した。結果を表１に示す。
【００４２】
（比較例４）
中間層を、基板温度１６０℃、Ｈ_２／Ａｒ／ＳｉＨ_４＝１００ｓｃｃｍ／３００ｓｃｃｍ／３ｓｃｃｍ及び圧力２００Ｐａ、投入電力９０ｍＷ／ｃｍ^２の条件で厚さ６ｎｍに形成した以外は実施例１と同じ条件で素子を作製し、同じ条件で電気特性を測定した。結果を表１に示す。
【００４３】
【表１】

【００４４】
以上、実施例及び比較例１〜３から明らかなように、本発明にしたがって透明導電膜とＰ型半導体層との間に中間層を形成するとともに、Ｐ型半導体層と真性層との間に界面層を形成した場合は、光起電力素子における開放端電圧が増大していることが分かる。
また、実施例と比較例１との比較から、前記界面層を形成することにより、前記中間層のみの場合と比較して開放端電圧が増大していることが分かる。
【００４５】
以上、具体例を挙げながら発明の実施の形態に即して本発明を説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
例えば、上記においては、第１の導電型半導体層をＰ型、第２の導電型半導体層をＮ型としているが、両者を逆にすることもできる。
【００４６】
【発明の効果】
以上から明らかなように、本発明によれば、背面電極の対向電極を酸化物などからなる透明導電膜から構成した場合においても、かかる対向電極を金属電極から構成した場合と同様の開放端電圧を得ることができる。
【図面の簡単な説明】
【図１】従来の光起電力素子の構成を示す図である。
【図２】本発明の光起電力素子の一例の構成を示す図である。
【符号の説明】
１、１１透明基板
２透明導電膜
３、１３Ｐ型半導体層
４、１４真性層
５、１５Ｎ型半導体層
６、１６背面電極
１０、２０光起電力素子
１２−１第１の透明導電膜
１２−２第２の透明導電膜
１７中間層
１８界面層

Claims

基板上に透明導電膜を形成する工程と、
同一の成膜室内において、前記透明導電膜上にアルゴンを含み、ドーパントを含まない原料ガスを用いてプラズマＣＶＤ法によりシリコン半導体からなる中間層を形成し、その後、前記中間層上にドーパントを含み、アルゴンを含まない原料ガスを用いてプラズマＣＶＤ法により第１の導電型半導体層を形成し、その後、前記ドーパントの供給を停止して、プラズマＣＶＤ法により前記第１の導電型半導体層の上にシリコン半導体からなり、膜厚が０．５〜８ｎｍである前記ドーパントを含む界面層を形成する工程と、
その後、前記成膜室とはそれぞれ異なる成膜室において、前記界面層の上に、真性層、及び前記第１の導電型半導体層と導電型の異なる第２の導電型半導体層を順次形成する工程と、
を含むことを特徴とする光起電力素子の製造方法。
前記透明導電膜はアモルファス状態であることを特徴とする、請求項１に記載の光起電力素子の製造方法。
前記第１の導電型半導体層、前記真性層、及び前記第２の導電型半導体層は微結晶状態であることを特徴とする、請求項１又は２に記載の光起電力素子の製造方法。
前記中間層は前記透明導電膜を覆うようにして形成することを特徴とする、請求項１〜３のいずれか一に記載の光起電力素子の製造方法。