JP2001156631A - ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路 - Google Patents
ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 位相比較回路の引き込み範囲に入っている場
合は周波数比較回路の動作をその出力によって制限し、
クロックジッタの多い再生データパルスの場合でも位相
ロックがかかる安定なデータ読みとり動作を行えるＰＬ
Ｌ回路を提供する。 【解決手段】 再生データパルスとＶＣＯ７の周波数差
に基づく位相差を検出する周波数比較回路１と、再生デ
ータパルスとＶＣＯクロックとの位相差を検出する位相
比較回路２と、周波数比較回路１の出力を選択出力する
選択回路３と、位相比較回路２の出力に基づいて出力電
圧を増減させる第２チャージポンプ回路５と、選択回路
３の出力に基づいて出力電圧を増減させる第１チャージ
ポンプ回路４と、第１チャージポンプ回路４および第２
チャージポンプ回路５の出力に含まれる不要な成分をの
ぞくループフィルタ６と、ループフィルタ６の出力に対
応する周波数のＶＣＯ７を備えたＰＬＬ回路Ａとした。
合は周波数比較回路の動作をその出力によって制限し、
クロックジッタの多い再生データパルスの場合でも位相
ロックがかかる安定なデータ読みとり動作を行えるＰＬ
Ｌ回路を提供する。 【解決手段】 再生データパルスとＶＣＯ７の周波数差
に基づく位相差を検出する周波数比較回路１と、再生デ
ータパルスとＶＣＯクロックとの位相差を検出する位相
比較回路２と、周波数比較回路１の出力を選択出力する
選択回路３と、位相比較回路２の出力に基づいて出力電
圧を増減させる第２チャージポンプ回路５と、選択回路
３の出力に基づいて出力電圧を増減させる第１チャージ
ポンプ回路４と、第１チャージポンプ回路４および第２
チャージポンプ回路５の出力に含まれる不要な成分をの
ぞくループフィルタ６と、ループフィルタ６の出力に対
応する周波数のＶＣＯ７を備えたＰＬＬ回路Ａとした。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば光ディスク
装置などの磁気ディスク装置に用いられる、入力信号と
周波数や位相のずれのない出力信号を生成する回路であ
るＰＬＬ回路に関する。
装置などの磁気ディスク装置に用いられる、入力信号と
周波数や位相のずれのない出力信号を生成する回路であ
るＰＬＬ回路に関する。
【０００２】
【従来の技術】最近では、音楽再生時には１倍速再生
し、一方コンピュータ用のデータ読出時には３２倍速再
生が可能なコンパクトディスク再生装置が使用されるよ
うになってきている。このようなコンパクトディスク再
生装置では、ディスクデータの３２倍速再生時には、デ
ィスクから読み出される再生データパルスの最高周波数
は１倍速再生時に比べて３２倍となる為、再生データに
位相同期して発生するクロックも１倍速再生時に比べて
３２倍となる。つまり１台のコンパクトディスク再生装
置において扱うクロックの周波数域は広範囲に及ぶ。
し、一方コンピュータ用のデータ読出時には３２倍速再
生が可能なコンパクトディスク再生装置が使用されるよ
うになってきている。このようなコンパクトディスク再
生装置では、ディスクデータの３２倍速再生時には、デ
ィスクから読み出される再生データパルスの最高周波数
は１倍速再生時に比べて３２倍となる為、再生データに
位相同期して発生するクロックも１倍速再生時に比べて
３２倍となる。つまり１台のコンパクトディスク再生装
置において扱うクロックの周波数域は広範囲に及ぶ。
【０００３】また、倍速処理可能なコンパクトディスク
再生装置では、ディスクの内周データを再生する場合
と、外周データを再生する場合では、再生データパルス
の最高周波数成分が異なる。
再生装置では、ディスクの内周データを再生する場合
と、外周データを再生する場合では、再生データパルス
の最高周波数成分が異なる。
【０００４】このような理由により、ディスクデータを
読み出すためのクロックを再生するＰＬＬ（Phase Loc
ked Loop：フェイズ・ロック・ループ）回路に用いら
れるＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）は、発振周波数範囲が広くなっている。
読み出すためのクロックを再生するＰＬＬ（Phase Loc
ked Loop：フェイズ・ロック・ループ）回路に用いら
れるＶＣＯ（Voltage Controlled Oscillator：電圧
制御発振器）は、発振周波数範囲が広くなっている。
【０００５】従って、倍速再生機能を有するコンパクト
ディスク再生装置に用いられるＰＬＬ回路は広範囲の周
波数域に対応することが必要になり、また素早く、かつ
大きな幅で周波数制御を可能とすることも必要となるの
で、ここでは特に図示しない、通常用いられるＰＬＬ回
路に、周波数比較回路を備えたＰＬＬ回路Ｘをこのよう
なコンパクトディスク再生装置に用いることで対応して
いる。このＰＬＬ回路Ｘを図３に示す。
ディスク再生装置に用いられるＰＬＬ回路は広範囲の周
波数域に対応することが必要になり、また素早く、かつ
大きな幅で周波数制御を可能とすることも必要となるの
で、ここでは特に図示しない、通常用いられるＰＬＬ回
路に、周波数比較回路を備えたＰＬＬ回路Ｘをこのよう
なコンパクトディスク再生装置に用いることで対応して
いる。このＰＬＬ回路Ｘを図３に示す。
【０００６】ところで、この周波数比較回路１とは、位
相比較回路２の出力によって、再生データパルスの位相
とＶＣＯ７が生成するクロックの位相とをあわせこむ事
の出来る範囲、即ち位相ロック出来る範囲まで、ＶＣＯ
７が生成するクロックの周波数を、位相ロックが作動す
る最終クロック周波数に近づけることを目的としてい
る。
相比較回路２の出力によって、再生データパルスの位相
とＶＣＯ７が生成するクロックの位相とをあわせこむ事
の出来る範囲、即ち位相ロック出来る範囲まで、ＶＣＯ
７が生成するクロックの周波数を、位相ロックが作動す
る最終クロック周波数に近づけることを目的としてい
る。
【０００７】そして、位相ロックがかかると、周波数比
較回路１の動作を停止する信号を用いて、周波数比較回
路１の出力がＶＣＯ７の生成するクロックに影響を与え
ないようにしている。
較回路１の動作を停止する信号を用いて、周波数比較回
路１の出力がＶＣＯ７の生成するクロックに影響を与え
ないようにしている。
【０００８】
【発明が解決しようとする課題】しかし、上述したよう
なＰＬＬ回路Ｘでは、対応可能な周波数域を広くした為
に、周波数比較回路１の出力に基づいてＶＣＯ７を制御
する第１チャージポンプ回路４の出力変動は大きくなら
ざるを得ず、そのため第１チャージポンプ回路４の出力
を平滑化する為に設けられているループフィルタ６の出
力の増減幅が大きくなってしまい、結果、不安定なＰＬ
Ｌ回路となってしまって問題であった。
なＰＬＬ回路Ｘでは、対応可能な周波数域を広くした為
に、周波数比較回路１の出力に基づいてＶＣＯ７を制御
する第１チャージポンプ回路４の出力変動は大きくなら
ざるを得ず、そのため第１チャージポンプ回路４の出力
を平滑化する為に設けられているループフィルタ６の出
力の増減幅が大きくなってしまい、結果、不安定なＰＬ
Ｌ回路となってしまって問題であった。
【０００９】つまり、ＶＣＯ７の生成するクロックの周
波数はループフィルタ６の出力電圧に比例して変化し、
またＶＣＯ７の生成するクロックを素早く再生データパ
ルスに位相同期したクロックとする為には、ＶＣＯ７の
生成するクロックの周波数を一気に大きく増減させるこ
とが出来るようにしなければならないからである。
波数はループフィルタ６の出力電圧に比例して変化し、
またＶＣＯ７の生成するクロックを素早く再生データパ
ルスに位相同期したクロックとする為には、ＶＣＯ７の
生成するクロックの周波数を一気に大きく増減させるこ
とが出来るようにしなければならないからである。
【００１０】従って、周波数比較回路１の出力を入力と
する第１チャージポンプ回路４の入力が常に有効な状態
にあると、ＶＣＯ７の生成するクロックの周波数は常に
変動する。即ちジッタを持つことになる。
する第１チャージポンプ回路４の入力が常に有効な状態
にあると、ＶＣＯ７の生成するクロックの周波数は常に
変動する。即ちジッタを持つことになる。
【００１１】またさらに、再生データパルスのクロック
ジッタが多い場合には、周波数比較回路１が、再生デー
タパルスのクロックジッタに応答して、ＶＣＯ７の生成
するクロックに不要な周波数変動ノイズ、即ちジッタを
発生させてしまい、その結果、位相比較回路２による位
相ロックがかからない、という問題が発生する。
ジッタが多い場合には、周波数比較回路１が、再生デー
タパルスのクロックジッタに応答して、ＶＣＯ７の生成
するクロックに不要な周波数変動ノイズ、即ちジッタを
発生させてしまい、その結果、位相比較回路２による位
相ロックがかからない、という問題が発生する。
【００１２】そこで本発明はこのような問題点に鑑みて
為されたものであり、その目的は、位相比較回路の引き
込み範囲に入っている場合は周波数比較回路の動作をそ
の出力によって制限し、クロックジッタの多い再生デー
タパルスの場合でも位相ロックがかかる安定なデータ読
みとり動作を行えるＰＬＬ回路を提供することである。
為されたものであり、その目的は、位相比較回路の引き
込み範囲に入っている場合は周波数比較回路の動作をそ
の出力によって制限し、クロックジッタの多い再生デー
タパルスの場合でも位相ロックがかかる安定なデータ読
みとり動作を行えるＰＬＬ回路を提供することである。
【００１３】
【課題を解決するための手段】上記課題を達成するた
め、本発明の請求項１に記載のＰＬＬ回路では、磁気デ
ィスクから読み出した再生データパルスに位相同期した
クロックを生成する、磁気ディスク装置に用いられるＰ
ＬＬ回路において、前記再生データパルスの周波数と前
記クロックとの周波数差による位相差を検出し、その結
果を周波数比較誤差信号として出力する周波数比較回路
と、前記再生データパルスと前記クロックとの位相差を
検出する位相比較回路と、入力された前記周波数比較誤
差信号に基づいて周波数誤差を判定し、前記周波数誤差
判定結果に従って、前記周波数比較誤差信号を選択若し
くは間引いて出力する選択回路と、前記選択回路の出力
に基づいて出力電圧を増減する第１チャージポンプ回路
と、前記位相比較回路の出力に基づいて出力電圧を増減
する第２チャージポンプ回路と、前記第１チャージポン
プ回路の出力と、前記第２チャージポンプ回路の出力を
加算して得られる信号に含まれる不要成分を除去するル
ープフィルタと、前記ループフィルタの出力電圧に対応
する周波数のクロックを生成するＶＣＯと、を備えたこ
とを特徴とする。
め、本発明の請求項１に記載のＰＬＬ回路では、磁気デ
ィスクから読み出した再生データパルスに位相同期した
クロックを生成する、磁気ディスク装置に用いられるＰ
ＬＬ回路において、前記再生データパルスの周波数と前
記クロックとの周波数差による位相差を検出し、その結
果を周波数比較誤差信号として出力する周波数比較回路
と、前記再生データパルスと前記クロックとの位相差を
検出する位相比較回路と、入力された前記周波数比較誤
差信号に基づいて周波数誤差を判定し、前記周波数誤差
判定結果に従って、前記周波数比較誤差信号を選択若し
くは間引いて出力する選択回路と、前記選択回路の出力
に基づいて出力電圧を増減する第１チャージポンプ回路
と、前記位相比較回路の出力に基づいて出力電圧を増減
する第２チャージポンプ回路と、前記第１チャージポン
プ回路の出力と、前記第２チャージポンプ回路の出力を
加算して得られる信号に含まれる不要成分を除去するル
ープフィルタと、前記ループフィルタの出力電圧に対応
する周波数のクロックを生成するＶＣＯと、を備えたこ
とを特徴とする。
【００１４】本発明の請求項２に記載のＰＬＬ回路で
は、請求項１に記載のＰＬＬ回路において、前記周波数
比較回路が、前記再生データパルスの立ち上がりエッ
ジ、及び前記再生データパルスの立ち下がりエッジに対
応する前記クロックの位相区分を検出することによって
周波数比較を行うこと、を特徴とする。
は、請求項１に記載のＰＬＬ回路において、前記周波数
比較回路が、前記再生データパルスの立ち上がりエッ
ジ、及び前記再生データパルスの立ち下がりエッジに対
応する前記クロックの位相区分を検出することによって
周波数比較を行うこと、を特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。尚、ここで示す実施の
形態はあくまでも一例であって、必すしもこの実施の形
態に限定されるものではない。
て図面を参照しながら説明する。尚、ここで示す実施の
形態はあくまでも一例であって、必すしもこの実施の形
態に限定されるものではない。
【００１６】（実施の形態１）まず、本発明に係るＰＬ
Ｌ回路を第１の実施の形態として、図面を参照しつつ説
明する。図１は本実施の形態に係るＰＬＬ回路Ａの一例
を示すブロック図である。このＰＬＬ回路Ａは、再生デ
ータパルスとＶＣＯクロックとの周波数差に基づく位相
差を検出する周波数比較回路１と、再生データパルスと
ＶＣＯ７のクロックとの位相差を検出する位相比較回路
２と、周波数比較回路１の出力を選択出力出力する選択
回路３と、位相比較回路２の出力に基づいて出力電圧を
増減させる第２チャージポンプ回路５と、選択回路３の
出力に基づいて出力電圧を増減させる第１チャージポン
プ回路４と、第１チャージポンプ回路４および第２チャ
ージポンプ回路５の出力に含まれる不要な成分をのぞく
ループフィルタ６と、ループフィルタ６の出力に対応す
る周波数を有するＶＣＯクロックを作成するＶＣＯ７
と、を備えている。また、位相比較回路２は、例えばＥ
Ｘ−ＯＲ回路やＲＳ−フリップフロップ回路を用いて構
成する。
Ｌ回路を第１の実施の形態として、図面を参照しつつ説
明する。図１は本実施の形態に係るＰＬＬ回路Ａの一例
を示すブロック図である。このＰＬＬ回路Ａは、再生デ
ータパルスとＶＣＯクロックとの周波数差に基づく位相
差を検出する周波数比較回路１と、再生データパルスと
ＶＣＯ７のクロックとの位相差を検出する位相比較回路
２と、周波数比較回路１の出力を選択出力出力する選択
回路３と、位相比較回路２の出力に基づいて出力電圧を
増減させる第２チャージポンプ回路５と、選択回路３の
出力に基づいて出力電圧を増減させる第１チャージポン
プ回路４と、第１チャージポンプ回路４および第２チャ
ージポンプ回路５の出力に含まれる不要な成分をのぞく
ループフィルタ６と、ループフィルタ６の出力に対応す
る周波数を有するＶＣＯクロックを作成するＶＣＯ７
と、を備えている。また、位相比較回路２は、例えばＥ
Ｘ−ＯＲ回路やＲＳ−フリップフロップ回路を用いて構
成する。
【００１７】このように構成されるＰＬＬ回路Ａの動作
について説明する。まず、周波数比較回路１で、再生デ
ータパルスの周波数とＶＣＯクロックの周波数を比較
し、その結果得られる誤差を周波数比較誤差信号として
出力する。尚この時再生データパルスとＶＣＯの分周は
行ってもよく、行わなくてもよい。
について説明する。まず、周波数比較回路１で、再生デ
ータパルスの周波数とＶＣＯクロックの周波数を比較
し、その結果得られる誤差を周波数比較誤差信号として
出力する。尚この時再生データパルスとＶＣＯの分周は
行ってもよく、行わなくてもよい。
【００１８】次に、周波数比較誤差信号は選択回路３に
入力される。入力された周波数比較誤差信号による周波
数誤差レベルに応じて、周波数比較誤差信号が適宜選択
若しくは間引かれて、第１チャージポンプ回路４に出力
される。即ち、選択回路３は周波数比較回路１の出力の
うち、誤差レベルの大きいものを選択し、もしくは誤差
レベルの小さいものを間引いた信号を、次段の第１チャ
ージポンプ回路４に供給する。
入力される。入力された周波数比較誤差信号による周波
数誤差レベルに応じて、周波数比較誤差信号が適宜選択
若しくは間引かれて、第１チャージポンプ回路４に出力
される。即ち、選択回路３は周波数比較回路１の出力の
うち、誤差レベルの大きいものを選択し、もしくは誤差
レベルの小さいものを間引いた信号を、次段の第１チャ
ージポンプ回路４に供給する。
【００１９】尚、ここでは詳述、図示しないが、このよ
うな動作をする選択回路３の機能を、予め周波数比較回
路１に含めておくことも考えられる。この場合、例えば
周波数比較誤差の大きさが８通りに分類、区別するとし
たとき、その８通りの区別のうち、大きい方から上位４
通りの場合のみ、周波数比較回路１の出力とするように
構成するとよい。このように構成しておくと、周波数比
較回路１の回路規模を小さくできる、という効果が得ら
れる。
うな動作をする選択回路３の機能を、予め周波数比較回
路１に含めておくことも考えられる。この場合、例えば
周波数比較誤差の大きさが８通りに分類、区別するとし
たとき、その８通りの区別のうち、大きい方から上位４
通りの場合のみ、周波数比較回路１の出力とするように
構成するとよい。このように構成しておくと、周波数比
較回路１の回路規模を小さくできる、という効果が得ら
れる。
【００２０】第１チャージポンプ回路４では、選択回路
３で処理された周波数比較誤差信号が入力されるが、こ
の入力に応じて出力電圧を増減することにより、周波数
を上げるパルス（以下、「アップパルス」とする。）、
又は周波数を下げるパルス（以下、「ダウンパルス」と
する。）を発生する。
３で処理された周波数比較誤差信号が入力されるが、こ
の入力に応じて出力電圧を増減することにより、周波数
を上げるパルス（以下、「アップパルス」とする。）、
又は周波数を下げるパルス（以下、「ダウンパルス」と
する。）を発生する。
【００２１】次に、位相比較器２では、再生データパル
スとＶＣＯクロックの位相を位相比較し、その結果検出
された位相差を位相誤差信号として出力する。次に、第
２チャージポンプ回路５では、位相比較器２から入力さ
れた位相誤差信号に応じて、出力電圧を増減することに
より、アップパルス又はダウンパルスを発生する。
スとＶＣＯクロックの位相を位相比較し、その結果検出
された位相差を位相誤差信号として出力する。次に、第
２チャージポンプ回路５では、位相比較器２から入力さ
れた位相誤差信号に応じて、出力電圧を増減することに
より、アップパルス又はダウンパルスを発生する。
【００２２】上述した第１チャージポンプ回路４の出力
するアップパルス又はダウンパルスと、第２チャージポ
ンプ回路５の出力するアップパルス又はダウンパルスが
加算されて、ループフィルタ６に入力される。
するアップパルス又はダウンパルスと、第２チャージポ
ンプ回路５の出力するアップパルス又はダウンパルスが
加算されて、ループフィルタ６に入力される。
【００２３】ループフィルタ６では、入力された第１チ
ャージポンプ回路４の出力と、第２チャージポンプ回路
５の出力を加算して得られる信号に含まれる不要成分を
除去する。そして、このループフィルタ６の出力がＶＣ
Ｏ７の制御電圧となり、ＶＣＯ７では、ループフィルタ
６の出力電圧に対応する周波数のクロックを生成する。
ャージポンプ回路４の出力と、第２チャージポンプ回路
５の出力を加算して得られる信号に含まれる不要成分を
除去する。そして、このループフィルタ６の出力がＶＣ
Ｏ７の制御電圧となり、ＶＣＯ７では、ループフィルタ
６の出力電圧に対応する周波数のクロックを生成する。
【００２４】このようにＰＬＬ回路を構成したので、周
波数比較回路１の作用によりＶＣＯ７の発振周波数が、
また位相比較回路２の作用により再生データパルスとＶ
ＣＯ７の発振周波数が、それぞれ位相ロックできる範囲
まで近づけるが、その動作範囲は制限されているため、
位相比較器２の作用による位相ロックを妨げる動作をし
なくなり、好適なものとなる。
波数比較回路１の作用によりＶＣＯ７の発振周波数が、
また位相比較回路２の作用により再生データパルスとＶ
ＣＯ７の発振周波数が、それぞれ位相ロックできる範囲
まで近づけるが、その動作範囲は制限されているため、
位相比較器２の作用による位相ロックを妨げる動作をし
なくなり、好適なものとなる。
【００２５】次に、上述したＰＬＬ回路Ａにおける周波
数比較回路１の動作を、図２および表１を用いて説明す
る。図２は、一例として、「０」「１」「２」「３」の
４つの区分に分周した分周クロックを用いて、再生デー
タパルスとＶＣＯの周波数比較、並びに位相比較を行っ
た場合の、再生データパルスとクロックの位相区分、及
びその位相関係を示している。
数比較回路１の動作を、図２および表１を用いて説明す
る。図２は、一例として、「０」「１」「２」「３」の
４つの区分に分周した分周クロックを用いて、再生デー
タパルスとＶＣＯの周波数比較、並びに位相比較を行っ
た場合の、再生データパルスとクロックの位相区分、及
びその位相関係を示している。
【００２６】この図２に示す場合、このような分周クロ
ックを用いれば、クロックの一周期の間に分周クロック
は、４つの立ち上がりエッジと、４つのたち下がりエッ
ジを持つので、クロックと再生データパルスとの位相関
係を４つにディジタル的に区分できる。
ックを用いれば、クロックの一周期の間に分周クロック
は、４つの立ち上がりエッジと、４つのたち下がりエッ
ジを持つので、クロックと再生データパルスとの位相関
係を４つにディジタル的に区分できる。
【００２７】また、表１はクロックと再生データパルス
の位相関係により発生する周波数比較回路１の出力およ
び選択回路３の出力を示す。ここでは表１に示すよう
に、周波数比較回路結果として１２通りの結果が有り得
る。
の位相関係により発生する周波数比較回路１の出力およ
び選択回路３の出力を示す。ここでは表１に示すよう
に、周波数比較回路結果として１２通りの結果が有り得
る。
【００２８】
【表１】 尚、本実施の形態では、再生データパルスの立ち上がり
エッジ、及び再生データパルスの立ち下がりエッジに対
応するＶＣＯクロックの位相区分の検出は、図１に示し
たＰＬＬ回路では周波数比較回路１が行うようにするこ
とが好ましいが、必ずしもこれに限定はしない。
エッジ、及び再生データパルスの立ち下がりエッジに対
応するＶＣＯクロックの位相区分の検出は、図１に示し
たＰＬＬ回路では周波数比較回路１が行うようにするこ
とが好ましいが、必ずしもこれに限定はしない。
【００２９】再生データパルスのエッジ（変化点）とク
ロックの位相がロックしている場合は、再生データパル
スの立ち上がりエッジおよびたち下がりエッジは常にク
ロックの同じ位相で起きる。
ロックの位相がロックしている場合は、再生データパル
スの立ち上がりエッジおよびたち下がりエッジは常にク
ロックの同じ位相で起きる。
【００３０】これを図２に示した一例で見ると、再生デ
ータパルスのエッジの位相が位相区分「２」から位相区
分「１」に変化しているので、表１に示すように周波数
比較回路１の出力と選択回路３の出力にともにＶＣＯ７
の周波数を加速させる信号が発生し、ＶＣＯ７の周波数
は加速させる。また、データエッジの位相が位相区分
「０」から位相区分「１」に変化した場合は、周波数比
較回路１の出力はＶＣＯ７の周波数を減速させる方向の
信号が発生するのに対して、選択回路３の出力はＶＣＯ
７の周波数を加速減速ともに行わない信号を出力する。
ータパルスのエッジの位相が位相区分「２」から位相区
分「１」に変化しているので、表１に示すように周波数
比較回路１の出力と選択回路３の出力にともにＶＣＯ７
の周波数を加速させる信号が発生し、ＶＣＯ７の周波数
は加速させる。また、データエッジの位相が位相区分
「０」から位相区分「１」に変化した場合は、周波数比
較回路１の出力はＶＣＯ７の周波数を減速させる方向の
信号が発生するのに対して、選択回路３の出力はＶＣＯ
７の周波数を加速減速ともに行わない信号を出力する。
【００３１】また、再生データパルスのエッジが位相区
分「１」から位相区分「０」に変化した場合は、周波数
比較回路１の出力にはＶＣＯ７の周波数を加速させる方
向の信号が発生するのに対し、選択回路３出力はＶＣＯ
７の周波数を加速減速ともに行わない信号を発生する。
分「１」から位相区分「０」に変化した場合は、周波数
比較回路１の出力にはＶＣＯ７の周波数を加速させる方
向の信号が発生するのに対し、選択回路３出力はＶＣＯ
７の周波数を加速減速ともに行わない信号を発生する。
【００３２】そして、再生データパルスの前後する２つ
のエッジとクロックとの位相関係を比較して、表１の例
であれば、その差が「０」の場合、及び「０」から
「１」、又は「１」から「０」の場合は、周波数比較回
路１の誤差信号がチャージポンプ回路４の入力とならな
いように制限するように選択回路３は機能する。
のエッジとクロックとの位相関係を比較して、表１の例
であれば、その差が「０」の場合、及び「０」から
「１」、又は「１」から「０」の場合は、周波数比較回
路１の誤差信号がチャージポンプ回路４の入力とならな
いように制限するように選択回路３は機能する。
【００３３】このように構成することで、再生データパ
ルスのエッジが、信号ジッタによって揺らいだ時に、デ
ータエッジの位相区分が、例えば位相区分「１」から
「０」、或いは位相区分「０」から「１」に変化した場
合、周波数比較回路の出力がＶＣＯの周波数を変動させ
る信号とならず、不要な周波数変動をＶＣＯの出力に起
こさせないので、データの再生動作を安定化できるよう
になり、好適である。
ルスのエッジが、信号ジッタによって揺らいだ時に、デ
ータエッジの位相区分が、例えば位相区分「１」から
「０」、或いは位相区分「０」から「１」に変化した場
合、周波数比較回路の出力がＶＣＯの周波数を変動させ
る信号とならず、不要な周波数変動をＶＣＯの出力に起
こさせないので、データの再生動作を安定化できるよう
になり、好適である。
【００３４】
【発明の効果】以上のように、本発明の請求項１に係る
ＰＬＬ回路では、再生データパルスの周波数とクロック
との周波数差による位相差を検出し、その結果を周波数
比較誤差信号として出力する周波数比較回路と、再生デ
ータパルスと前記クロックとの位相差を検出する位相比
較回路と、周波数比較誤差信号による周波数誤差に基づ
いて周波数比較誤差信号を選択若しくは間引いて出力す
る選択回路と、第１チャージポンプ回路と、第２チャー
ジポンプ回路と、第１チャージポンプ回路の出力と第２
チャージポンプ回路の出力を加算して得られる信号に含
まれる不要成分を除去するループフィルタと、ループフ
ィルタの出力電圧に対応する周波数のクロックを生成す
るＶＣＯと、を備えたので、周波数比較回路によりＶＣ
Ｏの発振周波数が、また位相比較回路により再生データ
パルスとＶＣＯの発振周波数が、それぞれ位相ロックで
きる範囲まで近づけるが、その動作範囲は制限されてい
るため、位相比較器による位相ロックを妨げる動作をし
ない、という効果を得られる。
ＰＬＬ回路では、再生データパルスの周波数とクロック
との周波数差による位相差を検出し、その結果を周波数
比較誤差信号として出力する周波数比較回路と、再生デ
ータパルスと前記クロックとの位相差を検出する位相比
較回路と、周波数比較誤差信号による周波数誤差に基づ
いて周波数比較誤差信号を選択若しくは間引いて出力す
る選択回路と、第１チャージポンプ回路と、第２チャー
ジポンプ回路と、第１チャージポンプ回路の出力と第２
チャージポンプ回路の出力を加算して得られる信号に含
まれる不要成分を除去するループフィルタと、ループフ
ィルタの出力電圧に対応する周波数のクロックを生成す
るＶＣＯと、を備えたので、周波数比較回路によりＶＣ
Ｏの発振周波数が、また位相比較回路により再生データ
パルスとＶＣＯの発振周波数が、それぞれ位相ロックで
きる範囲まで近づけるが、その動作範囲は制限されてい
るため、位相比較器による位相ロックを妨げる動作をし
ない、という効果を得られる。
【００３５】本発明の請求項２に係るＰＬＬ回路では、
周波数比較回路が、再生データパルスの立ち上がりエッ
ジ、及び立ち下がりエッジに対応するクロックの位相区
分を検出することで周波数比較を行うようにしたので、
再生データパルスのエッジが、信号ジッタによって揺ら
いだ時に、例えばクロックを「０」「１」「２」「３」
の４区分に分周した場合において、データエッジの位相
区分が、位相区分「１」から「０」、或いは位相区分
「０」から「１」に変化した場合、周波数比較回路の出
力がＶＣＯの周波数を変動させる信号とならず、不要な
周波数変動をＶＣＯの出力に起こさせないので、データ
の再生動作を安定化できる効果が得られる。
周波数比較回路が、再生データパルスの立ち上がりエッ
ジ、及び立ち下がりエッジに対応するクロックの位相区
分を検出することで周波数比較を行うようにしたので、
再生データパルスのエッジが、信号ジッタによって揺ら
いだ時に、例えばクロックを「０」「１」「２」「３」
の４区分に分周した場合において、データエッジの位相
区分が、位相区分「１」から「０」、或いは位相区分
「０」から「１」に変化した場合、周波数比較回路の出
力がＶＣＯの周波数を変動させる信号とならず、不要な
周波数変動をＶＣＯの出力に起こさせないので、データ
の再生動作を安定化できる効果が得られる。
【図１】本発明に係るＰＬＬ回路の一例を示すブロック
図である。
図である。
【図２】本発明の周波数比較回路の動作を説明するタイ
ミング図である。
ミング図である。
【図３】従来の技術におけるＰＬＬ回路を示すブロック
図である。
図である。
１ 周波数比較回路 ２ 位相比較回路 ３ 選択回路 ４ 第１チャージポンプ回路 ５ 第２チャージポンプ回路 ６ ループフィルタ ７ ＶＣＯ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 7/033 Ｈ０４Ｌ 7/02 Ｂ Ｆターム(参考） 5D044 BC01 CC04 GM12 GM14 GM18 5J106 AA04 BB03 CC01 CC21 CC31 CC41 DD01 DD09 DD13 DD32 FF02 GG11 HH10 KK03 KK08 KK25 5K047 AA06 AA11 CC12 GG11 GG24 MM33 MM46 MM50 MM60 MM63
Claims (2)
- 【請求項１】 磁気ディスクから読み出した再生データ
パルスに位相同期したクロックを生成する、磁気ディス
ク装置に用いられるＰＬＬ（Phase LockedLoop：フェ
イズ・ロック・ループ）回路において、 前記再生データパルスの周波数と前記クロックとの周波
数差による位相差を検出し、その結果を周波数比較誤差
信号として出力する周波数比較回路と、 前記再生データパルスと前記クロックとの位相差を検出
する位相比較回路と、 前記周波数比較誤差信号による周波数誤差に基づいて、
前記周波数比較誤差信号を選択若しくは間引いて出力す
る選択回路と、 前記選択回路の出力に基づいて出力電圧を増減する第１
チャージポンプ回路と、 前記位相比較回路の出力に基づいて出力電圧を増減する
第２チャージポンプ回路と、 前記第１チャージポンプ回路の出力と、前記第２チャー
ジポンプ回路の出力を加算して得られる信号に含まれる
不要成分を除去するループフィルタと、 前記ループフィルタの出力電圧に対応する周波数のクロ
ックを生成するＶＣＯ（Voltage Controlled Oscilla
tor）と、 を備えたことを特徴とする、ＰＬＬ回路。 - 【請求項２】 請求項１に記載のＰＬＬ回路において、 前記周波数比較回路が、 前記再生データパルスの立ち上がりエッジ、及び前記再
生データパルスの立ち下がりエッジに対応する前記クロ
ックの位相区分を検出することによって周波数比較を行
うこと、 を特徴とする、ＰＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584199A JP3407197B2 (ja) | 1999-11-26 | 1999-11-26 | ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路 |
| US09/721,874 US6489851B1 (en) | 1999-11-26 | 2000-11-27 | Phase locked loop circuit |
| US10/635,534 USRE39807E1 (en) | 1999-11-26 | 2003-08-07 | Phase locked loop circuit |
| US11/653,419 USRE41235E1 (en) | 1999-11-26 | 2007-01-16 | Phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33584199A JP3407197B2 (ja) | 1999-11-26 | 1999-11-26 | ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001156631A true JP2001156631A (ja) | 2001-06-08 |
| JP3407197B2 JP3407197B2 (ja) | 2003-05-19 |
Family
ID=18293006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33584199A Expired - Lifetime JP3407197B2 (ja) | 1999-11-26 | 1999-11-26 | ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6489851B1 (ja) |
| JP (1) | JP3407197B2 (ja) |
Cited By (8)
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| KR20030002249A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 고주파수 시스템에서의 데이터 복원회로 |
| KR100400043B1 (ko) * | 2001-06-11 | 2003-09-29 | 삼성전자주식회사 | 데이터 복원 회로 및 방법 |
| KR100596786B1 (ko) | 2003-12-25 | 2006-07-04 | 닛본 덴끼 가부시끼가이샤 | Ｖｃｏ회로, ｖｃｏ회로를 사용하는 ｐｌｌ회로, 및ｐｌｌ회로를 사용하는 데이터기록장치 |
| KR100706605B1 (ko) * | 2004-11-16 | 2007-04-12 | 한국전자통신연구원 | 클럭 및 데이터 복원 장치 |
| US7656984B2 (en) | 2004-07-06 | 2010-02-02 | Samsung Electronics Co., Ltd | Circuits and methods for recovering a clock signal |
| US7751521B2 (en) | 2004-11-16 | 2010-07-06 | Electronics And Telecommunications Research Institute | Clock and data recovery apparatus |
| JP2017055251A (ja) * | 2015-09-09 | 2017-03-16 | 富士通株式会社 | 信号再生回路、電子装置および信号再生方法 |
| US10277387B2 (en) | 2016-07-15 | 2019-04-30 | Fujitsu Limited | Signal recovery circuit, electronic device, and signal recovery method |
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|---|---|---|---|---|
| JP2003123403A (ja) * | 2001-10-10 | 2003-04-25 | Matsushita Electric Ind Co Ltd | 記録クロック生成回路 |
| US6608511B1 (en) * | 2002-07-17 | 2003-08-19 | Via Technologies, Inc. | Charge-pump phase-locked loop circuit with charge calibration |
| US7764088B2 (en) * | 2008-09-24 | 2010-07-27 | Faraday Technology Corp. | Frequency detection circuit and detection method for clock data recovery circuit |
| US8373473B2 (en) * | 2010-07-20 | 2013-02-12 | Etron Technology, Inc. | Dual-loop phase lock loop |
| US8457269B2 (en) * | 2011-10-27 | 2013-06-04 | Ncku Research And Development Foundation | Clock and data recovery (CDR) architecture and phase detector thereof |
| JP6024489B2 (ja) * | 2013-01-31 | 2016-11-16 | 富士通株式会社 | クロック再生回路及びクロックデータ再生回路 |
| TWI603175B (zh) * | 2013-08-14 | 2017-10-21 | 群聯電子股份有限公司 | 連接介面單元與記憶體儲存裝置 |
| US9515669B2 (en) * | 2015-03-23 | 2016-12-06 | Microsemi SoC Corporation | Hybrid phase locked loop having wide locking range |
| JP6906460B2 (ja) * | 2018-02-23 | 2021-07-21 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法 |
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| US4766397A (en) | 1985-02-01 | 1988-08-23 | Advanced Micro Devices, Inc. | Phase detector and phase-locked loop apparatus |
| KR940011436B1 (ko) | 1989-04-19 | 1994-12-15 | 가부시끼가이샤 히다찌세이사꾸쇼 | 자기디스크 기억장치 |
| IT1279165B1 (it) | 1995-03-14 | 1997-12-04 | Cselt Centro Studi Lab Telecom | Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'. |
| JPH1173645A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | 光ディスク装置 |
| JP3176331B2 (ja) * | 1997-10-15 | 2001-06-18 | 山形日本電気株式会社 | Ｐｌｌ回路 |
-
1999
- 1999-11-26 JP JP33584199A patent/JP3407197B2/ja not_active Expired - Lifetime
-
2000
- 2000-11-27 US US09/721,874 patent/US6489851B1/en not_active Ceased
-
2003
- 2003-08-07 US US10/635,534 patent/USRE39807E1/en not_active Expired - Lifetime
-
2007
- 2007-01-16 US US11/653,419 patent/USRE41235E1/en not_active Expired - Lifetime
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| KR20030002249A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 고주파수 시스템에서의 데이터 복원회로 |
| KR100596786B1 (ko) | 2003-12-25 | 2006-07-04 | 닛본 덴끼 가부시끼가이샤 | Ｖｃｏ회로, ｖｃｏ회로를 사용하는 ｐｌｌ회로, 및ｐｌｌ회로를 사용하는 데이터기록장치 |
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| KR100706605B1 (ko) * | 2004-11-16 | 2007-04-12 | 한국전자통신연구원 | 클럭 및 데이터 복원 장치 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3407197B2 (ja) | 2003-05-19 |
| USRE41235E1 (en) | 2010-04-20 |
| USRE39807E1 (en) | 2007-09-04 |
| US6489851B1 (en) | 2002-12-03 |
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