JP2001116718A - センサ用電界効果型トランジスタ及びその製造方法 - Google Patents
センサ用電界効果型トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【目的】 水溶液に晒されるような過酷な環境下におい
て使用されても、長期間にわたって高い絶縁信頼性を有
するとともに、量産性に優れたセンサ用ＦＥＴ及び量産
性に優れたその製造方法を提供すること。 【構成】 センサ用電解効果型トランジスタのゲート用
絶縁膜のうち、半導体基板のソース領域上及びドレイン
領域上に形成された部分の厚みが、半導体基板のソース
領域上及びドレイン領域上以外の領域に形成された部分
の厚みよりも実質的に厚くする。ゲート用絶縁膜のう
ち、ソース領域上及びドレイン領域上に形成された部分
の厚みが、ソース領域上及びドレイン領域上以外の領域
に形成された部分の厚みに対して、実質的に１．５〜３
倍厚いことが好ましい。
て使用されても、長期間にわたって高い絶縁信頼性を有
するとともに、量産性に優れたセンサ用ＦＥＴ及び量産
性に優れたその製造方法を提供すること。 【構成】 センサ用電解効果型トランジスタのゲート用
絶縁膜のうち、半導体基板のソース領域上及びドレイン
領域上に形成された部分の厚みが、半導体基板のソース
領域上及びドレイン領域上以外の領域に形成された部分
の厚みよりも実質的に厚くする。ゲート用絶縁膜のう
ち、ソース領域上及びドレイン領域上に形成された部分
の厚みが、ソース領域上及びドレイン領域上以外の領域
に形成された部分の厚みに対して、実質的に１．５〜３
倍厚いことが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＳＦＥＴ（Ｉｏｎ
Ｓｅｎｓｉｔｉｖｅ ＦＥＴ）や、バイオセンサ、ガス
センサ等のセンサ用電界効果型トランジスタ（センサ用
ＦＥＴ）に関する。特には、水溶液に晒されるような環
境で使用するセンサ用ＦＥＴとして好適なものである。
Ｓｅｎｓｉｔｉｖｅ ＦＥＴ）や、バイオセンサ、ガス
センサ等のセンサ用電界効果型トランジスタ（センサ用
ＦＥＴ）に関する。特には、水溶液に晒されるような環
境で使用するセンサ用ＦＥＴとして好適なものである。
【０００２】
【従来の技術】近年、ＦＥＴ（電界効果型トランジス
タ）を用いたセンサが検討されている（例：特開昭５６
−７６０４３号公報、特公平４−５１７８６号公報、特
公平４−５２４０９号公報等）。例えば、Ｐ型半導体基
板上にＮチャンネルＩＳＦＥＴ（Ｉｏｎ Ｓｅｎｓｉｔ
ｉｖｅ ＦＥＴ）を形成したイオンセンサが検討されて
いる。かかるセンサは、ｐＨ、炭酸ガス、ナトリウムイ
オン、カリウムイオン或いは塩素イオン等のイオン濃
度、または酵素固定膜を用いグルコース、尿素等濃度を
測定することができる。
タ）を用いたセンサが検討されている（例：特開昭５６
−７６０４３号公報、特公平４−５１７８６号公報、特
公平４−５２４０９号公報等）。例えば、Ｐ型半導体基
板上にＮチャンネルＩＳＦＥＴ（Ｉｏｎ Ｓｅｎｓｉｔ
ｉｖｅ ＦＥＴ）を形成したイオンセンサが検討されて
いる。かかるセンサは、ｐＨ、炭酸ガス、ナトリウムイ
オン、カリウムイオン或いは塩素イオン等のイオン濃
度、または酵素固定膜を用いグルコース、尿素等濃度を
測定することができる。
【０００３】一般的なＦＥＴは、例えば以下のような工
程により作製できる。まず、Ｐ型半導体基板（１）の表
面を熱酸化し、膜厚５０ｎｍのＳｉＯ2膜（２）を形成
する（図５）。次いで、ＳｉＯ2膜（２）の上に、ＬＰ
−ＣＶＤ法でＳｉ3Ｎ4膜（３）を形成する（図６）。フ
ォトリソグラフィを用いて、Ｓｉ3Ｎ4膜（３）上の所定
の箇所にレジスト（４）を形成した後、ＲＩＥによるド
ライエッチング(ＣＦ ４＋Ｏ２)を用いて不要な部分のＳ
ｉ3Ｎ4膜を除去する（図７）。そして、素子形成部以外
の部分にのみホウ素イオン（Ｂ＋）注入（１×１０16個
／ｍ2）を行い、チャネルストップ（５）を形成し、レ
ジストを剥離する（図８）。Ｓｉ3Ｎ4膜（３）のある領
域以外の表面をフィールド酸化して、ＳｉＯ2膜からな
る素子間分離領域（２２）を作製する（図９）。その
後、熱リン酸、バッファードフッ酸を用いてＳｉ3Ｎ4膜
とＳｉＯ２膜を除去し、素子形成部にイオン注入(Ｂ＋
イオンorＰ＋イオン)でチャネルコントロール（６）を
形成する（図１０）。熱酸化により素子形成部にＳｉＯ
２膜（７）を形成し、更にＬＰ−ＣＶＤ法によりポリシ
リコン膜（８）を形成する。更に、フォトリソグラフィ
によりソース領域及びドレイン領域を形成するための開
口部を設けたレジスト（９）を形成する（図１１）。フ
ッ酸硝酸酢酸でポリシリコン膜（８）をエッチングし、
また、バッファードフッ酸でＳｉＯ２膜（７）をエッチ
ングした後、レジスト（９）を除去する（図１２）。リ
ンイオン（Ｐ＋）注入（１×１０20個／ｍ2）及び拡散
処理を行い（図示せず）、ソース領域（１０）及びドレ
イン領域（１１）を形成する（図１３）。次いで、ＬＰ
−ＣＶＤ法によりＳｉＯ２膜（１２）を形成した後、フ
ォトリソグラフィを用いて、ＳｉＯ２膜（１２）をパタ
ーニングし、ＳｉＯ２膜上下のコンタクトホール（１
３）を形成する（図１４）。スパッタ法でアルミニウム
膜を形成した後、フォトリソグラフィを用いて、引き出
し電極（１４）のパターンを形成し、ＦＥＴを完成する
（図１５）。
程により作製できる。まず、Ｐ型半導体基板（１）の表
面を熱酸化し、膜厚５０ｎｍのＳｉＯ2膜（２）を形成
する（図５）。次いで、ＳｉＯ2膜（２）の上に、ＬＰ
−ＣＶＤ法でＳｉ3Ｎ4膜（３）を形成する（図６）。フ
ォトリソグラフィを用いて、Ｓｉ3Ｎ4膜（３）上の所定
の箇所にレジスト（４）を形成した後、ＲＩＥによるド
ライエッチング(ＣＦ ４＋Ｏ２)を用いて不要な部分のＳ
ｉ3Ｎ4膜を除去する（図７）。そして、素子形成部以外
の部分にのみホウ素イオン（Ｂ＋）注入（１×１０16個
／ｍ2）を行い、チャネルストップ（５）を形成し、レ
ジストを剥離する（図８）。Ｓｉ3Ｎ4膜（３）のある領
域以外の表面をフィールド酸化して、ＳｉＯ2膜からな
る素子間分離領域（２２）を作製する（図９）。その
後、熱リン酸、バッファードフッ酸を用いてＳｉ3Ｎ4膜
とＳｉＯ２膜を除去し、素子形成部にイオン注入(Ｂ＋
イオンorＰ＋イオン)でチャネルコントロール（６）を
形成する（図１０）。熱酸化により素子形成部にＳｉＯ
２膜（７）を形成し、更にＬＰ−ＣＶＤ法によりポリシ
リコン膜（８）を形成する。更に、フォトリソグラフィ
によりソース領域及びドレイン領域を形成するための開
口部を設けたレジスト（９）を形成する（図１１）。フ
ッ酸硝酸酢酸でポリシリコン膜（８）をエッチングし、
また、バッファードフッ酸でＳｉＯ２膜（７）をエッチ
ングした後、レジスト（９）を除去する（図１２）。リ
ンイオン（Ｐ＋）注入（１×１０20個／ｍ2）及び拡散
処理を行い（図示せず）、ソース領域（１０）及びドレ
イン領域（１１）を形成する（図１３）。次いで、ＬＰ
−ＣＶＤ法によりＳｉＯ２膜（１２）を形成した後、フ
ォトリソグラフィを用いて、ＳｉＯ２膜（１２）をパタ
ーニングし、ＳｉＯ２膜上下のコンタクトホール（１
３）を形成する（図１４）。スパッタ法でアルミニウム
膜を形成した後、フォトリソグラフィを用いて、引き出
し電極（１４）のパターンを形成し、ＦＥＴを完成する
（図１５）。
【０００４】
【発明が解決しようとする課題】前述の一般的なＦＥＴ
とは異なり、センサ用ＦＥＴは、通常、外界に露出して
おり、用途によっては水溶液等に浸漬される。この場
合、センサ用ＦＥＴのゲート部とソース領域間及びゲー
ト部とドレイン領域間の絶縁性は、その上に形成された
絶縁膜（例えば、ＳｉＯ2膜及びパッシベーション膜
（例えば、Ｓｉ3Ｎ4膜））によって確保されているのみ
である。したがって、絶縁信頼性の高いセンサ用ＦＥＴ
を得るためには、構造面においても十分な対策を講ずる
必要がある。
とは異なり、センサ用ＦＥＴは、通常、外界に露出して
おり、用途によっては水溶液等に浸漬される。この場
合、センサ用ＦＥＴのゲート部とソース領域間及びゲー
ト部とドレイン領域間の絶縁性は、その上に形成された
絶縁膜（例えば、ＳｉＯ2膜及びパッシベーション膜
（例えば、Ｓｉ3Ｎ4膜））によって確保されているのみ
である。したがって、絶縁信頼性の高いセンサ用ＦＥＴ
を得るためには、構造面においても十分な対策を講ずる
必要がある。
【０００５】センサ用ＦＥＴの絶縁信頼性を高めるため
の構造が種々検討されている。通常は図１６に示すよう
に、センサ用ＦＥＴのゲート部の絶縁膜（７及び８）と
電極（１４）の大きさは同等である。この構造では、水
分によりＳｉ3Ｎ4膜（３）が絶縁破壊した場合、電極と
ソース領域間及び電極とドレイン領域間の絶縁距離はＳ
ｉＯ2膜（７）の膜厚分しか確保できなくなる。
の構造が種々検討されている。通常は図１６に示すよう
に、センサ用ＦＥＴのゲート部の絶縁膜（７及び８）と
電極（１４）の大きさは同等である。この構造では、水
分によりＳｉ3Ｎ4膜（３）が絶縁破壊した場合、電極と
ソース領域間及び電極とドレイン領域間の絶縁距離はＳ
ｉＯ2膜（７）の膜厚分しか確保できなくなる。
【０００６】かかる問題に鑑みて、図１７に示すよう
に、センサ用ＦＥＴのゲート部の絶縁膜（ＳｉＯ2膜
（７）及びＳｉ3Ｎ4膜（３）よりも電極（１４）の大き
さを小さくして、電極とソース領域間及び電極とドレイ
ン領域間の絶縁距離を稼いだり、或いは、感応部とトラ
ンジスタ部とを分離する構造にする方法が、特公平４−
５２４０９号公報に開示されている。しかし、垂直方向
の絶縁距離はやはりＳｉＯ 2膜（７）の膜厚分しか確保
できない。また、市場の製品の小型化の要請に応えるこ
とが困難である。
に、センサ用ＦＥＴのゲート部の絶縁膜（ＳｉＯ2膜
（７）及びＳｉ3Ｎ4膜（３）よりも電極（１４）の大き
さを小さくして、電極とソース領域間及び電極とドレイ
ン領域間の絶縁距離を稼いだり、或いは、感応部とトラ
ンジスタ部とを分離する構造にする方法が、特公平４−
５２４０９号公報に開示されている。しかし、垂直方向
の絶縁距離はやはりＳｉＯ 2膜（７）の膜厚分しか確保
できない。また、市場の製品の小型化の要請に応えるこ
とが困難である。
【０００７】このように、電極の大きさを小さくして絶
縁距離を稼ぐ方法では物理的に限界があるため、ゲート
部の絶縁膜を保護膜で被覆する方法が検討されている。
保護膜は、例えば、多結晶シリコン（特開昭５６−７６
０４２号公報）や五酸化タンタル（特公平４−５１７８
６号公報）が用いられる。しかし、センサ用ＦＥＴの製
造に用いる材料の種類が増えるため、製造コストの上昇
を招く問題がある。
縁距離を稼ぐ方法では物理的に限界があるため、ゲート
部の絶縁膜を保護膜で被覆する方法が検討されている。
保護膜は、例えば、多結晶シリコン（特開昭５６−７６
０４２号公報）や五酸化タンタル（特公平４−５１７８
６号公報）が用いられる。しかし、センサ用ＦＥＴの製
造に用いる材料の種類が増えるため、製造コストの上昇
を招く問題がある。
【０００８】本発明は、従来の諸問題に鑑みて鋭意研究
されたものであり、水溶液に晒されるような過酷な環境
下において使用されても、長期間にわたって高い絶縁信
頼性を有するとともに、量産性に優れたセンサ用ＦＥＴ
及びその製造方法を提供することを目的とする。
されたものであり、水溶液に晒されるような過酷な環境
下において使用されても、長期間にわたって高い絶縁信
頼性を有するとともに、量産性に優れたセンサ用ＦＥＴ
及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明は、ゲー
ト用絶縁膜のうち、半導体基板のソース領域上及びドレ
イン領域上に形成された部分の厚みが、半導体基板のソ
ース領域上及びドレイン領域上以外の領域に形成された
部分の厚みよりも実質的に厚いセンサ用電界効果型トラ
ンジスタ（センサ用ＦＥＴ）を要旨とする。
ト用絶縁膜のうち、半導体基板のソース領域上及びドレ
イン領域上に形成された部分の厚みが、半導体基板のソ
ース領域上及びドレイン領域上以外の領域に形成された
部分の厚みよりも実質的に厚いセンサ用電界効果型トラ
ンジスタ（センサ用ＦＥＴ）を要旨とする。
【００１０】請求項２の発明は、ゲート用絶縁膜のう
ち、ソース領域上及びドレイン領域上に形成された部分
の厚みが、ソース領域上及びドレイン領域上以外の領域
に形成された部分の厚みに対して、実質的に１．５〜３
倍厚いセンサ用ＦＥＴを要旨とし、請求項１に記載のセ
ンサ用ＦＥＴのより好ましい構成を例示したものであ
る。
ち、ソース領域上及びドレイン領域上に形成された部分
の厚みが、ソース領域上及びドレイン領域上以外の領域
に形成された部分の厚みに対して、実質的に１．５〜３
倍厚いセンサ用ＦＥＴを要旨とし、請求項１に記載のセ
ンサ用ＦＥＴのより好ましい構成を例示したものであ
る。
【００１１】請求項３の発明は、請求項１又は請求項２
に記載のセンサ用ＦＥＴを量産性よく製造する方法を例
示したものである。具体的には、まず、半導体基板上に
形成された絶縁膜を介して、半導体基板の少なくとも一
部にソース領域及びドレイン領域を形成する、次いで、
絶縁膜のうち、ソース領域上及びドレイン領域上と、ソ
ース領域及びドレイン領域にまたがる部分の絶縁膜を除
去して基板露出面を形成する。更に、基板露出面のう
ち、ソース領域の少なくとも一部及びドレイン領域の少
なくとも一部にまたがるようにゲート用絶縁膜を形成す
る。
に記載のセンサ用ＦＥＴを量産性よく製造する方法を例
示したものである。具体的には、まず、半導体基板上に
形成された絶縁膜を介して、半導体基板の少なくとも一
部にソース領域及びドレイン領域を形成する、次いで、
絶縁膜のうち、ソース領域上及びドレイン領域上と、ソ
ース領域及びドレイン領域にまたがる部分の絶縁膜を除
去して基板露出面を形成する。更に、基板露出面のう
ち、ソース領域の少なくとも一部及びドレイン領域の少
なくとも一部にまたがるようにゲート用絶縁膜を形成す
る。
【００１２】以下に、各発明の構成の詳細や奏する効果
について説明する。請求項１の発明において、「ゲート
用絶縁膜のうち、半導体基板のソース領域上及びドレイ
ン領域上に形成された部分の厚み」が、「半導体基板の
ソース領域上及びドレイン領域上以外の領域に形成され
た部分の厚み」よりも厚いとは、具体的には、図１に示
す構造を例示することができる。
について説明する。請求項１の発明において、「ゲート
用絶縁膜のうち、半導体基板のソース領域上及びドレイ
ン領域上に形成された部分の厚み」が、「半導体基板の
ソース領域上及びドレイン領域上以外の領域に形成され
た部分の厚み」よりも厚いとは、具体的には、図１に示
す構造を例示することができる。
【００１３】図１において、「ゲート用絶縁膜」とは、
原則的にはＳｉＯ2膜（７０）をいう。発明の概念とし
ては、その表面に実質的に厚みが均一な絶縁膜（Ｓｉ3
Ｎ4膜（３））を有する構造であってもよい。ＳｉＯ2膜
（７０）の中央付近の相対的に薄く表示されている部分
が、ここにいう「半導体基板（１）のソース領域（１
０）上及びドレイン領域（１１）上以外の領域（１０と
１１の間の領域）に形成された部分」である。一方、Ｓ
ｉＯ2膜（７０）の両端付近の相対的に厚く表示されて
いる部分が、ここにいう「ゲート用絶縁膜（７０）のう
ち、半導体基板（１）のソース領域（１０）上及びドレ
イン領域（１１）上に形成された部分」に該当する。
原則的にはＳｉＯ2膜（７０）をいう。発明の概念とし
ては、その表面に実質的に厚みが均一な絶縁膜（Ｓｉ3
Ｎ4膜（３））を有する構造であってもよい。ＳｉＯ2膜
（７０）の中央付近の相対的に薄く表示されている部分
が、ここにいう「半導体基板（１）のソース領域（１
０）上及びドレイン領域（１１）上以外の領域（１０と
１１の間の領域）に形成された部分」である。一方、Ｓ
ｉＯ2膜（７０）の両端付近の相対的に厚く表示されて
いる部分が、ここにいう「ゲート用絶縁膜（７０）のう
ち、半導体基板（１）のソース領域（１０）上及びドレ
イン領域（１１）上に形成された部分」に該当する。
【００１４】ここにいう「実質的に厚い」とは、図１に
図示するような、ゲート用絶縁膜（７０）の薄い部分か
ら厚い部分へ移行する部分が、ソース領域（１０）やド
レイン領域（１１）に多少ずれ込んでいても発明の概念
に含まれることを明示する趣旨である。
図示するような、ゲート用絶縁膜（７０）の薄い部分か
ら厚い部分へ移行する部分が、ソース領域（１０）やド
レイン領域（１１）に多少ずれ込んでいても発明の概念
に含まれることを明示する趣旨である。
【００１５】すなわち、ゲート用絶縁膜（７０）の薄い
部分がソース領域（１０）やドレイン領域（１１）に多
少ずれ込んでいても、また逆に、ゲート用絶縁膜（７
０）の厚い部分がソース領域（１０）やドレイン領域
（１１）に多少ずれ込んでいても、本発明の範囲内であ
る。
部分がソース領域（１０）やドレイン領域（１１）に多
少ずれ込んでいても、また逆に、ゲート用絶縁膜（７
０）の厚い部分がソース領域（１０）やドレイン領域
（１１）に多少ずれ込んでいても、本発明の範囲内であ
る。
【００１６】図１では、電極（１４）の両端部がゲート
用絶縁膜（７０）の薄い部分から厚い部分へ移行する部
分にかかって表示されているが、電極（１４）の両端部
あるいは片端部がゲート用絶縁膜（７０）の薄い部分に
かかっていてもよい。尚、電極（１４）上には、酸化物
半導体や強誘電体からなる感応膜を形成することができ
る。また、ゲート用絶縁膜上（図１では、Ｓｉ3Ｎ4膜
（３）上）に直接酸化物半導体や強誘電体からなる感応
膜を形成することができる。
用絶縁膜（７０）の薄い部分から厚い部分へ移行する部
分にかかって表示されているが、電極（１４）の両端部
あるいは片端部がゲート用絶縁膜（７０）の薄い部分に
かかっていてもよい。尚、電極（１４）上には、酸化物
半導体や強誘電体からなる感応膜を形成することができ
る。また、ゲート用絶縁膜上（図１では、Ｓｉ3Ｎ4膜
（３）上）に直接酸化物半導体や強誘電体からなる感応
膜を形成することができる。
【００１７】かかる構造をとることで、電極とソース領
域間及び電極とドレイン領域間の絶縁距離を稼ぐことが
できるのみならず、ゲート部とソース領域間及びゲート
部とドレイン領域間の絶縁性を向上することができる。
その結果、ＦＥＴの絶縁信頼性を大幅に向上することが
できる。
域間及び電極とドレイン領域間の絶縁距離を稼ぐことが
できるのみならず、ゲート部とソース領域間及びゲート
部とドレイン領域間の絶縁性を向上することができる。
その結果、ＦＥＴの絶縁信頼性を大幅に向上することが
できる。
【００１８】また、ソース領域上及びドレイン領域上に
かかる電極或いは感応膜の影響による容量変化をより効
果的に抑制できるため、ＦＥＴの特性バラツキが小さく
なり、センサ用ＦＥＴの製造歩留まりを向上することが
できる。
かかる電極或いは感応膜の影響による容量変化をより効
果的に抑制できるため、ＦＥＴの特性バラツキが小さく
なり、センサ用ＦＥＴの製造歩留まりを向上することが
できる。
【００１９】請求項２の発明においては、ゲート用絶縁
膜のうち、ソース領域上及びドレイン領域上に形成され
た部分の厚みを、ソース領域上及びドレイン領域上以外
の領域に形成された部分の厚みに対して、実質的に１．
５〜３倍厚くすることによって、ＦＥＴの絶縁信頼性を
より効果的に向上することができる。すなわち、電極と
ソース領域間及び電極とドレイン領域間の絶縁距離を実
質的に１．５〜３倍稼ぐことができる。また、ゲート部
とソース領域間及びゲート部とドレイン領域間の絶縁性
をより効果的に向上することができる。
膜のうち、ソース領域上及びドレイン領域上に形成され
た部分の厚みを、ソース領域上及びドレイン領域上以外
の領域に形成された部分の厚みに対して、実質的に１．
５〜３倍厚くすることによって、ＦＥＴの絶縁信頼性を
より効果的に向上することができる。すなわち、電極と
ソース領域間及び電極とドレイン領域間の絶縁距離を実
質的に１．５〜３倍稼ぐことができる。また、ゲート部
とソース領域間及びゲート部とドレイン領域間の絶縁性
をより効果的に向上することができる。
【００２０】ここにいう「実質的に厚い」とは、図１に
図示するような、ゲート用絶縁膜（７０）の厚い部分の
厚みが１．５〜３倍あることをいう。すなわち、ゲート
用絶縁膜（７０）の薄い部分から厚い部分へ移行する部
分の厚みに関しては、１．５〜３倍に至らずとも、他の
主要な部分の厚みが１．５〜３倍の範囲であれば、本発
明の範囲内である。
図示するような、ゲート用絶縁膜（７０）の厚い部分の
厚みが１．５〜３倍あることをいう。すなわち、ゲート
用絶縁膜（７０）の薄い部分から厚い部分へ移行する部
分の厚みに関しては、１．５〜３倍に至らずとも、他の
主要な部分の厚みが１．５〜３倍の範囲であれば、本発
明の範囲内である。
【００２１】本厚みの割合の下限値が１．５倍未満の場
合、電極とソース領域間及び電極とドレイン領域間の絶
縁距離をあまり稼ぐことができないので、絶縁信頼性を
効果的に向上することができない。また、ゲート部とソ
ース領域間及びゲート部とドレイン領域間の絶縁性も本
発明よりも劣ることになる。本厚みの割合の下限値のよ
り好ましい範囲は２．０倍以上、更には２．２倍以上で
ある。センサ用ＦＥＴの絶縁信頼性をより効果的に向上
することができる。
合、電極とソース領域間及び電極とドレイン領域間の絶
縁距離をあまり稼ぐことができないので、絶縁信頼性を
効果的に向上することができない。また、ゲート部とソ
ース領域間及びゲート部とドレイン領域間の絶縁性も本
発明よりも劣ることになる。本厚みの割合の下限値のよ
り好ましい範囲は２．０倍以上、更には２．２倍以上で
ある。センサ用ＦＥＴの絶縁信頼性をより効果的に向上
することができる。
【００２２】本厚みの割合の上限値が３．０倍を越える
場合、パッシベーション膜や電極等を均一な厚みで形成
することが困難になるため、センサ用ＦＥＴの製品歩留
まりを低下させる可能性がある。本厚みの割合の上限値
のより好ましい範囲は２．８倍以下、更には２．５倍以
下である。パッシベーション膜や電極等を均一な厚みで
形成できるため、センサ用ＦＥＴの製品歩留まりをより
効果的に向上することができる。
場合、パッシベーション膜や電極等を均一な厚みで形成
することが困難になるため、センサ用ＦＥＴの製品歩留
まりを低下させる可能性がある。本厚みの割合の上限値
のより好ましい範囲は２．８倍以下、更には２．５倍以
下である。パッシベーション膜や電極等を均一な厚みで
形成できるため、センサ用ＦＥＴの製品歩留まりをより
効果的に向上することができる。
【００２３】請求項３の発明の特徴的な工程は、図２乃
至図４に示す工程である。すなわち、図２に示すよう
に、ソース領域（１０）及びドレイン領域（１１）を形
成後、図３に示すように、ゲート酸化膜（７）を除去す
る。次いで、図４に示すように、熱酸化により再度ゲー
ト酸化膜（７０）を形成するのである。すなわち、図２
において、半導体基板（１）上に形成された絶縁膜
（７）を介して、ソース領域（１０）及びドレイン領域
（１１）を前述のイオン注入により形成する。この際、
絶縁膜（７）はイオン注入その他の処理によってダメー
ジを受けている。したがって、このまま次工程に進む
と、絶縁膜（７）の絶縁信頼性をいきおい低下しざるを
得ない。そこで、本発明は、ダメージを受けた絶縁膜
（７）を一旦除去し（図３）、再度絶縁膜（７０）を形
成し直す（図４）ことで、絶縁膜（７０）の絶縁信頼性
を向上するものである。
至図４に示す工程である。すなわち、図２に示すよう
に、ソース領域（１０）及びドレイン領域（１１）を形
成後、図３に示すように、ゲート酸化膜（７）を除去す
る。次いで、図４に示すように、熱酸化により再度ゲー
ト酸化膜（７０）を形成するのである。すなわち、図２
において、半導体基板（１）上に形成された絶縁膜
（７）を介して、ソース領域（１０）及びドレイン領域
（１１）を前述のイオン注入により形成する。この際、
絶縁膜（７）はイオン注入その他の処理によってダメー
ジを受けている。したがって、このまま次工程に進む
と、絶縁膜（７）の絶縁信頼性をいきおい低下しざるを
得ない。そこで、本発明は、ダメージを受けた絶縁膜
（７）を一旦除去し（図３）、再度絶縁膜（７０）を形
成し直す（図４）ことで、絶縁膜（７０）の絶縁信頼性
を向上するものである。
【００２４】あらたな絶縁膜（７０）は、ゲート部を熱
酸化して形成するが、この熱処理の際に、あらたな絶縁
膜（７０）に対して、ソース領域（１０）及びドレイン
領域（１１）からドープされた不純物が熱拡散してく
る。この拡散してくる不純物量が所定量を超えると、ソ
ース領域上及びドレイン領域上に形成されるあらたな絶
縁膜（７０）の生成厚みが選択的に厚くなる(図４）。
酸化して形成するが、この熱処理の際に、あらたな絶縁
膜（７０）に対して、ソース領域（１０）及びドレイン
領域（１１）からドープされた不純物が熱拡散してく
る。この拡散してくる不純物量が所定量を超えると、ソ
ース領域上及びドレイン領域上に形成されるあらたな絶
縁膜（７０）の生成厚みが選択的に厚くなる(図４）。
【００２５】ソース領域上及びドレイン領域上に形成さ
れるあらたな絶縁膜（７０）の生成厚みを良好にするに
は、ソース領域及びドレイン領域を形成する際のイオン
注入量をコントロールするのが簡便でよい。例えば、Ｐ
＋イオンを１×１０18〜５×１０20個／ｍ2の範囲で導
入するのがよい。より好ましくは、Ｐ＋イオンを１×１
０19〜５×１０20個／ｍ2の範囲で導入するのがよい。
れるあらたな絶縁膜（７０）の生成厚みを良好にするに
は、ソース領域及びドレイン領域を形成する際のイオン
注入量をコントロールするのが簡便でよい。例えば、Ｐ
＋イオンを１×１０18〜５×１０20個／ｍ2の範囲で導
入するのがよい。より好ましくは、Ｐ＋イオンを１×１
０19〜５×１０20個／ｍ2の範囲で導入するのがよい。
【００２６】かかる製造方法によれば、あらたな第３の
素材（例えば、五酸化タンタル等）を用意する必要がな
いため、センサ用ＦＥＴをより安価に量産可能である。
素材（例えば、五酸化タンタル等）を用意する必要がな
いため、センサ用ＦＥＴをより安価に量産可能である。
【００２７】
【実施例】本発明の特徴的な工程は図２乃至図４の工程
であり、ソース、ドレイン形成後ゲート酸化膜を除去
し、熱酸化によりゲート酸化膜を再形成する工程を有す
る。工程の詳細を以下に示す。
であり、ソース、ドレイン形成後ゲート酸化膜を除去
し、熱酸化によりゲート酸化膜を再形成する工程を有す
る。工程の詳細を以下に示す。
【００２８】まず、Ｐ型半導体基板の表面を熱酸化し、
膜厚５０ｎｍのＳｉＯ2膜を形成する。次いで、ＳｉＯ2
膜の上に、ＬＰ−ＣＶＤ法でＳｉ3Ｎ4膜を形成する。フ
ォトリソグラフィを用いて、Ｓｉ3Ｎ4膜にレジストを形
成した後、ＲＩＥによるドライエッチング(ＣＦ４＋Ｏ
２)を用いて不要な部分のＳｉ3Ｎ4膜を除去する。そし
て、素子形成部以外の部分にのみホウ素イオン（Ｂ＋）
注入（１×１０16個／ｍ2）を行い、チャネルストップ
を形成し、レジストを剥離する。Ｓｉ3Ｎ4膜のある領域
以外の表面をフィールド酸化して、ＳｉＯ2膜からなる
素子間分離領域を作製する。その後、熱リン酸、バッフ
ァードフッ酸を用いてＳｉ3Ｎ4膜とＳｉＯ２膜を除去
し、素子形成部にイオン注入(Ｂ＋イオンorＰ＋イオン)
でチャネルコントロールを形成する。熱酸化により素子
形成部にＳｉＯ２膜（厚み：１００ｎｍ）を形成し、更
にフォトリソグラフィによりソース領域及びドレイン領
域を形成するための開口部を設けたレジストを形成す
る。ＳｉＯ2膜を介して、リンイオン（Ｐ＋）注入（導
入量：表１に示す５×１０15〜５×１０19個／ｍ2の５
種類）及び拡散処理して、ソース領域及びドレイン領域
を形成する。次いで、バファードフッ酸を用いてダメー
ジを受けたＳｉＯ2膜を除去する。その後、ゲート部を
熱酸化（ウェット９００℃×６０分）し、再度絶縁膜を
形成し直す。この際の酸化膜の厚みを金属顕微鏡で測定
する。結果を表１に示す。
膜厚５０ｎｍのＳｉＯ2膜を形成する。次いで、ＳｉＯ2
膜の上に、ＬＰ−ＣＶＤ法でＳｉ3Ｎ4膜を形成する。フ
ォトリソグラフィを用いて、Ｓｉ3Ｎ4膜にレジストを形
成した後、ＲＩＥによるドライエッチング(ＣＦ４＋Ｏ
２)を用いて不要な部分のＳｉ3Ｎ4膜を除去する。そし
て、素子形成部以外の部分にのみホウ素イオン（Ｂ＋）
注入（１×１０16個／ｍ2）を行い、チャネルストップ
を形成し、レジストを剥離する。Ｓｉ3Ｎ4膜のある領域
以外の表面をフィールド酸化して、ＳｉＯ2膜からなる
素子間分離領域を作製する。その後、熱リン酸、バッフ
ァードフッ酸を用いてＳｉ3Ｎ4膜とＳｉＯ２膜を除去
し、素子形成部にイオン注入(Ｂ＋イオンorＰ＋イオン)
でチャネルコントロールを形成する。熱酸化により素子
形成部にＳｉＯ２膜（厚み：１００ｎｍ）を形成し、更
にフォトリソグラフィによりソース領域及びドレイン領
域を形成するための開口部を設けたレジストを形成す
る。ＳｉＯ2膜を介して、リンイオン（Ｐ＋）注入（導
入量：表１に示す５×１０15〜５×１０19個／ｍ2の５
種類）及び拡散処理して、ソース領域及びドレイン領域
を形成する。次いで、バファードフッ酸を用いてダメー
ジを受けたＳｉＯ2膜を除去する。その後、ゲート部を
熱酸化（ウェット９００℃×６０分）し、再度絶縁膜を
形成し直す。この際の酸化膜の厚みを金属顕微鏡で測定
する。結果を表１に示す。
【００２９】
【表１】
【００３０】表１の結果より、ゲート部における絶縁膜
の厚み（１００ｎｍ）に対するソース領域上及びドレイ
ン領域上における絶縁膜の厚みは２２０〜２７０ｎｍで
あった。
の厚み（１００ｎｍ）に対するソース領域上及びドレイ
ン領域上における絶縁膜の厚みは２２０〜２７０ｎｍで
あった。
【００３１】Ｐ＋イオンを１×１０18〜５×１０20個／
ｍ2の範囲で導入した実施例である試料番号３〜試料番
号５では、その絶縁膜の厚みの割合は、１．５〜２．８
の範囲内であることがわかる。
ｍ2の範囲で導入した実施例である試料番号３〜試料番
号５では、その絶縁膜の厚みの割合は、１．５〜２．８
の範囲内であることがわかる。
【００３２】一方、Ｐ＋イオンを５×１０15〜１×１０
17個／ｍ2の範囲で導入した比較例である試料番号１及
び試料番号２では、その絶縁膜の厚みの割合は、１．１
未満であり、絶縁膜に厚みの違いが得られないことがわ
かる。
17個／ｍ2の範囲で導入した比較例である試料番号１及
び試料番号２では、その絶縁膜の厚みの割合は、１．１
未満であり、絶縁膜に厚みの違いが得られないことがわ
かる。
【００３３】
【発明の効果】本発明によれば、水溶液に晒されるよう
な過酷な環境下において使用されても、長期間にわたっ
て高い絶縁信頼性を有するとともに、量産性に優れたセ
ンサ用ＦＥＴ及び量産性に優れたその製造方法を提供す
ることができる。
な過酷な環境下において使用されても、長期間にわたっ
て高い絶縁信頼性を有するとともに、量産性に優れたセ
ンサ用ＦＥＴ及び量産性に優れたその製造方法を提供す
ることができる。
【図１】本発明の一実施例を示すセンサ用ＦＥＴの該略
図。
図。
【図２】本発明のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図３】本発明のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図４】本発明のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図５】従来の一実施例を示すセンサ用ＦＥＴの該略
図。
図。
【図６】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図７】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図８】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図９】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１０】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１１】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１２】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１３】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１４】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１５】従来のセンサ用ＦＥＴの製造方法を示す説明
図。
図。
【図１６】従来の一実施例を示すセンサ用ＦＥＴの該略
図。
図。
【図１７】従来の一実施例を示すセンサ用ＦＥＴの該略
図。
図。
１ 半導体基板 ２ ＳｉＯ2膜 ２２ 素子間分離領域 ３ Ｓｉ3Ｎ4膜 ４ レジスト ５ チャネルストップ ６ チャネルコントロール ７、７０ ＳｉＯ２膜 ８ ポリシリコン膜 ９ レジスト １０ ソース領域 １１ ドレイン領域 １２ ＳｉＯ２膜 １３ コンタクトホール １４ 引き出し電極
Claims (3)
- 【請求項１】 半導体基板と、該半導体基板内に形成さ
れたソース領域及びドレイン領域と、該ソース領域の少
なくとも一部及び該ドレイン領域の少なくとも一部にま
たがるように該半導体基板上に形成されたゲート用絶縁
膜とを具備するセンサ用電界効果型トランジスタであっ
て、 該ゲート用絶縁膜のうち、該半導体基板の該ソース領域
上及び該ドレイン領域上に形成された部分の厚みが、該
半導体基板の該ソース領域上及び該ドレイン領域上以外
の領域に形成された部分の厚みよりも実質的に厚いこと
を特徴とするセンサ用電界効果型トランジスタ。 - 【請求項２】 前記ゲート用絶縁膜のうち、前記ソース
領域上及び前記ドレイン領域上に形成された部分の厚み
が、 前記ソース領域上及び前記ドレイン領域上以外の領域に
形成された部分の厚みに対して、 実質的に１．５〜３倍厚いことを特徴とする請求項１に
記載のセンサ用電界効果型トランジスタ。 - 【請求項３】 半導体基板上に形成された絶縁膜を介し
て、該半導体基板の少なくとも一部にソース領域及びド
レイン領域を形成した後、 該絶縁膜のうち、該ソース領域上及び該ドレイン領域上
と、該ソース領域及び該ドレイン領域にまたがる部分の
絶縁膜を除去して基板露出面を形成し、 該基板露出面のうち、該ソース領域の少なくとも一部及
び該ドレイン領域の少なくとも一部にまたがるようにゲ
ート用絶縁膜を熱酸化法により形成することを特徴とす
るセンサ用電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29558299A JP2001116718A (ja) | 1999-10-18 | 1999-10-18 | センサ用電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29558299A JP2001116718A (ja) | 1999-10-18 | 1999-10-18 | センサ用電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001116718A true JP2001116718A (ja) | 2001-04-27 |
Family
ID=17822506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29558299A Pending JP2001116718A (ja) | 1999-10-18 | 1999-10-18 | センサ用電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001116718A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006208234A (ja) * | 2005-01-28 | 2006-08-10 | Ngk Spark Plug Co Ltd | 液濃度検出装置 |
| JP2006308559A (ja) * | 2005-04-26 | 2006-11-09 | Sharp Corp | ナノワイヤーの選択的な堆積を利用した、ナノワイヤーｃｈｅｍｆｅｔセンサ装置の製造方法 |
| KR100877246B1 (ko) | 2007-05-03 | 2009-01-13 | 주식회사 바이오트론 | Ｆｅｔ 센서 및 그 제조방법 |
| CN101223439B (zh) * | 2005-07-19 | 2012-01-18 | 皇家飞利浦电子股份有限公司 | 流体分析仪 |
| JP2012018166A (ja) * | 2010-07-09 | 2012-01-26 | Robert Bosch Gmbh | 化学的感受性電界効果トランジスタのための製造方法 |
-
1999
- 1999-10-18 JP JP29558299A patent/JP2001116718A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006208234A (ja) * | 2005-01-28 | 2006-08-10 | Ngk Spark Plug Co Ltd | 液濃度検出装置 |
| JP2006308559A (ja) * | 2005-04-26 | 2006-11-09 | Sharp Corp | ナノワイヤーの選択的な堆積を利用した、ナノワイヤーｃｈｅｍｆｅｔセンサ装置の製造方法 |
| JP4574570B2 (ja) * | 2005-04-26 | 2010-11-04 | シャープ株式会社 | ナノワイヤーの選択的な堆積を利用した、ナノワイヤーｃｈｅｍｆｅｔセンサ装置の製造方法 |
| CN101223439B (zh) * | 2005-07-19 | 2012-01-18 | 皇家飞利浦电子股份有限公司 | 流体分析仪 |
| KR100877246B1 (ko) | 2007-05-03 | 2009-01-13 | 주식회사 바이오트론 | Ｆｅｔ 센서 및 그 제조방법 |
| JP2012018166A (ja) * | 2010-07-09 | 2012-01-26 | Robert Bosch Gmbh | 化学的感受性電界効果トランジスタのための製造方法 |
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