JPH09270510A - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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- JPH09270510A JPH09270510A JP7642196A JP7642196A JPH09270510A JP H09270510 A JPH09270510 A JP H09270510A JP 7642196 A JP7642196 A JP 7642196A JP 7642196 A JP7642196 A JP 7642196A JP H09270510 A JPH09270510 A JP H09270510A
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- Japan
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- film
- oxide film
- forming
- semiconductor device
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴの製造工程中で、後酸化膜を形
成するにあたり、ゲート絶縁膜の膜質劣化の低減と、不
純物プロファイルの制御性を向上させる。 【解決手段】 半導体基板上１にゲート絶縁膜２となる
酸化膜を成膜する第１の工程と、前記酸化膜の上に、ゲ
ート電極３となるゲート材膜を成膜する第２の工程と、
前記酸化膜およびゲート材膜をパターンニングしてゲー
ト絶縁膜２とゲート電極３を形成する第３の工程と、前
記ゲート絶縁膜２を等方性エッチングする第４の工程
と、前記ゲート電極３のエッジを等方性エッチングによ
り丸める第５の工程と、前記ゲート電極３、ゲート酸化
膜２、半導体基板１の上にシリコン酸化膜を比較的低温
のプロセスで成膜して後酸化膜４を形成する第６の工程
と、により半導体装置を製造する。
成するにあたり、ゲート絶縁膜の膜質劣化の低減と、不
純物プロファイルの制御性を向上させる。 【解決手段】 半導体基板上１にゲート絶縁膜２となる
酸化膜を成膜する第１の工程と、前記酸化膜の上に、ゲ
ート電極３となるゲート材膜を成膜する第２の工程と、
前記酸化膜およびゲート材膜をパターンニングしてゲー
ト絶縁膜２とゲート電極３を形成する第３の工程と、前
記ゲート絶縁膜２を等方性エッチングする第４の工程
と、前記ゲート電極３のエッジを等方性エッチングによ
り丸める第５の工程と、前記ゲート電極３、ゲート酸化
膜２、半導体基板１の上にシリコン酸化膜を比較的低温
のプロセスで成膜して後酸化膜４を形成する第６の工程
と、により半導体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置製造方法
に係り、特に後酸化膜（Ｒｅｏｘｉｄａｔｉｏｎ）形成
の方法に関するものである。
に係り、特に後酸化膜（Ｒｅｏｘｉｄａｔｉｏｎ）形成
の方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置製造方法において、後
酸化膜の形成は、ゲート材を成膜し、ゲートとしてパタ
ーンニングした後に、９００℃前後の高温で熱酸化し、
〜０．１μｍ程度の後酸化膜を形成する方法が一般的で
ある。このような方法については、特開昭６３−２２１
６７３号公報等に示されている。
酸化膜の形成は、ゲート材を成膜し、ゲートとしてパタ
ーンニングした後に、９００℃前後の高温で熱酸化し、
〜０．１μｍ程度の後酸化膜を形成する方法が一般的で
ある。このような方法については、特開昭６３−２２１
６７３号公報等に示されている。
【０００３】以上のようにして形成される後酸化膜は、
ソース／ドレインとゲートとの間の絶縁耐圧を向上させ
ることができるため、近年、多く用いられるようになっ
てきている。
ソース／ドレインとゲートとの間の絶縁耐圧を向上させ
ることができるため、近年、多く用いられるようになっ
てきている。
【０００４】一方、ゲートの絶縁耐圧の向上に関して
は、特開昭６４−５５０４号公報等に示されるような方
法も提案されている。
は、特開昭６４−５５０４号公報等に示されるような方
法も提案されている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置製造
方法は、以上のようにして後酸化膜を形成するので、プ
ロセス中に高温による熱酸化工程が入るため、ゲート絶
縁膜の膜質劣化を起こし易く、微細パターンにおける不
純物プロファイルの制御が困難になるという問題点があ
る。
方法は、以上のようにして後酸化膜を形成するので、プ
ロセス中に高温による熱酸化工程が入るため、ゲート絶
縁膜の膜質劣化を起こし易く、微細パターンにおける不
純物プロファイルの制御が困難になるという問題点があ
る。
【０００６】本発明は、上記のような従来技術の問題点
を解消し、後酸化膜の形成にあたり、ゲート絶縁膜の膜
質劣化の低減と、不純物プロファイルの制御性を向上さ
せることを可能にした半導体装置製造方法を提供するこ
とを目的とする。
を解消し、後酸化膜の形成にあたり、ゲート絶縁膜の膜
質劣化の低減と、不純物プロファイルの制御性を向上さ
せることを可能にした半導体装置製造方法を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上にゲート絶縁膜となる酸化
膜を成膜する第１の工程と、前記酸化膜の上に、ゲート
電極となるゲート材膜を成膜する第２の工程と、前記酸
化膜およびゲート材膜をパターンニングしてゲート絶縁
膜とゲート電極を形成する第３の工程と、前記ゲート絶
縁膜を等方性エッチングする第４の工程と、前記ゲート
電極のエッジを等方性エッチングにより丸める第５の工
程と、前記ゲート電極、ゲート酸化膜、半導体基板の上
にシリコン酸化膜を所定の低い温度のプロセスで成膜し
て後酸化膜を形成する第６の工程と、を備える半導体装
置製造方法を提供するものである。
に、本発明は、半導体基板上にゲート絶縁膜となる酸化
膜を成膜する第１の工程と、前記酸化膜の上に、ゲート
電極となるゲート材膜を成膜する第２の工程と、前記酸
化膜およびゲート材膜をパターンニングしてゲート絶縁
膜とゲート電極を形成する第３の工程と、前記ゲート絶
縁膜を等方性エッチングする第４の工程と、前記ゲート
電極のエッジを等方性エッチングにより丸める第５の工
程と、前記ゲート電極、ゲート酸化膜、半導体基板の上
にシリコン酸化膜を所定の低い温度のプロセスで成膜し
て後酸化膜を形成する第６の工程と、を備える半導体装
置製造方法を提供するものである。
【０００８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。
の実施の形態を説明する。
【０００９】図１（Ａ）〜（Ｅ）は、本発明の一実施例
に係る半導体装置製造方法のプロセス図であり、各プロ
セスにおける半導体装置の断面によりその製造工程を説
明するものである。
に係る半導体装置製造方法のプロセス図であり、各プロ
セスにおける半導体装置の断面によりその製造工程を説
明するものである。
【００１０】まず、図１（Ａ）に示すように、半導体基
板１の上に、ゲート絶縁膜２となる、例えばＳｉＯ２等
の酸化膜と、ゲート電極３となる、例えばポリシリコン
等のゲート材の膜を形成する。
板１の上に、ゲート絶縁膜２となる、例えばＳｉＯ２等
の酸化膜と、ゲート電極３となる、例えばポリシリコン
等のゲート材の膜を形成する。
【００１１】次に、図１（Ｂ）に示すように、酸化膜お
よびゲート材膜を、例えばＲＩＥ等によりパターンニン
グし、ゲート絶縁膜２およびゲート電極３を形成する。
よびゲート材膜を、例えばＲＩＥ等によりパターンニン
グし、ゲート絶縁膜２およびゲート電極３を形成する。
【００１２】続いて、図１（Ｃ）に示すように、ゲート
絶縁膜２の側面を、例えばＮＨ４Ｆエッチング等の等方
性エッチングにより、エッチングし、ゲート電極３の端
部にオーバーハング部分を形成する。
絶縁膜２の側面を、例えばＮＨ４Ｆエッチング等の等方
性エッチングにより、エッチングし、ゲート電極３の端
部にオーバーハング部分を形成する。
【００１３】次に、図１（Ｄ）に示すように、ゲート電
極３のエッジを丸めるために、ケミカルドライエッチン
グ等により、等方性エッチングする。
極３のエッジを丸めるために、ケミカルドライエッチン
グ等により、等方性エッチングする。
【００１４】そして、図１（Ｅ）に示すように、半導体
基板１、ゲート絶縁膜２、ゲート電極３の上に、後酸化
膜４として、シリコン酸化膜をＣＶＤにより成膜する。
この場合、例えばＨＴＯであれば、８００℃以下の比較
的低温での工程とする。
基板１、ゲート絶縁膜２、ゲート電極３の上に、後酸化
膜４として、シリコン酸化膜をＣＶＤにより成膜する。
この場合、例えばＨＴＯであれば、８００℃以下の比較
的低温での工程とする。
【００１５】以上のような工程により得られた半導体装
置は、ゲート電極３のエッジ部を丸め、その上に、後酸
化膜４を形成したので、ゲート電極３のエッジ部での電
化集中を避けることが可能であり、ゲート絶縁膜２の膜
質劣化を低減することが可能である。
置は、ゲート電極３のエッジ部を丸め、その上に、後酸
化膜４を形成したので、ゲート電極３のエッジ部での電
化集中を避けることが可能であり、ゲート絶縁膜２の膜
質劣化を低減することが可能である。
【００１６】なお、この膜質劣化の防止は、フラッシュ
Ｅ２ＰＲＯＭ等に用いるトンネル酸化膜でも非常に効果
的である。
Ｅ２ＰＲＯＭ等に用いるトンネル酸化膜でも非常に効果
的である。
【００１７】一方、後酸化膜４をＣＶＤで形成するよう
にしたので、プロセスの低温化が可能であり、不純物プ
ロファイルの制御性を高めることが可能になる。
にしたので、プロセスの低温化が可能であり、不純物プ
ロファイルの制御性を高めることが可能になる。
【００１８】なお、不純物プロファイルの制御性は、プ
ロセスが微細化すればそれだけ重要になってくるので、
その向上は、ＬＳＩの大規模化に有効に作用する。
ロセスが微細化すればそれだけ重要になってくるので、
その向上は、ＬＳＩの大規模化に有効に作用する。
【００１９】
【発明の効果】以上述べたように、本発明の半導体装置
製造方法においては、ゲート電極３のエッジ部の丸めの
上から後酸化膜を比較的低温のＣＶＤで成膜するように
したので、ゲート絶縁膜の膜質劣化を低減できると共に
不純物プロファイルの制御性を高めることが可能にな
り、信頼性が高く、微細化に適した半導体装置を製造で
きるという効果がある。
製造方法においては、ゲート電極３のエッジ部の丸めの
上から後酸化膜を比較的低温のＣＶＤで成膜するように
したので、ゲート絶縁膜の膜質劣化を低減できると共に
不純物プロファイルの制御性を高めることが可能にな
り、信頼性が高く、微細化に適した半導体装置を製造で
きるという効果がある。
【図１】本発明の一実施例の半導体装置製造方法の製造
工程を、（Ａ）から（Ｅ）に順に半導体装置の断面図で
示したプロセス図である。
工程を、（Ａ）から（Ｅ）に順に半導体装置の断面図で
示したプロセス図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ 後酸化膜
Claims (6)
- 【請求項１】半導体基板上にゲート絶縁膜となる酸化膜
を成膜する第１の工程と、 前記酸化膜の上に、ゲート電極となるゲート材膜を成膜
する第２の工程と、 前記酸化膜およびゲート材膜をパターンニングしてゲー
ト絶縁膜とゲート電極を形成する第３の工程と、 前記ゲート絶縁膜を等方性エッチングする第４の工程
と、 前記ゲート電極のエッジを等方性エッチングにより丸め
る第５の工程と、 前記ゲート電極、ゲート酸化膜、半導体基板の上にシリ
コン酸化膜を所定の低い温度のプロセスで成膜して後酸
化膜を形成する第６の工程と、 を備えることを特徴とする半導体装置製造方法。 - 【請求項２】ゲート酸化膜がＳｉＯ２で形成され、ゲー
ト電極がポリシリコンで形成される、請求項１の半導体
装置製造方法。 - 【請求項３】前記第３の工程におけるパターンニングが
ＲＩＥによって行われる、請求項２の半導体装置製造方
法。 - 【請求項４】前記第４の工程における等方性エッチング
がＮＨ４Ｆエッチングで実施され、前記第５の工程にお
ける等方性エッチングがケミカルドライエッチングで実
施される、請求項２の半導体装置製造方法。 - 【請求項５】前記第６の工程におけるプロセスが、ＣＶ
Ｄで実施される、請求項２の半導体装置製造方法。 - 【請求項６】ＭＯＳ ＦＥＴを形成する工程として、 ゲート材を成膜し、そのゲート材をゲートとしてパター
ンニングした後、このゲート材の下側のゲート絶縁膜露
出表面を等方性エッチングする工程と、 このゲート材の表面を等方性エッチングした後に、全面
に後酸化膜を形成する工程と、 を有することを特徴とする、半導体装置製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7642196A JPH09270510A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7642196A JPH09270510A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270510A true JPH09270510A (ja) | 1997-10-14 |
Family
ID=13604732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7642196A Pending JPH09270510A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09270510A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| KR100425666B1 (ko) * | 2001-07-28 | 2004-04-03 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법 |
| KR100756839B1 (ko) * | 2006-08-31 | 2007-09-07 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP2007294856A (ja) * | 2006-04-25 | 2007-11-08 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
| JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| CN116759307A (zh) * | 2023-08-07 | 2023-09-15 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
-
1996
- 1996-03-29 JP JP7642196A patent/JPH09270510A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451645B1 (en) | 2000-07-12 | 2002-09-17 | Denso Corp | Method for manufacturing semiconductor device with power semiconductor element and diode |
| KR100425666B1 (ko) * | 2001-07-28 | 2004-04-03 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법 |
| JP2007294856A (ja) * | 2006-04-25 | 2007-11-08 | Hynix Semiconductor Inc | 半導体素子の形成方法 |
| KR100756839B1 (ko) * | 2006-08-31 | 2007-09-07 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| JP2008235448A (ja) * | 2007-03-19 | 2008-10-02 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| CN116759307A (zh) * | 2023-08-07 | 2023-09-15 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
| CN116759307B (zh) * | 2023-08-07 | 2024-02-02 | 杭州谱析光晶半导体科技有限公司 | 一种圆角顶角的多晶硅刻蚀方法 |
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