JP2000504162A - 異なるレートのディジタルｔｄｍ信号をスイッチする方法及び装置 - Google Patents

Abstract

(57)【要約】 ディジタル電気通信スイッチング・システムは、入ディジタル・リンクと出ディジタル・リンク上の多重化されたノーマル・レート・チャネルに関連したタイムスロットを選択的にスイッチするために多数の双方向ポートを有する主ノーマル・レート・スイッチを含む。フレーム内の各タイムスロットは、所定数のビットを含む。ノーマル・レート・スイッチは、ノーマル・レートでスイッチ・ポートのどれか１つから受信されたタイムスロットを他のスイッチ・ポートのどれか１つへスイッチする。「アドオン」サブレート・スイッチは、ノーマル・レート・スイッチにモジュールの形で接続され、かつノーマル・レートより低速のデータ伝送レートでタイムスロット内の１つ以上のサブレート・チャネルに相当する１つ以上のビットを選択的にスイッチする。

Description

【発明の詳細な説明】 異なるレートのディジタルＴＤＭ信号をスイッチする方法及び装置 発明の分野 この発明は、時分割多重化ディジタル信号をスイッチする、特に異なるビット ・レートの時分割多重化ディジタル信号をスイッチする装置に関する。 発明の背景及び要約 ディジタル電気通信サービスに対する需要は、ますます多様になりつつある。 これらの多様な需要を満たすために、或るものは６４ｋｂ／ｓチャネルに基づく ディジタル通信用に最初は設計された現存する電気通信伝送施設及びスイッチン グ施設を、これらが異なるビット・レートでチャネルの伝送をいまやハンドルす るように、適応させることが望ましい。ディジタル化音声信号は、８ｋＨｚのサ ンプリング・レート及びＰＣＭ符号化サンプル当たり８ビットの配分に相当する ６４キロビット毎秒（ｋｂｐｓ）のベーシック・レート（ノーマル・レート）で 典型的に伝送される。或る数のノーマル・レート・チャネルがディジタル信号に 関して時分割多重化され、ここで１チャネルの８ビット・サンプルがその信号の フレーム内の１タイムスロットを占める。これは、ノーマル・レート「チャネル 」上のサンプルが毎秒８，０００回（８×８，０００＝６４，０００）スイッチ されることを意味する。しかしながら、ことごとくの電気通信応用がこのレート でディジタル情報を伝送するとは限らない。例えば、データ源（ｄａｔａ ｓｏ ｕｒｃｅ）とデータあて先（ｄａｔａ ｄｅｓｔｉｎａｔｉｏｎ）ばかりでなく 移動電話音声チャネルは、低ビット・レート・チャネル、例えば、「サブレート （ｓｕｂｒａｔｅ）」チャネルとしばしば称される１６ｋｂｐｓを利用すること ができる。それゆえ、現存する電気通信施設にとって、ノーマル・レート・ディ ジタル化音声チャネル（説明の目的のためかつ限定する目的のためではなく６４ ｋｂｐｓに等しい帯域幅を備えるチャネルと定義される）ばかりでなくサブレー ト・チャネル（ノーマル・レートよりいくらか低い、例えば、８ｋｂｐｓ、１６ ｋｂｐｓ、２４ｋｂｐｓ等に等しい帯域幅を備えるチャネルと定義される） をハンドルする必要がある。 ノーマル・レート・チャネル及びサブレート・チャネルをハンドルする通例の アプローチは、新たにかつ依然としていっそう複雑なスイッチング設計に依存し てきた。増加した複雑性及び費用に加えて、これらのアプローチはまた、多くの ノーマル・レート伝送応用及びスイッチング応用にとって許容される現存するス イッチング基本施設（ｓｗｉｔｃｈｉｎｇ ｉｎｆｌａｓｔｒｕｃｔｕｒｅ）を 利用しない。サブレート情報を取り扱う別のアプローチは、多数のサブフレーム を含む「スーパフレーム（ｓｕｐｅｒｆｒａｍｅ）」を構成することである。米 国特許第４，５４７，８７７号では、例えば、最低ビット・レート２．４ｋｂｐ ｓサブレート・チャネルを取り扱うために、スイッチング・モジュールに供給さ れるスーパフレームは、２０フレームのタイム・スロットを含みかつフレーム当 たり２３チャネル毎秒である。その場合、スーパフレームは、ついには１８，４ ００タイム・スロットで構成されるに至る。スーパフレームの複雑性が追加され たのに更に加えて、スーパフレーム上にサブレート・チャネルを多重化するサブ レート・スイッチングの他の重大な欠点は、各サブレート・チャネルがスーパフ レームの１つ以上の８ビット・タイム・スロット内へマップされることである。 結果として、サブレート・チャネルを作り上げる個々のビット（バイトより少な い）のみをスイッチするのではなく情報の８バイト全体をスイッチしなければな らない。個々のサブレート・チャネル・ビットからバイトを構築しなければなら ないことによって、相当の遅延が追加される。米国特許第４，５４７，８７７号 におけるスーパフレーム・サブレート・スイッチング・システムはまた、精巧な 同期方式ばかりでなく、スーパフレーム内のサブレート・スイッチングを容易に するためにサブレート「シグネチャ（ｓｉｇｎａｔｕｒｅ）」としてスーパフレ ーム内に配分された特別ビットを必要とする。 必要とされるものは、現存するスイッチング技術と適切に調整して実現しかつ 機能させることができるがしかしまた個々のサブレート・チャネルの効率的サブ レート・スイッチングを可能にするサブレート・スイッチである。現存するスイ ッチング基本施設を使用するこのようなサブレート・スイッチングは、「スーパ フレーム」及び専用（ｓｐｅｃｉａｌｉｚｅｄ）サブレート・スイッチング・ビ ットに依存する精巧なプロトコルを必要とするべきではない。サブレート・スイ ッチは、タイムスロット全体自体をスイッチすることを要するのではなくタイム スロット内の個々のビットを効率的にスイッチするべきである。換言すれば、タ イムスロット内に多重化されているサブレート・チャネルは、これらを全て同じ あて先へ経路選択（ｒｏｕｔｅ）することを要するのではなく、個別あて先へ容 易にスイッチされるべきである。しかしながら、このようなサブレート・スイッ チはまた、ノーマル・レート・チャネルのスイッチングをハンドルするべきでは ない。代わりに、ノーマル・レート・スイッチ及びサブレート・スイッチの両方 の効率的スイッチングを行うためにノーマル・レート・スイッチ及びサブレート ・スイッチの両方を使用することが望ましい。 したがって、現存する電気通信スイッチング基本施設ばかりでなく発達しつつ ある電気通信技術に使用されるのに適応することができる効率的かつ経済的サブ レート・スイッチング・システムを提供することが、本発明の目的である。 ノーマル・レート・チャネル上へ多重化されたサブレート・チャネルのサブレ ート・スイッチングをハンドルするためにノーマル・レート電気通信スイッチに モジュールの形で追加することができるモジュール「アドオン（ａｄｄ−ｏｎ） 」サブレート・スイッチを提供することが、本発明の目的である。 いくつかのサブレート・チャネルがノーマル・レート・ディジタル・スイッチ を通してノーマル・レート・チャネル経路を共用することができるがしかしこれ らのサブレート・チャネルをモジュール・アドオン・サブレート・スイッチを経 由して異なるあて先へ互いに独立にスイッチすることができるそのアドオン・サ ブレート・スイッチを提供することが、本発明の目的である。 比較的簡単なかつ効率的なサブレート・スイッチング・アーキテクチャを使用 して上掲の目的を満たす新サブレート・スイッチ・アーキテクチャを提供するこ とがまた、本発明の目的である。特に、ビット・レベルでサブレート・スイッチ ングを達成するために単一制御アドレスを使用して単一バイト及びその単一バイ ト内の単一ビットをスイッチ記憶素子（ｓｗｉｔｃｈ ｓｔｏｒｅ）から選択す ることができるそれらスイッチ記憶素子のアレーを使用して時間及び空間の両方 に関するスイッチングを含むサブレート・スイッチ・アーキテクチャを提供する ことが、本発明の目的である。 精巧な「スーパフレーム」や、特別サブレート・ビット・フィールドや、スー パフレーム上へサブレート・チャネルを多重化することに関連した遅延を要する ことなく、効率的かつ有効なサブレート・スイッチングを提供することが、本発 明の目的である。 これらの目的及び他の目的は、本発明のディジタル電気通信スイッチング・シ ステムによって達成される。主ノーマル・レート・スイッチは、入 （ｉｎｃｏｍｉｎｇ）タイムスロット化ディジタル線路及び出 （ｏｕｔｇｏｉｎｇ）タイムスロット化ディジタル線路へ多重化されたノーマル ・レート・チャネルを選択的にスイッチするために多数の双方向ポートを有する 。タイムスロットは、所定数のビット、例えば、８ビットを含む。主ノーマル・ レート・スイッチは、スイッチ・ポートのどれか１つから受信したタイムスロッ トをどれか他のスイッチ・ポートへスイッチする。ノーマル・レート・スイッチ に接続された「アドオン」サブレート・スイッチは、ノーマル・レートより低い データ伝送レートでタイムスロット内の１つ以上のビット（１つ以上のサブレー ト・チャネルに相当する）を選択的にスイッチする。 多数の低速データ・レート・チャネルはディジタル信号、すなわち、サブレー ト・チャネル内で時分割多重化される。１つのサブレート・チャネルのサンプル をビット０、１、２、…７を使用して作ることができ、かついくつかのサブレー ト・チャネルのサンプルはそのフレームの（異なるビット位置の）同じタイムス ロットを共用することができる。ノーマル・レート・スイッチは、サブレート情 報を有するこれらのタイムスロットをサブレート・スイッチへスイッチするよう に経路選択し、かつサブレート・スイッチは各個のサブレート・チャネルをその 適切なあて先へ適切に接続する。サブレート・スイッチの出力ポートで発生され たサブレート情報を有するタイムスロットは、更なる伝送のためにノーマル・レ ート・スイッチへ復帰させられる。１実施例では、ノーマル伝送レートは６４ｋ ｂｐｓであり及びサブレート伝送は８、１６、３２、４０、４８、及び５６ｋｂ ｐｓを含むことがある。 サブレート・スイッチは、サブレート・チャネルの最適スイッチング用に設計 され、かつ１実施例では、時間に関して及び空間に関してサブレート・チャネル を選択的にスイッチする。そのモジュール構造のゆえに、サブレート・スイッチ を種々のアーキテクチャの現存するノーマル・レート・スイッチに追加すること ができる。例えば、サブレート・スイッチを、複数の時間スイッチング・モジュ ール及び空間スイッチ・モジュールを含む時間−空間−時間（ｔｉｍｅ− ｓｐａｃｅ−ｔｉｍｅ（ＴＳＴ））ノーマル・レート・スイッチにばかりでなく 厳格無閉そく（ｓｔｒｉｃｔｌｙ ｎｏｎ−ｂｌｏｃｋｉｎｇ）時間−空間（Ｔ Ｓ）構成スイッチに、モジュールの形で追加することができる。 サブレート・スイッチは、タイムスロット・データを記憶するためにデータ・ メモリのマトリックスを含む。１つの入力スイッチ・ポートから到来するサンプ ルは、このマトリックスの或る１つの行のデータ・メモリに書き込まれる。した がって、或るつの行内の全てのデータ・メモリは、同じデータを含む。マルチプ レクサは、マトリックスの列内のデータ・メモリの１つ内のタイムスロットを選 択するばかりでなく選択されたタイムスロット内の１つ以上の個々のビットを選 択する。このようにして、各タイムスロット内に１つ以上の個々のビットを種種 のレート・スイッチを通して選択的にスイッチすることができる。複数の制御メ モリは、マトリックス内のデータ・メモリの列の１つに相当する各制御メモリを 備える。制御メモリからアドレス指定されたｍ出力ビット（ここにｍはそのタイ ムスロット内のビットの数）が出力タイムスロットに組み合わされかつノーマル ・レート・スイッチへ復帰させられるように、各制御メモリは単一出力ビットを 発生するためにその列内のデータ・メモリの１つからの１つのタイムスロットの １つのビットをアドレス指定により選択する。或る１つの行内の全てのデータ・ メモリが同じデータを含むとするならば、ｎデータ・メモリの１群を、他の実施 例では、１タイムスロット・サイクル内に１回書き込まれかつｎ回読み出される １つのデータ・メモリによって置き換えてよい。ｎの値は、そのデータ・メモリ 内の或る１つの位置へのアクセス時間に依存する。この場合、そのデータ・メモ リの列からｎの個々ビットをアドレス指定により選択しかつ読み出す制御メモリ を、単一ビットを制御しかつ１タイムスロット・サイクル内にｎ回読み出される 制御メモリ内の位置の数のｎ倍の数の位置を備える単一制御メモリによって置 き換えることができる。 本発明はまた、異なるレートのディジタル電話チャネルをスイッチする利点に 富む方法をまた提供する。双方向スイッチ・ポートを介しての多数の入ディジタ ル・リンクのどれか１つと多数の出ディジタル・リンクのどれか１つとの間でノ ーマル・レート電気通信スイッチによって受信されたノーマル・レート・デマン ドは、第１スイッチング・レートでスイッチされる。しかしながら、ノーマル・ レート・スイッチは、サブレート情報を有するタイムスロットを専用モジュール ・サブレート電気通信スイッチ又はこのスイッチ増設部（ｓｗｉｔｃｈ ｅｘｔｅｎｓｉｏｎ）へ経路選択する。サブレート・チャネルは、第１スイッチ ・レートより低速のスイッチング・レートでサブレート・スイッチ内でスイッチ され、次いでノーマル・レート・スイッチヘへ復帰させられる。 ２つのチャネル間のスイッチング接続に対するリクエストは、それらのチャネ ルが第１レート又は第２レートを維持するかどうかを報告する。第１（ノーマル ）レート・チャネルに対しては、スイッチング経路はサブレート・スイッチに無 関係なノーマル・レート・スイッチを通して確立される。第２（サブ）レート・ チャネルに対しては、スイッチング経路は、ノーマル・レート・スイッチ及びサ ブレート・レート・スイッチの両方を通して確立される。それゆえ、３つの基本 的接続がサブレート・チャネルをスイッチするために確立される。第１に、入ノ ーマル・レート・チャネル接続が入サブレート・チャネルを含むタイムスロット をサブレート・スイッチにリンクするためにノーマル・レート・スイッチ内に確 立される。第２に、出ノーマル・レート・チャネル接続がサブレート・スイッチ から発信するサブレート・チャネルを含むタイムスロットを出チャネルにリンク するためにノーマル・レート・スイッチ内に確立される。第３に、第２レート・ チャネル接続がサブレート・スイッチ内に確立される。その後、第２レート・チ ャネル接続が入及び出第１レート・チャネル接続に接続される。代わりに、サブ レート・チャネルを搬送するために、半永久接続をノーマル・レート・スイッチ ・タイムスロットとサブレート・スイッチ・タイムスロットとの間に確立しても よい。このようにして、サブレート・スイッチとノーマル・レート・スイッチと の間に２つの半永久接続が既に確立されているのでデマンド時に（ｏｎ ｄｅｍａｎｄ）１つの接続が確立されるだけでよい。 本発明のこれら及び他の目的は、次の詳細な説明から添付図面と関連して読む とき更に充分に説明されかついっそう良く理解されるであろう。 好適図面の簡単な説明 図１はいかに４つの１６ｋｂｐｓサブチャネルがタイムスロット内にパックさ れるかを示す８ビット・タイムスロットの線図である。 図２はモジュール・サブレート電気通信スイッチをノーマル・レート電気通信 スイッチと共に組み込んだ本発明による電気通信スイッチング・システムを示す 高水準線図である。 図３は図２に示されたノーマル・レート・スイッチとサブレート・スイッチと の間に作られた基本接続を示す経路モデルを示す図である。 図４はいかにサブレート接続がノーマル・レート・スイッチ及びサブレート・ スイッチを通して入搬送（ｉｎｃｏｍｉｎｇ ｃａｒｒｉｅｒ）と出搬送 （ｏｕｔｇｏｉｎｇ ｃａｒｒｉｅｒ）との間に実現されるかを示す線図である 。 図５はノーマル・レート・スイッチとサブレート・スイッチとの間のインタフ ェースの詳細な概観図である。 図６はノーマル・レート・スイッチを通してノーマル・レート・チャネルを経 路選択する例を示す線図である。 図７はノーマル・レート・スイッチ及びサブレート・スイッチを通してサブレ ート・チャネルを経路選択する例を示す線図である。 図８は本発明の１実施例によるサブレート・スイッチ・アーキテクチャの論理 構造を示す機能ブロック図である。 図９は本発明の他の実施例によるサブレート・スイッチ・アーキテクチャの論 理構造を示す機能ブロック図である。 図１０は本発明のなお他の実施例によるサブレート・スイッチ・アーキテクチ ャの論理構造を示す機能ブロック図である。 図１１は制御記憶素子アドレスの書式を示す図である。 図１２は各制御記憶素子メモリ位置毎のデータ書式を示す図である。 図１３は群スイッチ・サブシステムと称される現存する時間−空間−時間電気 通信スイッチへサブレート・スイッチング・モジュールの追加を示す機能ブロッ ク図である。 図１４は群スイッチ・サブシステム内の時間スイッチング・モジュール （ｔｉｍｅ ｓｗｉｔｃｈｉｎｇ ｍｏｄｕｌｅ（ＴＳＭ））間の好適サブレー ト・スイッチング接続を更に詳細に示す線図である。 図１５は現在開発されているユニスイッチ（Ｕｎｉｓｗｉｔｃｈ）時間−空間 構成電気通信スイッチング・システムへのモジュール・サブレート・スイッチの 応用を示す機能ブロック図である。 図１６はユニスイッチ・スイッチング・アーキテクチャのサブレート増設ユニ ットとして構成されたサブレート・スイッチの機能ブロック図である。 図１７はユニスイッチ応用によるサブレート・スイッチ・マトリックス構造の 機能ブロック図である。 図１８は図１７に示されたサブレート・スイッチ・マトリックスの好適実現構 造を示す機能ブロック図である。 好適実施例の詳細な説明 次の説明では、説明目的のためにかつ限定する目的のためではなく、本発明の 徹底的理解を提供するために特定の回路、インタフェース、技術等のような特定 詳細を記載する。しかしながら、本発明がこれらの特定詳細に反する他の実施例 で実行されてよいことは、技術の熟練者に明らかであろう。他の場合、周知の方 法、装置、回路の詳細な説明は、不要な詳細で以て本発明の説明を不明瞭にしな いように、省いてある。 図１は、いかにサブレート・チャネルがタイムスロット内に「パック」される かを示す。特に、単一ノーマル・レート・チャネル（例えば、６４ｋｂｐｓのレ ート）はフレーム内の８つのビット（０〜７）タイムスロット内にパックされる 。４つのサブチャネル（０〜３）は、ノーマル・レートの４分の１、この例では １６ｋｐｂｓで伝送される１タイムスロット内へパックされる。或る電気通信機 器はノーマル・レート・チャネル及びサブレート・チャネルの両方を使用する。 例えば、移動電話システム用ヨーロッパＧＳＭ網では、基地局トランシーバは、 ２ＭｂｐｓのＰＣＭリンクで以て基地局コントローラに接続され、各リンクは６ つ の６４ｋｂｐｓ信号チャネル及び４８１ｌ６ｋｂｐｓトラフィック・チャネルを 含む。技術の熟練者がもちろん承知するように、サブレート・チャネル及びノー マル・レート・チャネルの他の例を使用することもできる。このような「混合」 レート応用では、合計トラフィックの小部分のみがサブレート・レベルでスイッ チされる。事実、トラフィックの大部分はノーマル・レートでスイッチされる。 既に説明したように、現存するノーマル・レート・スイッチは、サブレート・チ ャネルを効率的にかつ有効にスイッチするように設計されていない。サブレート ・チャネルをスイッチするように特別に設計されたモジュール・サブレート・ス イッチを使用して、本発明は、特別電気通信応用によってデマンドされたサブレ ート・スイッチング機能を、ノーマル・レート・スイッチを再設計することを要 さずに、効率的にかつ有効に遂行する。 図２は、「アドオン」サブレート・スイッチング・アーキテクチャを基本水準 で示す。特に、電気通信システム１０は、ノーマル・レート・スイッチ（なおこ の説明全体を通して使用される例ではノーマルを６４ｋｂｐｓと定義する）及び ６４ｋｂｐｓより低速で伝送されるサブレート・チャネルをスイッチするサブレ ート・スイッチ１２を含む。それゆえ、外部電気通信機器１６ａ…１６ｎから又 はへのトラフィックはノーマル・レート・スイッチ１４を通してノーマル・レー トでスイッチされる。外部電気通信機器から又はへのサブレート・スイッチ・ト ラフィックは、ノーマル・レート・スイッチ１４を通る接続を経由して、サブレ ート・チャネル・スイッチングをハンドルするために特に配分されたサブレート ・スイッチ１２へ経路選択される。 サブレート・スイッチ１２は、１つ以上のリンク１８ａ…１８ｎを介してノー マル・レート・スイッチ１４に接続され、各リンクは或る数のタイムスロットを 含む。サブレート・スイッチ１２は、ノーマル・レート・スイッチ１４から到来 するどれかのタイムスロット内のどれかのビットをノーマル・レート・スイッチ １４へ復帰するどれかのタイムスロット内のどれかのビットに接続する。外部電 気通信機器Ａからのサブレート・チャネルＣを外部電気通信機器Ｂ上のサブレー ト・チャネルＤに接続するために、次の手順が遂行される。第１に、サブチャネ ルＣを含む外部電気通信機器Ａ上のタイムスロットからサブレート・スイッチ１ ２上のどれか自由なタイムスロットへのノーマル・レート接続がノーマル・レー ト・スイッチ１４内に確立される。第２に、サブレート・スイッチ１２上のどれ か他の自由なタイムスロットからサブチャネルＤを含む外部電気通信機器Ｂ上の タイムスロットへの接続がノーマル・レート・スイッチを通して確立される。第 ３に、第１手順及び第２手順で選択されたタイムスロット内の適切なビット（所 望サブチャネルに相当する）間でサブレート・スイッチ１２内に接続が確立され る。ノーマル・レート・スイッチ１４を通してサブレート・スイッチ１２への接 続が「デマンド時」になされてよいが、このような接続をまた、もし望むならば 、半永久接続として確立してよい。 それゆえ、ノーマル・レートでスイッチされるトラフィックは、通常のように ノーマル・レート・スイッチ１４を通してスイッチされる。サブレート・トラフ ィックは、ノーマル・レート・スイッチ１４を通してサブレート・スイッチ１２ へスイッチされ、サブレート・スイッチはサブレート・スイッチングを最適にハ ンドルするように特に設計される。このアーキテクチャを、ノーマル・レートで 最適動作するようにもともと設計された現存するノーマル・レート・スイッチ上 へ、現存するスイッチング・システムに最少限の影響しか与えないで、フレキシ ブルに追加することができるので、このアーキテクチャは特に利点に富む。この ようにして、サブレート・スイッチ・トラフィックを、現存するスイッチング・ システムのハードウェアに最少限の影響しか与えないで、サブレート・スイッチ ・モジュールによって最適にハンドルすることができる。 図３は、いかにサブレート接続が確立されるかを説明するのに有効な経路モデ ルを示す。経路モデルを簡単化しかつ総称化するために、多数位置ノード （ＭＵｌｔｉｐｌｅ Ｐｏｓｉｔｉｏｎ ｎｏｄｅ（ＭＵＰ））を定義する。各 ＭＵＰは、総称的装置をそのスイッチに接続する位置に相当する。１つのＭＵＰ は、スイッチ・ポートに終端された１つのノーマル・レート・チャネル（１タイ ムスロット）を指定する。スイッチ・ポートはいくつかのタイムスロットを終端 させるから、ポート自体はいくつかのＭＵＰに相当する。スイッチ接続又はスイ ッチング経路がＭＵＰ間に作られてよい。 図３に示されたように、サブチャネル接続は、２つのサブチャネルを接続又は スイッチするために３つの物理経路を使用する。サブチャネルＣ及びＤは、それ ぞれ、ＭＵＰ Ａ及びＭＵＰ Ｂに（他のサブチャネルに整列して）提供される 。ＭＵＰ Ｘ及びＭＵＰ Ｙは、サブレート・スイッチが接続される区域 （ｒａｎｇｅ）内に位置決めされる。したがって、転送接続が入ＭＵＰ ＡとＭ ＵＰ Ｘとの間に確立される。これは、入タイムスロットをサブレート・スイッ チ１２にリンクするためにノーマル・レート・スイッチ１４内に確立されたノー マル・レート接続である。次いで、転送接続が確立されてＭＵＰ Ｙを出 ＭＵＰ Ｂに接続する。これもまた、サブレート・スイッチを出タイムスロット にリンクするためにノーマル・レート・スイッチ１４内に確立されたノーマル・ レート接続である。次いで、サブチャネル接続がサブチャネルＣをサブチャネル Ｄに接続するために確立される。解説の目的のために、このサブレート接続は、 サブレート・スイッチ１２内に確立されたＮ×８ｋｂｐｓ接続（ここでＮは１か ら７の整数である）、すなわち、８、１６、３２、４０、４８、及び５６ｋｂｐ ｓであってよい。 ２つのノーマル・レート接続によって、サブチャネルＣはそれがＭＵＰ Ａで 有するのと同じサブチャネル位置においてＭＵＰ Ｘで終端され、及びサブチャ ネルＤはＭＵＰ Ｂと同じサブチャネル位置においてＭＵＰ Ｙで終端される。 これら２つのノーマル・レート接続は、「転送」又は「搬送」接続と考えられる 。次いで、サブレート接続が、サブチャネルＣとＤを接続するために確立される 。これらの「搬送」接続は、半永久であってよい。もしこれらが「デマンド時」 接続であるならば、１つ又は２つの搬送が他の接続のために既に確立されている こともあり得る。この場合、２つ又は１つだけの接続を確立しなければならない 。 それゆえ、サブレート接続を創設するために、呼リクエストが、入ＭＵＰと出 ＭＵＰ及び適当なサブＭＵＰを識別するばかりでなく、接続のためにリクエスト されたレート、すなわち、Ｎの値を表示するサブチャネル情報を識別する。この 情報は、次いで、その接続に使用されるタイムスロット及びサブチャネルを決定 するためにスイッチング・システム１０を制御する制御コンピュータ又はプロセ ッサによって使用される。サブチャネル接続は、ＭＵＰ Ｘにおけるサブチャネ ルＣとＭＵＰＹにおけるサブチャネルＤとの間でサブレート・スイッチ１２内に 確立される。図３に示された呼リクエストの論理レベルで、必要な呼設定 （ｃａｌｌｓｅｔ ｕｐ）情報は、ＭＵＰ Ａ、ＭＵＰ Ａ内サブチャネル（す なわち、サブチャネルＣ）、及びＭＵＰ Ｂ、ＭＵＰ Ｂ内サブチャネル（すな わち、サブチャネルＤ）を含む。この情報から、プロセッサは、その接続に必要 な３つの物理経路を選択する。 図４は、いかにサブチャネルのビットがスイッチされるかを示す。これら３つ のリンクされた物理経路は、入ＭＵＰ ＡからＭＵＰ Ｘにおけるサブレート・ スイッチ１２への１つの搬送、サブレート・スイッチ１２を通る経路、及び ＭＵＰ Ｙからのサブレート・スイッチから出ＭＵＰ Ｂへの搬送に相当する。 サブレート・スイッチ１２は、入タイムスロット内のビット位置７及び６におけ るサブチャネルＣを出タイムスロット内のビット位置３及び２におけるリクエス トされたサブチャネルＤへスイッチする。 図５は、いかにノーマル・レート・スイッチ及びサブレート・スイッチをイン タフェースするかの全般概観を示す。解説目的のためにのみ、図５は１方向に（ 左から右へ）流れるトラフィックを示す。もちろん、技術の熟練者は承知するよ うに、トラフィックが典型的に両方向に流れる。ノーマル・レート・スイッチ１ ４のトラフィック・インタフェース・ポートの第１群（＃１−ｎ）は、通例のノ ーマル・レート・トラフィックに対して配分される。ノーマル・レート・スイッ チ１４のトラフィック・インタフェース・ポートの第２群（＃ｎ＋１）から（＃ ｎ＋ｍ）は、ノーマル・レート・スイッチ１４とサブレート・スイッチ１２と間 のサブレート・トラフィックを経路選択するために配分される。サブレート・ス イッチは、複数の入インタフェース・ポート及び出インタフェース・ポート（＃ １−ｍ）を含む。したがって、サブレート・スイッチ１２は、ノーマル・レート ・スイッチにのみ接続され、外部電気通信機器とインタフェースせず、このこと がそのモジュール性を強化しかつ現存する機器へのその影響を最少限にする。 図６を参照すると、ノーマル・レート・チャネルがノーマル・レート・スイッ チ１４を通してポート＃１で終端したフレームによって搬送されたｉｎ−ＭＵＰ Ａからポート＃ｎで終端したフレームによって搬送されたｏｕｔ−ＭＵＰ Ｂへスイッチされる。図示されたフレームは、ＳＯＮＥＴ又は同期伝送モード （Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｍｏｄｅ（ＳＴＭ）） −ｎ形フレームである。図６の例では、ｉｎ−ＭＵＰ Ａはｏｕｔ−ＭＵＰ Ｂ に接続される。このノーマル・レート接続では、単一ノーマル・レート・チャネ ルに相当する１つの８ビット・タイムスロットがｉｎ−ＭＵＰ Ａからｏｕｔ− ＭＵＰ Ｂへ接続される。 図７は、ノーマル・レートの１／８に相当するレートでのサブレート・チャネ ルＣからサブレート・チャネルＤへの接続例を示す。換言すれば、サブレート・ チャネルＣはそのタイムスロット内のビット位置６における１ビットに相当し、 このビットが最終的にタイムスロットｏｕｔ−ＭＵＰ Ｂ内のビット位置２へス イッチされる。それゆえ、（ポート＃１における）ｉｎ−ＭＵＰ Ａに受信され たサブレート・チャネルＣを含むノーマル・レート・タイムスロットは、ノーマ ル・レート・スイッチ１４を通して（ポート＃ｎ＋１における）ｏｕｔ−ＭＵＰ Ｘへ経路選択される。注意するのは、サブチャネルＣは、ビット位置６にとど まることである。次いで、サブチャネルＣを含むタイムスロットがサブレート・ スイッチ１２のポート＃１へ経路選択され、このスイッチはサブレート・スイッ チング、すなわち、入タイムスロット内のビット位置６におけるサブチャネルＣ を異なる出タイムスロット内のビット位置２におけるサブチャネルＤへスイッチ する。サブチャネルＤを含む出タイムスロットは、サブレート・スイッチ・ポー ト＃ｍからノーマル・レート・スイッチの（ポート＃ｎ＋ｍにおける）入ＭＵＰ Ｙへ経路選択され、次いで、このノーマル・レート・スイッチを通して（ポー ト＃ｎにける）出ＭＵＰ Ｂへ経路選択される。 上に説明したように、アドオン・サブレート・スイッチの便利な点の１つは、 それがサブレート・トラフィックをスイッチするように最適に設計されると云う ことである。サブレート・スイッチ１２の１例の論理構造の機能ブロック図が図 ８に示されている。８つのＴＤＭ入力バス０〜７があり、これらは各々、例えば 、連続５１２タイムスロット・フレームを含み、４．０９６Ｍｂｐｓのデータ・ レートを生じる。スイッチ記憶素子（ＳＳ）の８つの列があり、各列は８ビット 出力タイムスロットの１ビットに相当する。各スイッチ記憶素子は、例えば、９ ビ ットの語幅及び５１２語の長さを有するランダム・アクセス・メモリ（ＲＡＭ） であってよい。これらビットのうちの８つは、スイッチされる情報の１タイムス ロットに相当し、かつその第９ビットは誤り検査用パリティ・ビットに相当する 。したがって、各スイッチ記憶素子メモリは一度にタイムスロット情報の１フレ ームを記憶することができる。更に、各入力バスからの同じフレーム情報は、そ の行内の８つのスイッチ記憶素子メモリの各々に同時に記憶される。それゆえ、 １つの列に入力ポートの数だけのスイッチ記憶素子メモリがある。各スイッチ記 憶素子メモリは、相当する入力ポートに着信するデータのフレームを記憶し、か つ、このようにして、全ての入データがスイッチングのために或る１つの行内で 利用可能である。１つの列が１つの入力ポート内の指定ビット位置に相当するか ら、この列はどれかの入力ポートから到来するどれかの入力ビットをその指定ビ ット位置でスイッチするために使用される。図８は、８つの入力ポートから１つ の出力ポートへのサブレート・スイッチングの例を示すためにスイッチ・マトリ ックス内の８つの列を表す。したがって、この構造は、８つの入力ポートから８ つの出力ポートへのサブレート・スイッチングを実施するには８回反復されるこ とになるであろう。これら８列の各々毎に制御記憶素子（ｃｏｎｔｒｏｌ ｓｔｏｒe（ＣＳ））メモリが備えられる。スイッチ記憶素子ＳＳのように、制 御記憶素子ＣＳは、５１２×ｍビット幅制御語を記憶するＲＡＭメモリであって よい。制御記憶素子内の各語の幅は、次に掲げるものに使用されるビットの和で ある。すなわち、スイッチ記憶素子アドレス、タイムスロット・セレクタ２０ａ …２０ｈからなる第１集合に対するアドレス、ビット・セレクタ２２ａ…２２ｈ からなる第２集合に対するアドレス、及びパリティ。スイッチ記憶素子アドレス は、この例では、各速度記憶素子内に記憶された５１２タイムスロットの１つを 選択するために９ビットを含む。タイムスロット・セレクタ２０ａ…２０ｈに対 するアドレスは、その列内の８つのスイッチ記憶素子の１つを選択するための３ ビットを含む。ビット・セレクタのアドレスは、その列に対するタイムスロット ・セレクタによって選択された８ビット・タイムスロットの８ビットの１つを選 択する３ビットを含む。パリティは、典型的に１ビットを含む。したがって、図 ８に示されたマトリックスの例内の制御記憶素子語の幅は、１６ビットであって よい。しかしながら、デマンド時接続に対立するものとして半永久接続をマーク するために追加ビットを各制御記憶素子位置に追加することがある。パリティ・ チェッカ（ｐａｒｉｔｙ ｃｈｅｋｅｒ（ＰＣ））は、タイムスロット・データ についてパリティ検査機能を遂行する。各制御記憶素子は、タイムスロット・カ ウンタ（図示されていない）からの出力を使用してアドレス指定される。 図８のサブレート・スイッチの論理構造で、８列の各１つが８ビット出力の１ ビットを生じる。各列内の８つのスイッチ記憶素子及び後続のタイムスロット・ セレクタ（これはマルチプレクサであってよいが、バスもマルチプレクサの代わ りに使用することもできる）は、入力ポートから１完全タイムスロットを供給す る。第２セレクタ（これもまたマルチプレクサであってよい）は、この選択され たタイムスロットから１ビットを選択する。したがって、各出タイムスロット・ ビット毎に、サブレート・スイッチは、制御記憶素子内に１位置を有する。その 記憶素子位置の内容は、読み出されるべき特定スイッチ記憶素子内の指定ビット を定義する。このようにして、サブレート・スイッチは、１つのノーマル・レー ト・タイムスロット上へ多重化された１つのサブチャネルからの個々のビットを 完全に異なるノーマル・レート・タイムスロット内の他のサブレート・チャネル へ時間（スイッチ記憶素子）及び空間（セレクタ２０及び２２）の両方に関して スイッチすることができる。それゆえ、サブレート・スイッチは、時間−空間（ ＴＳ）スイッチ・アーキテクチャを採用する。ＴＳスイッチは、厳格無閉そくで ある。 次の簡単な例を考よう。スイッチされるサブレート・チャネルが１６ｋｂｐｓ サブレート・チャネルである、すなわち、それが２つの８ｋｂｐｓサブレート・ チャネルを占めると想定する。入力ポート５におけるフレーム内の位置２２０の タイムスロット内のビット位置０及び１からの１６ｋｂｐｓチャネルを出力ポー と３におけるタイムスロット位置３００内のビット位置２及び５へスイッチする ために、出力ポート３におけるビット位置２を制御する制御記憶素子は、出力位 置３００との対応で、人力ポート５におけるメモリ位置２２０内のビット位置零 をアドレス指定しなければならない。出力ポート３におけるビット位置３を制御 する制御記憶素子は、出力位置３００との対応で、入力ポート５におけるメモリ 位置２２０内のビット位置１をアドレス指定しなければならない。 図９は、サブレート・スイッチの論理構造に対する代替実施例を示す。この代 替実施例は、図８に示されたメモリ・マトリックスの或る１つの行内の全てのス イッチ記憶素子が同じタイムスロットを含むと云う事実を利用する。したがって 、各行内の８スイッチ記憶素子は５１２語×９ビットＲＡＭで以て置き換えられ 、このＲＡＭに各行が１回だけ書き込まれるが次いで８回読み出される。１タイ ムスロット内に８読出し動作を達成するために、そのメモリ・アクセス・レート は、３６．９６４ＭＨｚ（４．０９６Ｍｂｐｓ×９）でなければならない。図示 されてないが、図８に示された８列をまた２列に減少させることもでき、これは ４メモリ読出し動作しか必要としないであろう。必要とは限らないが、図８に示 された８制御記憶素子の各々はまた４Ｋ語×Ｍビットを有する単一制御素子に組 み合わせてよく、ここでＭは４Ｋ寸法サブレート・スイッチ（すなわち、図８及 び９に示された寸法例のスイッチ）に対して１７である。そこで、制御記憶素子 ＣＳはまた、タイムスロット当たり８回読み出されることになり、タイムスロッ ト当たり１サイクルは制御プロセッサによる制御素子読出し又は制御素子書込み に利用可能である。９ビット、８入力１出力（ｏｎｅ ｏｆ ｅｉｇｈｔ）マル チプレクサ２０がスイッチ記憶素子の１つからの並列データを選択する。マルチ プレクサ２０の出力は、パリティ・チェッカＰＣによってパリティ検査され、次 いで８入力１出力マルチプレクサ２２がそのデータの１ビットを選択する。マル チプレクサ２０及び２２の両方は、制御記憶素子ＣＳによってタイムスロット当 たり８回スイッチされる。デマルチプレクサが、マルチプレクサ２２によって発 生された８つの単一ビット出力を８ビット・タイムスロット出力に組み合わせる 。 図１０は、やはり本発明に採用されてよいサブレート・スイッチ・アーキテク チャの他の実施例を示す。ビット当たり論理ゲートの数及びビット当たり消費さ れる電力の両方はＲＡＭの寸法が増大するに従って減少するから、大きなメモリ ・ブロックを使用することによってサブレート・スイッチ設計を更に改善するこ ともできる。タイムスロット当たり２書込み動作及び８読出し動作を使用して、 ５１２×９スイッチ記憶素子の対を図１０に表示されたように１０２４×９スイ ッチ記憶素子に組み合わせてよい。４ＫＸ１７制御記憶素子は、各タイムスロッ ト内に８読出し動作を実行する。サブレート・スイッチのこの実施例の動作は、 ４つの２入力１出力（ｏｎｅ−ｏｆ−ｔｗｏ）マルチプレクサ２６ａ…２６ｄが 入力対間を交替させ、かつタイムスロット当たり合計２「書込み」を達成するた めに書込み動作が追加されることを除き、図９に示された先の実施例の動作に類 似している。図９に示された８ＲＡＭブロック又は図８に示された６４ＲＡＭブ ロックではなくスイッチ記憶素子用に４つの大きなＲＡＭを使用して、ビット当 たり論理ゲートの数及びビット当たり電力消費を減少させる。メモリ・アクセス ・レートの更に上昇がかなえられると想定するならば、更に大きなブロック・ス イッチ記憶素子を使用することもできる。例えば、もし４書込み動作及び８読出 し動作がタイムスロット当たり行われるならば、２０４８×９スイッチ記憶素子 を使用することもでき。それによってメモリ・ブロックの数を２に減少させるこ ともできる。 図９及び１０のアーキテクチャを採用するサブレート・スイッチに対しては、 １７ビットの４０９６語に対する単一制御記憶素子が使用される。図１１に示さ れたように、制御記憶素子アドレスは１２ビットであり、そのうちの９ビットが 出タイムスロット番号を表し及び３ビットが出力ビット番号を表す。制御記憶素 子位置は、図１２に示された書式を採用する。注意するのは、図１２には話中／ 空きフラグがないことである。空きタイムスロットは、ビット位置０〜１４内の 全て零（ａｌｌ ｚｅｒｏ）によって表示される。もしこれらのビットが全て零 であるならば、出データは空きビット・パターン値に設定される。したがって、 この書式は、それが制御記憶素子の幅を１ビットだけ減少させると云う点で有利 である。ビット位置１５のＳフラグは、半永久接続をマークしかつ再開始中使用 される。パリティ・ビットＰは、サブレート・スイッチ内で発生されかつ検査さ れる。 サブレート・スイッチ・アーキテックチャを高水準で眺めると、時間スイッチ ングが制御記憶素子の指図（ｄｉｒｅｃｔｉｏｎ）の下にスイッチ記憶素子内で 完遂される。マトリックスの各スイッチ記憶素子位置は、入力フレームに関連し たタイムスロット・カウンタに従ってフレーム当たり１回の逐次順序で書き込ま れる。マトリックスの単一列内のスイッチ記憶素子は、出リンクに関連した制御 記憶素子の内容に従ってランダム順序で読み出される。同時に、各制御記憶素子 は、タイムスロット・カウンタ出力に従ってフレーム当たり１回の逐次順序で読 み出される。空間スイッチングは、出リンクに関連した制御記憶素子によってマ ルチプレクサ２０を用いて列のスイッチ記憶素子の１つからのタイムスロットを 選択することによって遂行される（すなわち、タイムスロットが空間に関してス イッチされる）。 本発明によるサブレート・スイッチ・モジュールを、現存する電気通信スイッ チへのモジュール・アドオン・スイッチ、すなわち、周知のエリクソン （Ｅｒｉｃｓｓｏｎ）ＡＸＥ−１０電気通信スイッチング・システムのＧＳ６４ Ｋに基づく群スイッチ・サブシステム（図１３）として説明する。群スイッチ・ サブシステム３０は、時間−空間−時間（ＴＳＴ）スイッチ・アーキテクチャを 採用する。入接続呼（ｉｎｃｏｍｉｎｇ ｃａｌｌ）及び出中継呼 （ｏｕｔｇｏｉｎｇ ｃａｌｌ）は、スイッチング網端末（ｓｗｉｔｃｈｉｎｇ ｎｅｔｗｏｒｋ ｔｅｒｍｉｎａｌ（ＳＮＴ））を通して群スイッチ・サブシ ステムにインタフェースされる。入力スイッチング網端末３２は、入時間スイッ チ・モジュール（ｔｉｍｅ ｓｗｉｔｃｈ ｍｏｄｕｌｅ（ＴＳＭ））３４に接 続される。時間スイッチ・モジュール３４は、空間スイッチング・モジュール （ｓｐａｃｅ ｓｗｉｔｃｈｉｎｇ ｍｏｄｕｌｅ（ＳＰＭ））３６に接続され る。サブレート・スイッチング・モジュール３８がまた、時間スイッチ・モジュ ール３４’を通して空間スイッチ・モジュール３６にインタフェースされる。ク ロック・モジュール４０は、群スイッチ・サブシステム３０内の全てのモジュー ルのタイミングを同期させる。中央プロセッサ（図示されていない）及び地域プ ロセッサ（Ｒｅｇｉｏｎａｌ ｐｒｏｃｅｓｓｏｒ）４０は、そのスイッチに接 続された機器の異なる型式及びスイッチ・インタフェースにおけるチャネルの異 なる型式に対するシステム構成のデータベース・マップを維持する。このデータ ベース情報を使用して、これらのプロセッサは、群スイッチ・サブシステム３０ を通してのスイッチング経路の動作及び経路選択を制御する。 特に、サブレート・スイッチ・モジュール３８は、８つの（０〜７）ＴＳＭ３ ４’によってノーマル・レート群スイッチに接続される。各ＴＳＭ３４’インタ フェースは、５１２タイムスロットを含む。上に説明したように、サブレート・ スイッチ・モジュール内の各出タイムスロットの各ビットは、サブレート・スイ ッチ・モジュール制御記憶素子内の１位置に相当する。それゆえ、各制御記憶素 子位置の内容は、読み出されるスイッチ記憶素子（ＳＳ）内の指定ビットを定義 する。８ｋｂｐｓより多いチャネルを接続するために、地域プロセッサは、２つ 以上の制御記憶素子位置内にアドレスを書き込まなければならない。例えば、２ ４ｋｂｐｓ接続（ノーマル・レート８ビット・タイムスロットの３ビット）を設 定するために、３つのアドレスを制御記憶素子（すなわち、ビット当たり１制御 記憶素子）に書き込まなければならない。 群スイッチ・サブシステムの実際の詳細なアーキテクチャ及び動作は知られて おり、ここには繰り返さない。短く云うと、時間スイッチ・モジュール（ＴＳＭ ）は時間スイッチングを実現し、かつ空間スイッチ・モジュール（ＳＰＭ）は空 間スイッチングを実現する。ＴＳＭは種々のスイッチ記憶素子を使用して音声サ ンプルの伝送及び受信をハンドルする。音声サンプルは、固定順序で入音声記憶 素子内へ書き込まれるが、しかし、これらのサンプルが読み出されるとき、その 順序は制御記憶素子内のアドレスによって決定される。時間スイッチ・モジュー ルはまた追加制御記憶素子を有し、この記憶素子は群スイッチ・モジュールを通 して音声及びデータを選択的に転送するために空間スイッチ・モジュール（ＳＰ Ｍ）内の電子ゲートの動作を制御するのに使用される。要するに、この空間スイ ッチ制御記憶素子は、入ＴＳＭと出ＴＳＭを接続するために使用される。 図１４は、この群スイッチ実施例内の１特定実現アーキテクチャを示す。群ス イッチ・サブシステム内のサブレート・スイッチ・モジュール１２の便利な実現 及び保守を提供するために、サブレート・スイッチ・モジュール１２は、時間ス イッチ・モジュール（ＴＳＭ）の寸法に相当するユニットに区分されてよい。１ つの区分ユニットは、例えば、図８、９、及び１０に示されているものに相当す る。この区分を用いて、サブレート・スイッチ記憶素子マトリックスは、サブレ ート・スイッチ・ユニット４２に分割される。各サブレート・スイッチ・ユニッ ト４２は、単一時間スイッチング・モジュール（ＴＳＭ）のみへ達する出線 （ｏｕｔｌｅｔ）を含む。更に、各サブレート・スイッチ・ユニット４２は、サ ブレート・スイッチング・モジュール（ｓｕｂｒａｔｅ ｓｗｉｔｃｈｉｎｇ ｍｏｄｕｌｅ（ＳＲＳＭ））３４’に接続されたＴＳＭからの入線 （ｉｎｌｅｔ）を含む。 この群スイッチ・サブシステム（ｇｒｏｕｐ ｓｗｉｔｃｈ ｓｕｂｓｙｓｔｅｍ）（ＧＳＳ））内でデマンド時に双方向サブレート接続を設 定し及び解放する手順を説明する。「デマンド時」サブレート接続は、ＧＳＳ利 用者からのサブレート経路信号の発生によって開始される。この信号は、入ＧＳ Ｓ−ＭＵＰ、入サブチャネル位置、出サブチャネル位置、出ＧＳＳ−ＭＵＰに関 係するデータを含む。サブチャネル位置に関係したデータはまた、必要とされた サブレート接続の特定レートを識別する。 サブレート接続命令を受信すると、中央プロセッサ又は地域プロセッサは、図 ３に関連して上に説明したサブレート接続を構成する３つの経路、すなわち、入 搬送、出搬送、及びサブレート・スイッチ経路を確立する。もちろん、入搬送接 続及び出搬送接続をデマンド時接続として又は半永久接続として確立してよい。 サブレート双方向接続の解放はＧＳＳ利用者によって注文（ｏｒｄｅｒ）され、 解放信号はｉｎ−ＭＵＰ及びｉｎ−ＭＵＰ内サブチャネル位置を含む。いったん 受信されると、サブレート・スイッチ内のサブレート接続は解放される。２つの 搬送接続は、もしこれら上に他のサブレート接続が存在しないならば、解放され る。 本発明によるアドオン・サブレート・スイッチの他の応用例は、（ＧＳ６４Ｋ に基づく群スイッチ・サブシステムのような充分に確立した現存するスイッチ設 計に対立するものとして）現在発展しつつあるスイッチング主電気通信スイッチ 技術に関係する。このような新たに開発された技術の例は、図１５に示されたユ ニスイッチ（Ｕｎｉｓｗｉｔｃｈ）に基づくエリクソン群スイッチ・サブシステ ムである。ユニスイッチは、６４ｋｂｐｓタイムスロットを用いる１２５マイク ロ秒フレームに基づく同期転送モード（ｓｙｎｃｈｒｏｎｏｕｓ ｔｒａｎｓｆｅｒ ｍｏｄｅ（ＳＴＭ））である。ユニスイッチは、基本的に、 無閉そく時間−空間スイッチであって内部経路選択を必要とせず、したがって、 そのスイッチを通して最少限の時間遅延しかもたらさない。ユニスイッチ１００ は、ユニスイッチ・コア１０２、端末接続ユニット（ｔｅｒｍｉｎａｌ ｃｏｎｎｅｃｔｉｏｎ ｕｎｉｔ（ＴＣＵ））１０４、及び端末ユニット （ｔｅｒｍｉｎａｌ ｕｎｉｔ（ＴＵ））１０６上に設置されたスイッチ終端ユ ニットを含む。ユニスイッチに接続されたどれもが端末ユニット（ＴＵ）１０６ である。端末ユニットは、利用者とユニスイッチをインタフェースする。ＳＴＵ はＴＵ上に設置されたスイッチ・ポートであって、ユニスイッチ内の２つのユニ ット間に使用されるＵＳＩインタフェースを発生又は終端させる。異なるビット ・レートを用いる２つのインタフェースが備わり、これらは、すなわち、ＵＳＩ ２及びＵＳＩ４である。ＴＵは、ユニスイッチ・コアに直接に又はＴＣＵを経由 して接続されてよい。ＴＣＵ１０４はマルチプレクサであって、接続された端末 ユニット１０６とユニスイッチ・コア１０２との間のデータがこれらのマルチプ レクサ内でマップされる。これらのマルチプレクサ内ではスイッチングは行われ ず、それであるからタイムスロット順序が保存される。 ＧＳ６４Ｋに基づく群スイッチ・サブシステムのように、ユニスイッチの詳細 なアーキテクチャ及び動作は、本発明の主題ではない。しかしながら、ユニスイ ッチの更に詳細な説明は、論文「ユニスイッチ−新フレキシブルＳＴＭスイッチ 製造構想」、ペータ・ルンド及びスチュア・ロー、エリクソン・レビュ−３号、 １９９５、ページ２〜１２（”Ｕｎｉ−Ｓｗｉｔｃｈ−Ａ Ｎｅｗ Ｆｌｅｘｉｂｌｅ ＳＴＭ Ｓｗｉｔｃｈ Ｆａｂｒｉｃ Ｃｏｎｃｅｐｔ，” ＰｅｔｅｒＬｕｎｄｈ ａｎｄ Ｓｔｕｒｅ Ｒｏｏｓ ｆｒｏｍ ｔｈｅ Ｅｒｉｃｓｓｏｎ Ｒｅｖｉｅｗ Ｎｏ．３， １９９５，ｐａｇｅｓ２−１２ ）に載っている。 図１５はまた、ノーマル・レート・ユニスイッチ１００へ追加されたサブレー ト・スイッチ・ユニット（ｓｕｂｒａｔｅ ｓｗｉｔｃｈ ｕｎｉｔ （ＳＲＵ））１０８を示す。それゆえ、ユニスイッチ・コア１０２を見わたすと 、サブレート・ユニット１０８はＴＣＵと見える。代わりに、サブレート・スイ ッチング・モジュールを、図１６に示されたようにユニスイッチ・コア１０２の ノーマル・レート・ボードを収容する同じマガジン内に挿入することができる特 別ボードとして実現された増設ユニットとして組み込むこともできる。 ユニスイッチ内に使用されたサブレート・スイッチの特定例が図１７に示され ている。サブレート・スイッチ・マトリックスは、構成及び動作上図８に示され たサブレート・スイッチに類似している。フレームの１つの入ＵＳＩ４部分は８ つの論理スイッチ記憶素子（ＳＳ）に記憶され、各記憶素子内に２５６０×８ビ ットがある。１つの制御記憶素子（ＣＳ）が出力ビット当たり各タイムスロット 語の各ビットの読出しを制御する。それゆえ、この例では、１つの記憶素子は２ ５６０×１８ビットであり、１ビットは２つのユニスイッチ・インタフェース （ＵＳＩ４）リンクの１つをアドレス指定するために使用され、１２ビットは２ ５６０位置をアドレス指定するために使用され、３ビットはアドレス指定された 位置で８ビット・タイムスロットからの１ビットをアドレス指定するために使用 され、及び２ビットは出サブチャネルが空き又は話中であるかどうか定義しかつ 上に引用した論文に説明されたオフセット・スイッチング機構をハンドルするた めに使用される。制御記憶素子は、単一スイッチ記憶素子位置をアドレス指定し 、タイムスロットを読み出し、次いで、８：１マルチプレクサを駆動してこのタ イムスロットのアドレス・ビットを選択させこれを出タイムスロットの適切なビ ット位置に挿入させる（サブチャネル・スイッチング）。制御記憶素子はまた、 アドレス指定されたＵＳＩ入力を選択するように２：１マルチプレクサを制御す る。図８〜１０について説明されたスイッチ・メモリからの読み出されるタイム スロットと対照的に、図１７に示されたアーキテクチャは、個々のビットがその メモリから読み出されたタイムスロットからまず選択され、その後、データ・メ モリ自体が選択されると云うようになっている。機能的にこれら２つの実施例は 類似しており、差異は実現の差異である。 図１７に示されたものとの比較されるサブレート・スイッチの構造を実現する 他の実施例が、単一ＵＳＩ４ポートに対して図１８に示されている。ＵＳＩ４ポ ートは、ユニスイッチ・コアのポートであって、ここでＵＳＩ４インタフェース が終端される。このポートに受信された時分割多重化信号は、２５６０タイムス ロットを含む。図１８における実現に当たっては、５サイクルが１タイムスロッ ト・サイクル内の書込み及び（又は）読出しに利用可能であると想定している。 メモリを少数のメモリ・ブロックに合体するために、４つの制御記憶素子によっ て制御されるスイッチ記憶メモリの４つの論理列を４つの制御記憶素子によって 制御されるデータ・メモリの１つの物理列を使用して実現する。全ての列が同じ データを含むから、各タイムスロットをメモリに１回書き込みかつ４回読み出す ことができる。 図１８は、図１７に表された８つのＳＳと８つの８：１セレクタの１行の実現 を表す。各５ポート・メモリ・ブロック（ＳＳ−Ａ及びＳＳ−Ｂ）が２５６０× ８ビットを記憶するように構成されると想定すると、各メモリ・ブロックは読出 し又は書込みのために５つの独立ポートを使用してタイムスロット・サイクル中 ５回アクセスされる。入ＵＳＩ４フレームを記憶するために、１つの物理スイッ チが１つのメモリ・ブロック上に構築される。１アクセス・ポートが入タイムス ロットを書き込むために使用されるので、１タイムスロット・サイクル中に４読 出し動作が有効である。出力ＵＳＩ４フレームのタイムスロット内の単一ビット 上で時間スイッチングを遂行するために、８読出しアクセス、すなわち、出力タ イムスロット内でビット位置当たり１アクセスが遂行される。１タイムスロット 内に８読出しを完遂するために、入フレームを記憶するのに使用されるスイッチ 記憶素子は２倍になるが、これは１書込みアクセス後は４読出しアクセスだけ利 用可能であることのためである。結果として、ＳＳ−Ａ及びＳＳ−Ｂとラベルさ れた２つのスイッチ記憶素子は、各々が１つのメモリ・ブロックに相当するもの であって、入力ポートからのＵＳＩフレームを記憶するために使用される。出Ｕ ＳＩ４のタイムスロットの第１の４ビットはＳＳ−Ａメモリから読み出され、及 び第２の４ビットはＳＳ−Ｂメモリから読み出される。出ＵＳＩ４タイムスロッ トの各ビット毎に、１読出しサイクル内に各メモリ・ブロックから読み出される ８ビットを取り扱う８ビット・バスがある。８：１マルチプレクサは、そのバス からのビットの選択を遂行してこれをそのビット位置へ挿入する。２つのＵＳＩ ４インタフェースを終端させる図１７に示されたスイッチ・マトリックスに対し ては、図１８の構成は、２×２マトリックスで繰り返される。その場合、２：１ マルチプレクサがその列内の２つのＳＳの１つから適切なビットを選択する。 それゆえ、本発明では、サブレート・チャネル・スイッチングが、サブレート ・チャネルの最適スイッチングのために設計されたモジュール・アドオン・サブ レート・スイッチを使用して効率的に遂行される。そのようにして、ノーマル・ レートで自体をスイッチするように設計されたノーマル・レート・スイッチは引 き続きそのように動作してよくかつサブレート・スイッチを専用することができ る。サブレート・スイッチ・アーキテクチャのアドオン・モジュール性は、ノー マル・レート・スイッチ・アーキテクチャへのその最少限の影響のゆえに、特に 利点に富む。更に、これらのアーキテクチャは、ノーマル・スイッチング及びサ ブレート・スイッチングの両方が必要とされる通信応用に対して効率的なスイッ チングを許す。上に説明した模範的実施例は特定ノーマル・レート・スイッチ・ アーキテクチャへのサブレート・スイッチの種々の実現を示したが、技術の熟練 者が承知するであろうように、本発明を他のスイッチ・アーキテクチャに同様に 充分に適応させることができる。 本発明を最も実際的かつ好適な実施例であると現在考えられるものに関連して 説明したが、云うまでもなく、本発明は開示した実施例に限定されるのではなく 、かえって、添付の請求の範囲の精神と範囲に含まれる種々の変形構成及び等価 構成に及ぶと意図する。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年５月１２日（１９９８．５．１２） 【補正内容】 請求の範囲 1. ディジタル電気通信スイッチング・システムであって、 多数の双方向スイッチ・ポートによって多数の入タイムスロット化ディジタル 線路と多数の出タイムスロット化ディジタル線路とに接続された主データ伝送レ ート・スイッチであって、各タイムスロットがデータの所定数のビットを含み、 第１データ伝送レートで前記スイッチ・ポートのどれか１つから受信したタイム スロットを前記スイッチ・ポートの他の１つへスイッチする前記主データ伝送レ ート・スイッチと、 前記主スイッチに接続され、前記第１データ伝送レートと異なるデータ伝送レ ートでタイムスロット内の前記所定数より少ない１つ以上のビットを選択的にス イッチするサブレート・スイッチとを包含し、前記サブレート・スイッチが 入力タイムスロットを記憶するデータメモリの１つ以上の列と１つ以上の行と であって、各列が出力タイムスロット内の単一ビットに相当する前記１つ以上の 列と前記１つ以上の行と、 サブレート・スイッチを通して前記選択されたタイムスロット内に含まれた１ つ以上の個々のビットの選択性スイッチングを可能にするために１つ以上の行メ モリ内のタイムスロットを選択しかつ１つ以上の列メモリを選択する選択機構と を含むディジタル電気通信スイッチング・システム。 2. 請求項１記載のシステムにおいて、複数の低速データ・レート・チャネル が単一第１データ・レート・タイムスロット上へ多重化されかつ前記主スイッチ によって入力スイッチ・ポート上で受信されかつ前記サブレート・スイッチへ経 路選択され、前記サブレート・スイッチが前記第１データ伝送レートより低速で あるデータ伝送レートで各低速データ・レート・チャネルをあて先スイッチ・ポ ートへ個々に経路選択するシステム。 3. 請求項１記載のシステムにおいて、前記異なるデータ伝送レートが複数の 低速データ伝送レートの１つであるシステム。 4. 請求項３記載のシステムにおいて、前記第１データ伝送レートが６４ｋｂ ｐｓであり、かつ前記複数の低速データ伝送レートが８ｋｐｓと、１６ｋｐ Ｓと、３２ｋｐｓと、４０ｋｐｓと、４８ｋｐｓと、５６ｋｐｓとであるシステ ム。 5. 請求項１記載のシステムにおいて、前記サブレート・スイッチが無閉そく 時間−空間構成スイッチであるシステム。 6. 請求項５記載のシステムにおいて、前記主スイッチが入力スイッチ・ポー トに接続された複数の第１時間段と、中間空間スイッチング段と、一方の側で前 記空間スイッチング段に接続されかつ反対側で出力スイッチ・ポートに接続され た複数の他の時間スイッチング段とを有する時間−空間−時間構成スイッチであ るシステム。 7. 請求項５記載のシステムにおいて、前記主スイッチが時間−空間構成無閉 そくスイッチであるシステム。 8. 請求項７記載のシステムにおいて、前記サブレート・スイッチが前記時間 −空間構成主スイッチのモジュール増設部として追加されるシステム。 9. 請求項１記載のシステムにおいて、前記入線路と前記主線路とに接続され ない他の主スイッチ・ポートが前記サブレート・スイッチの入力ポートと出力ポ ートとに接続されるシステム。 １０. 請求項１記載のシステムであって、 複数の制御メモリであって、前記マトリックス内の前記データ・メモリの列の １つに相当する各制御メモリが単一出力ビットを発生するために前記列内のデー タ・メモリの１つから１つのタイムスロットの１つのビットをアドレス指定によ り選択し、前記制御メモリによって選択された出力ビットが出力タイムスロット に組み合わされかつ前記主スイッチへ復帰させられる、前記複数の制御メモリを 更に包含するシステム。 １１. 請求項１０記載のシステムにおいて、行メモリの各々と列メモリの各 々とがタイムスロットのフレームを記憶するランダム・アクセス・メモリであり 、各タイムスロットが相当する制御メモリによって個々にアドレス指定可能であ り、かつ前記選択機構が前記列内の前記データ・メモリの１つからタイムスロッ トを選択するために前記相当する制御メモリによって制御される第１マルチプレ クサとその選択されたタイムスロットから個々のビットを選択する第２マルチプ レク サとを含むシステム。 １２. 請求項１記載のシステムにおいて、１つ以上の列データ・メモリがタ イムスロット当たり複数回読み出されるシステム。 １３. 請求項１２記載のシステムにおいて、前記列マトリックス内の１つ以 上の列データ・メモリがタイムスロット当たり複数回書き込まれるシステム。 １４. 請求項１２記載のシステムであって、 複数の読出し動作中前記セレクタによって発生された個々のビットを８ビット ・タイムスロットに組み合わせるデマルチプレクサ を更に包含するシステム。 １５. 請求項14記載のシステムであって、 タイムスロット・データの入力源の数より少ない列マトリックス内の前記デー タ・メモリの数に相当する複数のマルチプレクサ を更に包含し、 前記複数のマルチプレクサが前記入力源の１つからタイムスロット・データを タイムスロット当たり複数回書き込むために使用される システム。 １６. 請求項１２記載のシステムであって、 前記１つ以上のデータ・メモリからタイムスロット当たり複数の読出し回数に 等しい数の個々のビットをアドレス指定により選択しかつ読み出す制御メモリを 更に包含するシステム。 １７. 第１レートでタイムスロット化チャネルをスイッチするノーマル・レ ート・スイッチと前記第１レートより低速の複数のレートの１つでタイムスロッ ト化チャネル内の１つ以上のビットをスイッチするために前記第１レート・スイ ッチに接続された第２サブレート・スイッチとを使用するスイッチング・システ ムにおいて、前記サブレート・スイッチが 前記ノーマル・レート・スイッチから受信されたサブレート・データを有する タイムスロットを記憶するデータ・メモリの１つ以上の列と、 サブレート・スイッチを通して１つ以上の個々のビットの選択スイッチングを 可能にするために前記データ・メモリ内のタイムスロットを選択しかつ選択され たタイムスロット内の個々のビットを選択するセレクタと を含むシステム。 １８. 請求項１７記載のシステムにおいて、前記サブレート・スイッチがデ ータ・メモリの複数の行と複数の列とのマトリックスを含み、かつ前記セレクタ が、複数の制御メモリであって、各制御メモリが、タイムスロット内のビットの 数に等しい数の前記制御メモリから同じ時間にアドレス指定により選択された出 力ビットが出力タイムスロットに組み合わされかつ前記ノーマル・レート・スイ ッチへ復帰させられるように、単一出力ビットを発生するために列内のデータ・ メモリの１つから１つのタイムスロットの１つのビットをアドレス指定により選 択する前記複数の制御メモリ を含むシステム。 １９. 請求項１８記載のシステムにおいて、各データ・メモリがタイムスロ ットのフレームを記憶するランダム・アクセス・メモリであり、各タイムスロッ トが相当する制御メモリによって個々にアドレス指定可能であり、かつ前記セレ クタが前記列内の前記データ・メモリの１つからタイムスロットを選択するため に相当する制御メモリによって制御される第１マルチプレクサとその選択された タイムスロットから個々のビットを選択する第２マルチプレクサとを含むシステ ム。 ２０. 請求項１７記載のシステムにおいて、複数の列マトリックスがあり、 各列マトリックスが出力タイムスロットに含まれた単一ビットに相当し、及び各 列マトリックス毎に相当する単一制御メモリがあるシステム。 ２１. 請求項１７記載のシステムにおいて、前記列マトリックスのデータ・ メモリがタイムスロット当たり複数回読み出されるシステム。 ２２. 請求項１７記載のシステムにおいて、前記列マトリックス内の１つ以 上の列データ・メモリがタイムスロット当たり複数回書き込まれるシステム。 ２３. 請求項１７記載のシステムであって、 複数の読出し動作中前記セレクタによって発生された個々のビットを８ビット ・タイムスロットに組み合わせるデマルチプレクサ を更に包含するシステム。 ２４. 請求項２３記載のシステムであって、 タイムスロット・データの入力源の数より少ない列マトリックス内の前記デー タ・メモリの数に相当する複数のマルチプレクサ を更に包含し、 前記複数のマルチプレクサが前記入力源の１つからタイムスロット・データを タイムスロット当たり複数回書き込むために使用される システム。 ２５．種々の入ディジタル電話チャネルと種々の出ディジタル電話チャネルと に多数の双方向スイッチ・ポートによって接続されたノーマル・レート・スイッ チと、前記ノーマル・レート・スイッチに接続されサブレート・スイッチであっ て、入力タイムスロットのフレームを記憶するデータ・メモリの複数の列と複数 の行とを含み、各列が出力タイムスロット内の単一ビットに相当する前記サブレ ート・スイッチとを含むスイッチであって異なるデータ・レートを有する前記ス イッチにおいて、ディジタル電話チャネルをスイッチする前記スイッチにおいて 、前記ノーマル・レート・スイッチの入ポートにノーマル・レート・チャネルの 部分として受信されたサブレート・チャネルをサブレート・スイッチする方法で あって、 （ａ） 前記ノーマル・レート・スイッチの前記入ポートに受信されたタイム スロットを前記ノーマル・レート・スイッチを通してノーマル・レート経路上を 前記ノーマル・レート・スイッチの出ポートへ経路選択し、次いで、第１リンク 接続上を前記サブレート・スイッチの入ポートへ経路選択するステップであって 、各サブレート・スイッチ入ポートがデータ・メモリの行の１つに相当する前記 経路選択するステップと、 （ｂ） 前記サブレート・スイッチの前記入ポートと前記サブレート・スイッ チの出ポートとの間で前記サブレート・スイッチを通してサブレート・スイッチ ング経路を確立するステップであって、タイムスロットと前記行の１つ内の１つ 以上の列メモリとをアドレス指定することを含む前記確立するステップと、 （ｃ） 前記サブレート・スイッチング経路上を前記サブレート・チャネルを 経路選択するステップと、 （ｄ） 前記サブレート・チャネルを１つ以上の他のサブレート・チャネルと 一緒に新ノーマル・レート・チャネルとして第２リンク接続上を前記サブレート ・スイッチの前記出ポートから前記ノーマル・レート・スイッチの他の入ポート へ経路選択し、次いで前記ノーマル・レート・スイッチを通して前記ノーマル・ レート・スイッチの他の出ポートへ経路選択するステップと を包含する方法。 ２６. 請求項２５記載の方法において、前記ノーマル・レート・スイッチ内 の第１スイッチされた接続と第２スイッチされた接続とが半永久接続である方法 。 ２７. 請求項２５記載の方法において、前記ノーマル・レート・スイッチ内 の前記第１スイッチされた接続と前記第２スイッチされた接続とは第１呼に対す るデマンド時に確立される方法。 ２８. 請求項２７記載の方法において、前記第１呼に対して確立された前記 ノーマル・レート・スイッチ内の前記第１スイッチされた接続と前記第２スイッ チされた接続との１つは後続第２呼のために維持される方法。 ２９．現存する電気通信スイッチ用にサブレート・チャネルのスイッチングを 遂行するために前記現存する電気通信スイッチにモジュールの形で接続されたモ ジュール・サブレート電気通信スイッチであって、 サブレート・チャネルを含む前記現存する電気通信スイッチからの入タイムス ロットを記憶するメモリのアレーと、 サブレート・チャネルに相当する各記憶されたタイムスロット内の１つ以上の 個々のビットを前記メモリから選択的にアクセスするコントローラと、 出タイムスロットを発生するために前記アクセスされたサブレート・チャネル の特定のものを選択しかつ出力する選択機構であって、入タイムスロット内の異 なるサブレート・チャネルが異なる出タイムスロット内へスイッチされる前記選 択する機構と を包含するモジュール・サブレート電気通信スイッチ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ， ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 1. 多数の双方向スイッチ・ポートによって多数の入タイムスロット化ディジ タル線路と多数の出タイムスロット化ディジタル線路とに接続された主データ伝 送レート・スイッチであって、各タイムスロットがデータの所定数のビットを含 み、第１データ伝送レートで前記スイッチ・ポートのどれか１つから受信したタ イムスロットを前記スイッチ・ポートの他の１つへスイッチする前記主データ伝 送レート・スイッチと、 前記主スイッチに接続され、前記第１データ伝送レートと異なるデータ伝送レ ートでタイムスロット内の前記所定数より少ない１つ以上のビットを選択的にス イッチするサブレート・スイッチと を包含するディジタル電気通信スイッチング・システム。 2. 請求項１記載のシステムにおいて、複数の低速データ・レート・チャネル が単一第１データ・レート・タイムスロット上へ多重化されかつ前記主スイッチ によって入力スイッチ・ポート上で受信されかつ前記サブレート・スイッチへ経 路選択され、前記サブレート・スイッチが前記第１データ伝送レートより低速で あるデータ伝送レートで各低速データ・レート・チャネルをあて先スイッチ・ポ ートへ個々に経路選択するシステム。 3. 請求項１記載のシステムにおいて、前記異なるデータ伝送レートが複数の 低速データ伝送レートの１つであるシステム。 4. 請求項３記載のシステムにおいて、前記第１データ伝送レートが６４ｋｂ ｐｓであり、かつ前記複数の低速データ伝送レートが８ｋｐｓと、１６ｋｐｓと 、３２ｋｐｓと、４０ｋｐｓと、４８ｋｐｓと、５６ｋｐｓとであるシステム。 5. 請求項１記載のシステムにおいて、前記サブレート・スイッチが無閉そく 時間−空間構成スイッチであるシステム。 6. 請求項５記載のシステムにおいて、前記主スイッチが入力スイッチ・ポー トに接続された複数の第１時間段と、中間空間スイッチング段と、一方の側で前 記空間スイッチング段に接続されかつ反対側で出力スイッチ・ポートに接続され た複数の他の時間スイッチング段とを有する時間−空間−時間構成スイッチであ るシステム。 7. 請求項５記載のシステムにおいて、前記主スイッチが時間−空間構成無閉 そくスイッチであるシステム。 8. 請求項７記載のシステムにおいて、前記サブレート・スイッチが前記時間 −空間構成主スイッチのモジュール増設部として追加されるシステム。 9. 請求項１記載のシステムにおいて、前記入線路と前記主線路とに接続され ない他の主スイッチ・チャネル・ポートが前記サブレート・スイッチの入力ポー トと出力ポートとに接続されるシステム。 １０. 請求項１記載のシステムにおいて、前記サブレート・スイッチが タイムスロット・データを記憶するデータ・メモリのマトリックスと、 可変レート・スイッチを通してタイムスロット内に含まれた１つ以上の個々の ビットの選択性スイッチングを可能にするために前記データ・メモリの１つ内の タイムスロットを選択しかつ前記選択されたタイムスロット内の個々のビットを 選択する選択機構と を含むシステム。 １１. 請求項10記載のシステムにおいて、前記マトリックスがメモリの複数 の列と複数の行とを含み、前記システムであって、 複数の制御メモリであって、前記マトリックス内の前記データ・メモリの列の １つに相当する各制御メモリが、タイムスロット内のビットの数に等しい数の前 記制御メモリからの出力ビットが出力タイムスロットに組み合わされかつ前記主 スイッチへ復帰させられるように、単一出力ビットを発生するために前記列内の データ・メモリの１つから１つのタイムスロットの１つのビットをアドレス指定 により選択する前記複数の制御メモリ を更に包含するシステム。 １２. 請求項１１記載のシステムにおいて、各データ・メモリがタイムスロ ットのフレームを記憶するランダム・アクセス・メモリであり、各タイムスロッ トが相当する制御メモリによって個々にアドレス指定可能であり、かつ前記選択 機構が前記列内の前記データ・メモリの１つからタイムスロットを選択するため に 前記相当する制御メモリによって制御される第１マルチプレクサとその選択され たタイムスロットから個々のビットを選択する第２マルチプレクサとを含むシス テム。 １３. 請求項１記載のシステムにおいて、前記サブレート・スイッチが タイムスロット・データを記憶するデータ・メモリの複数の列マトリックスと 、可変レート・スイッチを通して１つ以上の個々のビットの選択スイッチングを 可能にするために前記データ・メモリの１つ内のタイムスロットを選択しかつ選 択されたタイムスロット内の個々のビットを選択する各列毎のセレクタと、 を含み、 データ・メモリの各列マトリックスのデータ・メモリがタイムスロット当たり 多数回読み出される システム。 １４. 請求項１３記載のシステムであって、 制御メモリであって、各々が前記列内の前記データ・メモリからタイムスロッ ト当たり複数の読出し回数に等しい数の個々のビットをアドレス指定により選択 しかつ読み出す前記制御メモリ を更に包含するシステム。 １５. 第１レートでタイムスロット化チャネルをスイッチする第１ノーマル ・レート・スイッチと前記第１レートより低速の複数の第２レートの１つでタイ ムスロット化チャネル内の１つ以上のビットをスイッチするために前記第１レー ト・スイッチに接続された第２サブレート・スイッチとを使用するスイッチング ・システムにおいて、前記サブレート・スイッチが 前記第１レート・スイッチから受信されたサブレート・データを有するタイム スロットを記憶するデータ・メモリのマトリックスと、 サブレート・スイッチを通して１つ以上の個々のビットの選択スイッチングを 可能にするために前記データ・メモリの１つ内のタイムスロットを選択しかつ選 択されたタイムスロット内の個々のビットを選択するセレクタと を含むシステム。 １６. 請求項１５記載のシステムにおいて、前記マトリックスがデータ・メ モ リの複数の列と複数の行とを含み、前記システムであって、 複数の制御メモリであって、各制御メモリが、タイムスロット内のビットの数 に等しい数の前記制御メモリから同じ時間にアドレス指定により選択された出力 ビットが出力タイムスロットに組み合わされかつ前記ノーマル・レート・スイッ チへ復帰させられるように、単一出力ビットを発生するために前記列内のデータ ・メモリの１つから１つのタイムスロットの１つのビットをアドレス指定により 選択する前記複数の制御メモリ を更に包含するシステム。 １７. 請求項１６記載のシステムにおいて、各データ・メモリがタイムスロ ットのフレームを記憶するランダム・アクセス・メモリであり、各タイムスロッ トが相当する制御メモリによって個々にアドレス指定可能であり、かつ前記セレ クタが前記列内の前記データ・メモリの１つからタイムスロットを選択するため に相当する制御メモリによって制御される第１マルチプレクサとその選択された タイムスロットから個々のビットを選択する第２マルチプレクサとを含むシステ ム。 １８. 異なるレートのディジタル電話チャネルをスイッチする方法であって 、 第１スイッチング・レートで双方向スイッチ・ポートを介して多数の入ディジ タル電話チャネルのどれか１つと多数の出ディジタル電話チャネルのどれか１つ との間でノーマル・レート電気通信スイッチによって受信されたタイムスロット をスイッチするステップと、 前記ノーマル・レートからサブレート電気通信スイッチにサブレート・チャネ ルを含むタイムスロットを受信するステップと、 前記第１スイッチング・レートより低速の第２スイッチング・レートで前記サ ブレート・スイッチ内でサブレート・チャネルを選択的にスイッチしかつ前記ス イッチされたサブレート・チャネルを前記ノーマル・レート・スイッチへ復帰さ せるステップと を包含する方法。 １９. 請求項１８記載の方法であって、 チャネルが前記第１レート又は前記第２レートを維持するかどうかを判定する ために前記チャネルに関するスイッチング接続に対するリクエストを分析するス テップと、 第１レート・チャネルに関して、前記サブレート・スイッチに無関係の前記ノ ーマル・レート・スイッチを通してスイッチング経路を確立するステップと、 第２レート・チャネルに関して、前記ノーマル・レート・スイッチと前記サブ レート・スイッチとの両方を通してスイッチング経路を確立するステップと を更に包含する方法。 ２０. 請求項１９記載の方法において、前記処理するステップが 前記入チャネルを前記サブレート・スイッチにリンクするために前記ノーマル ・レート・スイッチ内に入第１レート・チャネル接続を確立するステップと、 前記出チャネルを前記サブレート・スイッチにリンクするために前記ノーマル ・レート・スイッチ内に出第１レート・チャネル接続を確立するステップと、 前記サブレート・スイッチ内に第２レート・チャネル接続を確立しかつ前記第 ２レート・チャネル接続を前記入第１レート・チャネル接続と前記出第１レート ・チャネル接続とに接続するステップと を更に含む方法。 ２１. 種々の入ディジタル電話チャネルと種々の出ディジタル電話チャネル とに多数の双方向スイッチ・ポートによって接続されたノーマル・レート・スイ ッチと前記ノーマル・レート・スイッチに接続されたサブレート・スイッチとを 含むスイッチであって、異なるデータ・レートを有するディジタル電話チャネル をスイッチする前記スイッチにおいて、前記ノーマル・レート・スイッチの入ポ ートにノーマル・レート・チャネルの部分として受信されたサブレート・チャネ ルをサブレート・スイッチする方法であって、 （ａ） 前記ノーマル・レート・スイッチの前記入ポートに受信されたタイム スロットを前記ノーマル・レート・スイッチを通してノーマル・レート経路上を 前記ノーマル・レート・スイッチの出ポートへ経路選択し、次いで、第１リンク 接続上を前記サブレート・スイッチの入ポートへ経路選択するステップと、 （ｂ） 前記サブレート・スイッチの前記入ポートと前記サブレート・スイッ チの出ポートとの間で前記サブレート・スイッチを通してサブレート・スイッチ ング経路を確立するステップと、 （ｃ） 前記サブレート・スイッチング経路上を前記サブレート・チャネルを 経路選択するステップと、 （ｄ） 前記サブレート・チャネルを１つ以上の他のサブレート・チャネルと 一緒に新ノーマル・レート・チャネルとして第２リンク接続上を前記サブレート ・スイッチの前記出ポートから前記ノーマル・レート・スイッチの他の入ポート へ経路選択し、次いで前記ノーマル・レート・スイッチを通して前記ノーマル・ レート・スイッチの他の出ポートへ経路選択するステップと を包含する方法。 ２２. 請求項２１記載の方法において、前記ノーマル・レート・スイッチ内 の第１スイッチされた接続と第２スイッチされた接続とが半永久接続である方法 。 ２３. 請求項２１記載の方法において、前記ノーマル・レート・スイッチ内 の前記第１スイッチされた接続と前記第２スイッチされた接続とが第１呼に対す るデマンド時に確立される方法。 ２４. 請求項２３記載の方法において、前記第１呼に対して確立された前記 ノーマル・レート・スイッチ内の前記第１スイッチされた接続と前記第２スイッ チされた接続との１つは後続第２呼のために維持される方法。 ２５．複数の通信線路上へ時分割多重化された可変レート・ディジタル・トラ フィック・チャネルをスイッチする方法であって、 第１レート・スイッチを使用して第１レートで伝送されたチャネルをスイッチ するステップと、 前記第１レートより低速の第２レートで伝送されたチャネルを第１レート・ス イッチから第２レート・スイッチへ経路選択するステップと、 前記第２レート・スイッチ内で時間に関してかつ空間に関して前記サブレート ・チャネルをスイッチするステップと、 前記スイッチされたサブレート・チャネルを前記第１レート・スイッチへ復帰 させるステップと を包含する方法。 ２６. 現存する電気通信スイッチ用にサブレート・チャネルのスイッチング を遂行するために前記現存する電気通信スイッチにモジュールの形で接続された モ ジュール・サブレート電気通信スイッチであって、 サブレート・チャネルを含む前記現存する電気通信スイッチからの入タイムス ロットを記憶するメモリのアレーと、 サブレート・チャネルに相当する各記憶されたタイムスロット内の１つ以上の 個々のビットを前記メモリから選択的にアクセスするコントローラと、 出タイムスロットを発生するために前記アクセスされたサブレート・チャネル の特定のものを選択しかつ出力する選択機構であって、入タイムスロット内の異 なるサブレート・チャネルが異なる出タイムスロット内へスイッチされる前記選 択する機構と を包含するモジュール・サブレート電気通信スイッチ。 ２７．多数の双方向スイッチ・ポートによって多数の入タイムスロット化電話 線路と多数の出タイムスロット化電話線路とに接続された主データ伝送レート・ スイッチであって、各タイムスロットがデータの所定数のビットを含み、第１デ ータ伝送レートで前記スイッチ・ポートのどれか１つから受信したタイムスロッ トを前記スイッチ・ポートの他の１つへスイッチする前記主データ伝送レート・ スイッチと、 前記主レート・スイッチに接続され、前記第１データ伝送レートと異なるデー タ伝送レートでタイムスロット内の前記所定数より少ない１つ以上のビットを時 間に関してかつ空間に関して選択的にスイッチする可変レート・スイッチと を包含するディジタル電気通信スイッチング・システム。