JP3171841B2 - フォーマット・コンバータ - Google Patents

Description

【発明の詳細な説明】 （1.発明の分野） 本発明は、ディジタル・データ通信システムに関す
る。本発明は、特に、ビット・マッピングおよびフレー
ム整合手法を用いて、（１）第１の予め定めた低速（サ
ブレート）回路プロトコルに従って高速の直列ビット・
ストリームに初めに置かれた低速回路データを見出して
抽出し、かつ（２）フォーマットし直した高速の直列デ
ータ出力ストリームを生成して、抽出された低速回路デ
ータが第２の予め定めた低速回路プロトコルに従って該
ストリーム内に介挿される方法および装置に関する。こ
こに述べた方法および装置は、単一段の時分割多重化デ
ータ・フォーマットと２段の時分割多重化フォーマッ
ト、例えば、CCITTの規格X.50およびI.463プロトコル間
の変換に際して特に有効である。

（2.従来技術） 水準技術のディジタル・データ通信切り換えシステム
については、1987年10月１日出願の係属中の米国特許出
願第07/103,611号「高速通信処理システム」およびこれ
も1987年10月１日出願の係属中の米国特許出願第07/10
3,612号「ディジタル・データ通信システム」に記載さ
れたシステムが典型例である。参考のため本文に引用さ
れるこの両米国特許出願は、本願と同じ譲受け人に譲渡
されている。

前記の両米国特許出願に教示されたシステムは、フレ
ーム当たりｍ個のデータ・スロットと、スロット当たり
ｎ個のフラグメントとを持ち、合計（ｍ×ｎ）個のフレ
ーム当たりフラグメントを生じるものとして定義され
る。

例えば、米国特許出願第07/103,612号に教示された発
明は、T1回線を各々64Kbps幅の24個のスロットに分割す
ることを可能として、スロット当たり８個のフラグメン
ト（各々8Kbpsの帯域幅を表す）が画成される。このた
め、T1回線上に8Kbpsの信号チャネルを残して192個のフ
ラグメントを生じる。また、帯域幅の割付けは、与えら
れたノード内に2.048Mbpsのモジュール間リンク（IML）
となるように考えられ、ここで各々64Kbps幅の32スロッ
トを画成することができる（この場合も再び各々8Kbps
の８個のフラグメントとなる）。

前掲の両米国特許出願には、ビット・マップを用いて
システムの通信回線上の帯域幅の配分／配分解除を行う
ための手段、呼び輻輳（コール・ブロッキング）、競合
等を最小限度に抑えるように配分を行う方法、および与
えられたノードにおけるIMLを経て、ユーザ・インター
フェース（UI）、ネットワーク・プロセッサ（NP）、ス
イッチ・マトリックス（SM）、ネットワーク・インター
フェース（NI）等を介して顧客の構内設備（CPE）をノ
ード指向ネットワークに相互接続する方法についても教
示されている。

前掲の両米国特許出願に教示されたシステムは、低速
チャネルの多重化に関するCCITT規格I.463を遵守してい
る。また、これらのシステムは、フラグメント／スロッ
ト・パケットの切り換え能力、即ちI.463規格が対象と
された64Kbpsのスイッチング細分性（グラニュラリテ
ィ）と比較して改善されたスイッチング細分性を有す
る。

事例として先に述べた32スロット・スロット当たり８
フラグメントのIML帯域幅方式においては、規格I.463
は、（19.2Kbpsチャネルあるいはその約数として定義さ
れる）低速チャネルがスイッチへ転送される前に64Kbps
の帯域幅（全スロット）に割当てられることを規定して
いる。この規格I.463によれば、２階層の速度適合が低
速チャネル・データを64Kbpsパケット内で伝送するよう
に条件付けるよう行われる。

前掲の係属中の両米国特許出願に記載された如き水準
技術のシステムの改善されたスイッチング細分性および
帯域幅配分能力を前提として、本発明と同じ譲受け人に
譲渡された、1989年２月９日出願の係属中の米国特許出
願第 号「ディジタル・データ通信システムに
おける低速チャネルの多重化の方法および装置」の目的
は、低速チャネルの帯域幅配分に対する規格I.463に勝
る帯域幅利用の効率の改善にある。この係属中の米国特
許出願は、以下本文においては、「I.463規格の改善米
国特許出願」と呼ぶ。

通信システムのスイッチング能力（細分性）を充分に
利用できるようにすることもまたこのI.463規格の改善
米国特許出願の目的である。引用された米国特許出願に
おいて教示された発明が64Kbpsより小さなフラグメント
の切り換えを可能にしたため、低速チャネルの割当てが
スイッチの細分性にとって重要であり、このスイッチが
更にフラグメント・サイズの選択に理想的に整合できた
ならば望ましいことであることが認識された。

1989年２月９日出願の米国特許出願第 号もま
た、参考のため本文に引用される。

要約すれば、前記のI.463規格の改善米国特許出願
は、64Kbpsより優れた細分性（例えば、8Kbps）を有す
るスイッチング・システムに対して、如何にしてCCITT
規格I.463に勝る帯域幅の利用効率を改善するかについ
て記載している。

規格I.463に勝る帯域幅利用効率は、低速データ・チ
ャネルが8Kbpsフラグメントまたはその倍数に割当てら
れる新しい速度適合方式を実現することにより（先に述
べた事例の関係において）達成される。例えば、2.4Kbp
sのチャネルが8Kbpsのエンベロープに割当てられ、9.6K
bpsが２つの8Kbpsエンベロープに割当てられる、等であ
る。次に、多数のエンベロープ（各々が8Kbps幅）が多
重化されて、規格I.463の実現のための現在の方法およ
び装置に勝る８倍の改善の余地が生じる。事例の関係に
おいては、重要なことは、全64Kbpsのスロットに低速デ
ータを割当てる規格I.463ではなく、スイッチの8Kbpsの
細分性を用いることである。

CCITT規格I.463（およびその改善版）は、低速回路を
備えるディジタル通信システムにおいて万能に用いられ
るものではない。例えば、日本では低速回路データのフ
ォーマット化のためCCITT規格X.50の推奨事項（以下本
文において詳細に検討する）を適用する。もし広い領域
のネットワークが特に出力ビット・ストリームの低速デ
ータの設定に関して異なるフォーマット基準が認められ
るノードを含むべきならば、このようなネットワークに
おけるフォーマット変換を支持する方法および装置が、
これらの存在し得るノードにおけるユーザ間の通信を行
うように工夫される必要がある。

（発明の要約） 従って、本発明の目的は、低速回路データに対する異
なるデータ・フォーマッティング基準が有効である通信
ネットワークのノードを相互に通信できるようにする方
法および装置の提供にある。

本発明の別の目的は、フレーム整合、緩衝ならびにビ
ット・マップ駆動による再フォーマッティング手法を介
して上記の目的を達成するための方法および装置の提供
にある。

本発明の更に別の目的は、（１）第１の予め定めたプ
ロトコル（送出側のノードにより使用される）に従って
入力直列ビット・ストリームに埋め込まれた低速回路デ
ータを見出して抽出し、また（２）（目標ノードにおい
て使用される）第２の予め定めたプロトコルに従って、
抽出された回路データがフォーマットし直されて介挿さ
れる、受け取り側の（目標となる）ノードにより使用さ
れるべき出力ビット・ストリームを形成することによ
り、上記の変換を行う方法および装置の提供にある。

本発明の更に別のより特定の目的は、単一段の時分割
多重化データ・フォーマットと２段の時分割多重化デー
タ・フォーマット間（例えば、CCITTの規格X.50とI.463
を用いるノード間）の両方向変換を行うフォーマット・
コンバータの提供にある。

本発明の教示によれば、下記のように複数の低速デー
タ・フォーマット間の変換を行うように作動する方法お
よび装置が述べられる。

第１の手段は、目標ノードに関して非同期である直列
IMLストリームに盛り込まれた低速データを取り、この
ストリームにおいて受け取られた低速回路情報の開始を
識別するために利用される。IMLデータはフレームおよ
びチャネルに関して構成されるため、各IMLフレームの
開始は回路データを標定するために決定されねばならな
い。このデータは、第１の予め定めた低速のCCITTプロ
トコル（例えば、規格X.50）に従って、１つのフレーム
の個別の部分に盛り込まれる。

一旦データ・ストリームにおける低速回路の場所が同
定されると、入力低速回路情報が記憶装置において整合
され、ビット・マップ駆動フォーマット変換モジュール
（FCM）により操作される。このFCMは、目標ノードによ
り使用される低速回路データ・フォーマット・プロトコ
ル（例えば、規格I.463）に従って低速回路情報をアセ
ンブリし直した後、このフォーマットし直したビット・
ストリームを出力IML上に送出（出力）する。

本発明によれば、このプロセスは両方向性である。

更にまた、本発明の一実施態様によれば、フォーマッ
ト・コンバータ（FC）は、上記のビット・マップ駆動フ
ォーマット変換手法を用いて、単一段の時分割多重化デ
ータ・フォーマットおよび２段の時分割多重化フォーマ
ット（例えば、規格X.50およびI.463）間の変換を容易
にする。

本発明は、ネットワーク・システム構成における大き
な柔軟性を許容する。更に、本発明は、異なるフォーマ
ットあるいはフレームの整合の多数のチャネルを同時に
変換することを可能にする。

本発明の上記および他の目的および特徴については、
本発明の望ましい実施態様の詳細な説明および添付図面
を参照すれば、当業者には理解されよう。

（実施例） 第１図は、通信回線により相互に接続されたノード10
1、102、103および104からなる典型的なネットワークを
示している。このノードのあるものは、これらに接続さ
れたCPE設備を持つように示される。（ノード101はCPE1
05と接続された状態で示され、ノード104はCPE106と接
続された状態で示されている。）実施においては、ノー
ドはいずれもCPEが接続され得る。

与えられた１つのノードにおいて標準として定義され
る低速回路データ・フォーマッティングの形式について
は、例えば、ノード104は、規格X.50のフォーマッティ
ング規則が遵守される日本においてユーザの電話設備と
接続され得るが、ノード101は、規格I.463のフォーマッ
ティング規則が遵守される米国においてユーザ設備と接
続され得る。

第２図は、第１図に示されたものと同様な通信ネット
ワークにおける１つのノードの一例をブロック図で示し
ている。

例示のため、例えば広帯域のタイム・スロット・スイ
ッチである３つのスイッチ・マトリックス110、120およ
び130がそれぞれ、両方向の直列リンクを介して複数の
ユーザ・インターフェース（UI）112、122および132、
および複数のネットワーク・インターフェース（NI）11
1、121、131と接続された状態で示されている。更に、S
M110が、両方向性の直列リンクを介して、ネットワーク
・プロセッサ（NP）140およびパケット・プロセッサ（P
P）150と接続された状態で示されている。SM120は、類
似のデータ・リンクを介してNP141およびPP151と接続さ
れている。

開示されたシステムは高度に柔軟かつモジュール性に
富み、例示されたシステムは呈示を簡素化し明瞭にする
ように選定されたことを理解すべきである。このシステ
ムは、前記の構成要素の多くの可能な組合わせの一例に
過ぎない。より多数のあるいはより少数のスイッチ・マ
トリックス、ネットワーク・プロセッサ、パケット・プ
ロセッサ、ユーザ・インターフェースおよびネットワー
ク・インターフェースを本システムの呈示のため選定す
ることも可能である。個々のシステムの特定の設計は、
ノードに課される特定のデータ、音声その他の要件に依
存している。例えば、大量のパケット・スイッチングを
取り扱うシステムは、更に多くのパケット・プロセッサ
を必要とし得るがスイッチ・マトリックスはより少数で
済む。同様に、大量の回路スイッチング容量を取り扱う
システムは、より多くのスイッチング・マトリックスを
必要とし得るがパケット・プロセッサは１つでよい。

事例のノードにおける３つのスイッチ・マトリックス
およびその相互接続は略々同じであるため、SM110のみ
について詳細に論述することにする。望ましい実施態様
においては、SM110は16までのデータ・リンクを収容す
る16のI/Oポートを含む。このスイッチ・マトリックス
に対しては、他の数のI/Oポートを選定することもでき
る。以下に論述するように、これら16個のI/Oポート
は、個々にユーザ設備インターフェース、ネットワーク
設備インターフェース、パケット・プロセッサ、ネット
ワーク・プロセッサ、別のスイッチ・マトリックスと、
あるいはもしシステムにとって適当ならば、特殊目的の
フォーマット・コンバータ（180）あるいは外部プロセ
ッサ・インターフェース（190）と接続することも可能
である。この実施態様においては、全てのデータ・リン
クは2.048Mbpsで作動する。当業者は、異なるデータ速
度も使用し得ることを理解されよう。

ユーザ・インターフェース112は、音声、データおよ
びファックス情報を色々な顧客が提供する設備（CPE）1
15から受け取り、ユーザ・データをSM110へ提供するた
め必要なフォーマッティング、多重化、緩衝およびスイ
ッチング機能を実行するロジックを含む。各UI112はま
た、SM110からデータを受け取りデータを適当なユーザI
/Oデバイスへ提供するため必要なフォーマッティング、
多重化解除、緩衝およびスイッチング機能を実行するロ
ジックをも含む。

各NI111、例えばT1インターフェースは、SM110からデ
ータを受け取り適当なネットワーク（図示せず）に対し
データを提供するため必要なフォーマッティング、多重
化解除、緩衝およびスイッチングを実行するロジックを
含む。各NI111はまた、ネットワークからデータを受け
取りネットワークからのデータをSM110へ提供するため
必要なフォーマッティング、多重化、緩衝およびスイッ
チング機能を実行するロジックを含む。SM120および130
は、同様にユーザ・インターフェース113、114にそれぞ
れ接続され、またネットワーク・インターフェース12
1、131にそれぞれ接続される。

開示された実施態様においては、スイッチ・マトリッ
クスが物理的に密に接していることが、高い帯域幅の背
面（バック・プレーン）バス170を用いて、スイッチ・
マトリックス間の通信を取り扱うことを可能にする。こ
れは、スイッチ・マトリックス間の通信にスイッチ・マ
トリックスI/Oポートを専用化する必要を無くしてユー
ザ交信のためポートを解放する。高帯域幅のバスを使用
することは、付加的なスイッチ・マトリックスを許容
し、従ってシステムに組み込まれる付加的なユーザおよ
びネットワーク・インターフェースを許容するため充分
な帯域幅を提供するという利点を有する。しかし、もし
特定のシステムにおいて望ましければ、スイッチ・マト
リックス間の通信をデータ・リンクを介して取り扱うこ
とも可能である。

ネットワーク・プロセッサは、要求される情報の転送
を達成するため適当なスイッチ・マトリックス接続を確
保しまたはこれを終了するために適当な指令および情報
を提供する。パケット・プロセッサは、「レベル２」の
プロトコル変換プロセッサとして働き、また所要のプロ
トコル規格に従って情報を生成し、フォーマッティング
を行い、転送を制御することを受け持つ。上記の如く、
スイッチ・マトリックスは、データ・リンクを介してネ
ットワーク・プロセッサおよびパケット・プロセッサと
接続される。

システムの構成要素の相互接続の全体的な連携をもた
らすため、ネットワーク・プロセッサの１つが「マスタ
ー」として働かねばならない。このため、このマスター
は、それ自体のみならず他のネットワーク・プロセッサ
によっても確立される全ての切り換え接続について通報
されかつその記録を保持しなければならない。第２図か
ら判るように、ネットワークおよびパケット・プロセッ
サは各々、データ・リンクを介してスイッチ・マトリッ
クスの１つのみと直接接続される必要がある。本例にお
いては、NP140はデータ・リンクを介してSM110のみと接
続される。NP140から他の１つのスイッチ・マトリック
スへの切り換え指令あるいは他の情報は、SM110を経て
バス170を介してSM120あるいはSM130へ送られる。

データ・リンクによりスイッチ・マトリックスと接続
されることに加えて各ネットワークおよびパケット・プ
ロセッサは、標準的な並列プロセッサ・バス160を介し
てプロセッサ相互と通信することができる。例えば、メ
モリー161、ハードディスクおよび他の処理資源は、バ
ス160に対して取付けられ、バス160上でプロセッサによ
りアクセスすることができる。

先に簡単に述べた例示的なネットワークおよびノード
の作動については、前に引用した米国特許出願第07/10
3,611号に更に詳細に記載されている。また、３つまで
の2.4Kbpsの低速回路を8Kbpsのエンベロープに盛り込む
ことを可能にする改善された規格I.463の低速チャネル
の速度適合方式によるこのようなネットワークの動作に
ついては、参考のため本文に先に引用された米国特許出
願第 号において記載されている。

第３図は、本発明の教示に従って作動するフォーマッ
ト・コンバータ180として第２図に示されるフォーマッ
ト・コンバータ（FC）の機能的ブロック図である。

示されたFCの作動について詳細を尽くす前に、これら
２つのフォーマット間で変換が可能なFCの一般的な機能
の要件と共に、２つの特定のCCITTフォーマットを説明
することにする。この説明は、第３図に機能的に示され
るより一般的な発明について述べるための基礎となるも
のであるが、本発明を例示したフォーマット間の変換の
ための方法および装置のみに限定することを意味するも
のではない。

本発明について教示するため用いられるFCは、ディジ
タル通信システムの一部としての使用に適するTDMX.50/
ISDN（両方向性）フォーマット・コンバータである。例
示の目的のみのため、システムの一部はその内部データ
通信のためのCCITT規格I.463のISDN低速データ・フォー
マットを使用するよう定義され、同システムの他の一部
は規格X.50の規定を使用する。このFCは、ISDN非互換設
備（規格X.50互換設備の如き）をシステムの規格I.463
指向部分と接続することを許容する。

本文において本発明の教示のため用いられるFCにより
操作される低速フォーマットの詳細については、フォー
マット・コンバータ構造自体の詳細をのべる前に、完全
を期すために最初に検討を加えることにする。

先に本文において触れたTDM低速データ・フォーマッ
トは、CCITTの推奨事項X.50と一致している。一例とし
て、この低速フォーマットはまた、日本においてそのス
ーパー・ディジタル・タイプIIリンクで用いられる。

本発明の望ましい実施態様においては、スーパー・デ
ィジタル・タイプIIインターフェースが480の2.4Kbps回
路を取り扱うことができるため、このFCは480回路の容
量を持つように設計される。その結果、本発明の一応用
例においては、１つのフォーマット・コンバータが１つ
のスーパー・ディジタル・タイプIIインターフェースを
供することができる。回路容量と低速データ・フォーマ
ットの関係については、以下本文において更に詳細に論
述する。

本発明については、例示としてのみ、基本的な低速回
路が2.4Kbpsであるスイッチング・システムの概念につ
いて記載されよう。この例示的な低速は、2.4、4.8、9.
6および19.2Kbpsとなろう。これらの低速回路に加え
て、本発明は48および56Kbpsの回路を取り扱う。これら
の回路は、１つの64Kbpsの情報チャネルに限られ、多数
の64Kbpsチャネルに跨るものではない。これは、チャネ
ル間の同期が保証できない故である。ISDNおよびTDMの
両方のリンクは19.2Kbps以上の回路を持つ。このような
速度においては、１つの回路のみが64Kbpsチャネルを占
有し、低速構造は使用されない。選好されるFCは、各フ
ォーマットに要求される適正な信号およびフレーミング
・ビットによりこれらの比較的高い速度の回路を通すこ
とになる。

本発明の実施例における低速フォーマットについて次
に説明することにする。

スーパー・ディジタル（SD）とは、日本のタイプIIデ
ータ・リンクの説明に用いられる用語である。このSDタ
イプII構造は、米国のT1リンクと非常に似ている。ビッ
ト・レートは1.544MHzである。各フレームは、幅が125
μｓであり、193ビットからなっている。最初のビット
はリンクのオーバーヘッド用であり、残りの192ビット
はそれぞれ８ビットの24チャネルに構成される。各チャ
ネルは、64Kbpsの情報チャネルである。フレームはそれ
ぞれ24フレームのマルチフレームに区分けされる。マル
チフレームにおける最初のフレームは、リンクのオーバ
ーヘッド・ビットにおけるコード化違反によって示され
る。SDタイプIIリンクのフレームおよびマルチフレーム
は第４図に示される。

TDMの低速フォーマットは、CCITT推奨事項X.50に沿っ
て64KbpsのTDMチャネル内に20個の3.2Kbps回路を包含す
る。TDMタイプIIリンクは、24個までのマルチフレーム
を保有することができる。このマルチフレームは、TDM
リンクの最初のフレームとは同期されない。その結果、
フレーミング情報は、マルチフレーム自体に含まれねば
ならない。64Kbpsチャネルの８ビットの１つは１つのフ
レーミング・ビットに対して予約される。第５図は、１
つの64Kbpsチャネルに対するTDM低速マルチフレーム構
造を示している。

各低速フレームは下記のビットを含む。即ち、 （ａ）Ｆ＝フレーム同期ビット（X.50パターン） （ｂ）Ｓ＝状態のビット（１＝妥当データ、０＝妥当で
ないデータ） （ｃ）Ｄ＝６ビットの回路データ 各2.4Kbps回路は、20フレーム周期毎即ち2.5ms毎に生
じる。各フレーム毎のデータ速度は3.2Kbps（８ビット/
2.5ms）である。回路のデータ（６ビット）に対する情
報速度は、2.4Kbps（６ビット/2.5ms）である。

「Ｆ」ビットはマルチフレーム回路データのフレーム
解除のため用いられる。FCは「Ｓ」ビット情報を無視す
ることになる。「Ｓ」ビットは、出力されるTDMデータ
において「１」のデフォールト値にセットされる。
「Ｄ」ビットはフォーマットし直す必要のある回路デー
タである。

マルチフレームは、これに埋め込まれる20ビットのフ
レーム整合ワードを有する。低速データの「Ｆ」ビット
は、このワードの形成のため用いられる。フレーム整合
ワード（FAW）は第６図に示される如く構成される。

X.50フォーマットによれば、前記FAWの最初のビット
は警報ビットである。警報条件は、入力するパルスが存
在しないか、あるいはフレーム整合の逸失が生じる時に
起生する。FCは警報条件を検出してそのマルチフレーム
・チャネル番号を表示することになる。この情報は、例
えば、スイッチング・システムにおけるノード・プロセ
ッサに対して送ることができる。出力する「Ａ」ビット
は、警報条件かあるいは無警報条件のいずれかにセット
することができる。

「Ｆ」ビットは常に低速マルチフレームのビット位置
１において生じることになる。しかし、TDMマルチフレ
ームにおける各マルチフレームは、リンクにおける他の
いずれのマルチフレームとも独立的に整合される。１つ
のマルチフレームの整合は、他の23個のマルチフレーム
のいずれの整合も保証しない。TDMマルチフレームにお
けるデータのフレーミング解除は、個々のマルチフレー
ムに基づいてなされなければならない。

基本的な低速回路が2.4Kbpsでありかつ低速マルチフ
レームが20個の2.4Kbps回路を有するため、高い情報速
度の回路を形成するため多数の2.4Kbpsの回路を組合わ
せることにより更に速い回路速度を得ることが可能であ
る。下記の速度はこの手法を用いて得ることができる。
即ち、回路速度 回路／マルチフレーム 2.4Kbps 20 4.8Kbps 10 9.6Kbps 5 19.2Kbps 2 48.0Kbps 1 56.0Kbps 1 64.0Kbps 1 この手法はまた１つの64Kbpsチャネルに限定される
が、これは多数の64Kbpsチャネル間の同期を保証する方
法がないためである。

日本のTDM低速フォーマットについて検討したが、ISD
Nフォーマットについて次に述べることにする。

ISDN低速フォーマットは、１つの64Kbpsチャネルを最
大８つの8Kbpsチャネルに分割する。１つの64Kbpsチャ
ネルのISDN低速フォーマット構造は第７図に示される。
基本的なISDN構造の細分性は8Kbpsである。

各チャネルは１つの回路を保有する。この回路の情報
は、80ビットのフレーム・シーケンスに配置される。こ
のフレーム・シーケンスは、フレーミング情報、回路速
度情報、および信号情報、ならびに回路データを含む。
TDMマルチフレーム低速構造とは異なり、個々の回路の
切り離しに必要なフレーム構造は盛り込まれていない。
１つのチャネルに対する80ビット・フレーム構造は第８
図に示されている。

FCは、入力する「Ｓ」、「Ｘ」および「Ｅ」ビットを
無視する。出力する「Ｓ」および「Ｘ」ビットはデフォ
ールト値「１」にセットされる。「Ｅ」ビットは、適正
な回路の速度値にセットされる。

ISDN低速データは、８進数「０」−ビット０で始まり
８進数「９」−ビット８で終わる80ビットの直列データ
・ストリームとして送出される。「０」および「１」
は、第９図に示される如きフレーミング構造を形成す
る。

第８図に示される基本的な80ビット・フレーム構造
は、いくつかの回路の低速速度を支持することができ
る。このフレーム構造を用いる8Kbpsチャネルに対する
最大の低速速度は、4.8Kbps（48ビット/10ms）である。
比較的低速の回路速度は、「Ｄ」ビット間に回路データ
を反復することにより実現される。例えば、2.4Kbps回
路は、全部で48の「Ｄ」ビットを使用するが２つの
「Ｄ」ビット毎にデータを反復することになり、１フレ
ーム当たり24データ・ビットの有効「Ｄ」ビット数（2.
4Kbps＝24ビット/10ms）となる。逆に、比較的速い回路
速度は、多数の8Kbpsチャネルを組合わせることにより
得ることができる。低速速度は4.8Kbpsの倍数となる。
下記の速度はこの手法を用いて得ることができる。即
ち、回路速度 回路/64Kbpsチャネル 2.4Kbps ８（8Kbpsチャネル） 4.8Kbps ８（8Kbpsチャネル） 9.6Kbps ４（16Kbpsチャネル） 19.2Kbps ２（32Kbpsチャネル） 48.0Kbps １（64Kbpsチャネル） 56.0Kbps １（64Kbpsチャネル） 64.0Kbps １（64Kbpsチャネル） ISDNおよびTDMの低速フォーマット間には重大な問
題、即ち64Kbpsチャネル当たりの回路容量の問題が存在
する。両方の低速フォーマットの回路容量は、下記の如
くに反復される。即ち、 低速（9.6Kbps以下）の回路の場合は、TDM低速フォー
マットは、ISDNよりも大きな回路容量を有する。TDMチ
ャネルの回路容量と等しくするためには余分なISDNチャ
ネルが要求される。実際問題として、余分なチャネルは
使用できない。その結果、望ましいFCおよび変換プロセ
スは、最悪の場合の状況を考慮して、その性能をISDNの
低速フォーマットの容量に制限する。

本発明が作動すべき例示的な概念について検討した
が、フォーマット・コンバータ自体について、次に第３
図に関して述べることにする。

本発明の例示のため、X.50事項に即してフォーマット
された低速回路データを盛り込んだIMLストリームがリ
ンク301におけるフォーマット・コンバータへ入力され
るものとしよう。このことは、第２図に示される如くス
イッチ・マトリックスから入るように示される。

以下本文に述べる全ての教示は、両方向性の作動能力
を持つFCを支持する、即ち、規格X.50/I.463のコンバー
タの事例においては、規格I.463によりフォーマットさ
れた低速データを丁度入力したIMLストリームに盛り込
むこともできる。相違は、変換プロセスを駆動するビッ
ト・マップ構造であり、また以下に第12図に関して詳細
に説明する同期検出プロセスにある。

本発明は、複数のフォーマット・プロトコル間の変換
を支持するようにプログラム可能なビット・マップを考
える。

リンク301上のデータ入力は、リンク304上のデータ入
出力シーケンサ303により出力される2048KHzのクロック
信号を介してシフトレジスタ302へクロックされる状態
で示されている。

データ入出力シーケンサ303は、外部の同期および制
御デバイス（第３図には示さず）からフレーム同期信号
および4096KHzのクロック入力信号を受け取るように示
される。この同期および制御デバイスは、デバイス303
に対してフレーミング信号および4096MHzのクロック信
号を送出するタイマ以外の何物でもない。

デバイス303の機能は、TDMおよびISDNデータ入出力に
対する基本的なタイミングおよび制御を提供することで
ある。装置303は、２つの2048KHzのクロック信号と外部
のタイミング装置からのフレーム同期信号を受け入れる
ように示される。これらの信号は、それぞれリンク308
および309上の装置303に対して入力される如くに示され
る。装置303は、（リンク304を介して）入力されたIML
チャネルの制御のための適正に位相付けされた2048KHz
のクロック信号と、リンク315上のデータ・ストローブ
（ロード）、および整合されたデータ・メモリー325に
格納するための適正なチャネル・フレームおよびビット
の格納場所に対してデータを分離するため用いられる
（第３図においてそれぞれリンク350および351上でチャ
ネル番号およびフレーム番号として示される）その時の
アドレス値を生成する。この手順については、以下本文
において更に詳細に説明する。

変換プロセス自体は２つのステップからなっている。
即ち、（ａ）整合されたデータ・メモリー（望ましく
は、RAM）に対してIML入力から入るTDMのマルチフレー
ム・データを格納、および（ｂ）ビット・マップ変換方
式に基づくTDMデータのISDNデータへの変換である。

入力されるTDMデータは、アドレス・オフセット（あ
るいは指標付け）方式を用いて整合されたデータRAMに
直接書込まれる。第３図および第５図はこのプロセスを
示している。

このプロセスの目的は、全ての入力データを整合され
たメモリーに格納することであり、このメモリーにおい
て（TDMデータに対する）全てのマルチフレームが第５
図に示されるように構成される（即ち、回路番号１はフ
レーム番号１に置かれ、回路番号２はフレーム番号２に
置かれ、、、等の如くである）。このようなプロセス
は、入力するTDMマルチフレームが相互に整合されてい
ないため必要である。フォーマット変換プロセスはビッ
ト・マップ方式に用いるため、TDMデータをこのプロセ
スの実施のための既知の場所へ格納することが重要であ
る。

第３図において同期検出兼フレーム指標ジェネレータ
310として示される並行処理回路は、31個のTDMマルチフ
レームの各々の開始位置に対するマルチフレーム・デー
タを検査する。この開始位置は、「フレーム指標」とし
て識別される。この「フレーム指標」は、１つのTDMマ
ルチフレームに対するフレーミング・ワードが同じフレ
ーム場所における１つの行で少なくとも３回検出される
時、本発明の一実施態様に従って生成される。この「フ
レーム指標」は、（第３図のブロック355に示される）
その時のアドレス値に加えられる時、TDMのマルチフレ
ーム・データを整合されたデータ・メモリーの適正位置
に置くアドレス・オフセット値である。

フレーム指標値はその時のアドレス値に加えられて、
整合フレーム値を形成する。第10図はこのプロセスを示
す。最初のTDMマルチフレームの配置は、フレーム指標
値によりオフセットされて整合されたTDMマルチフレー
ム・データを生じる。

当業者は、第３図のブロック302、303、310、325およ
び355の各々が従来周知の常用的なロジック、あるいは
同期およびフレーミングを実行するための公知の方法お
よび装置によって具現できることが判るであろう。装置
302および355は、それぞれ標準的な８ビットのシフト・
レジスタおよび加算器により実体化が可能である。装置
303は、外部のフレーム同期兼クロック信号により制御
されるカウンタ・チェーンによって実体化できる。装置
325はRAMでよく、装置310はフレーミング情報を本質的
に有する非同期の直接ビット・ストリームを同期させる
公知の方法および装置により実体化が可能である。

一旦入力するデータが整合されたデータ・メモリーに
格納されると、例示的なTDMからISDNへの変換は、ビッ
ト・マップおよびISDNフォーマットでデータを出力する
ための読出しシーケンサを用いて達成可能である。この
ことは、第３図においてフォーマット変換モジュール
（FCM）である装置380において生じる如くに示されてお
り、第11図に関して以下本文において詳細に説明する。

本発明の望ましい実施態様によれば、出力データは一
時に１バイトずつフォーマット化される。ビット・マッ
プは、ISDNフォーマットに合致する80フレーム・マッピ
ング・シーケンスを含む。適正な回路データの配置なら
びにフレーミング・ビット（「０」、「１」）、「Ｓ」
および「Ｘ」ビット（「１」にデフォールトされる）、
および適正な「Ｅ」ビット情報もまたマップに含まれ
る。第11図は、このプロセスを単純なブロック図形態で
示している。

第11図は、本発明の一実施態様によれば、ビット・マ
ップ（装置385）、ビット・ラッチ（装置386）、および
シフト・レジスタ（装置387）が全て含まれるFCMの一例
を示している。当業者は、例えば、装置386および387が
本発明の趣旨および範囲から逸脱することなくFCMの外
部に設置できることが判るであろう。

FCMに含まれるビット・マップは、第３図に示される
ように装置303により出力されたその時のアドレス値に
よって駆動される。

FCMに対して入力されるその時のアドレスに基づい
て、ビット・マップは次に出力するISDNデータ・バイト
が何からなっているかを知る。ビット・マップは、次に
出力するISDNデータ・バイトをビット・ラッチに対して
ロードする。適正な回路データ・ビットが整合されたデ
ータRAMから取り出されて、ビット・ラッチにおける適
正なバイト位置へ格納される。装置303からのロード・
ストローブが、この値を持つビットを適当な時にシフト
・レジスタへロードし、このデータはIMLバス（第３図
に399で示される）に対してクロックされることにな
る。

各低速変換回路に対するビット・マップは、例えばRO
Mに格納することができる。変換プロセスに含まれるど
んなプロトコルでも適合させるようにテンプレートを構
成することができる。ビット・マップは、ユーザに対し
てフォーマット変換オプションの設計における非常に高
度な柔軟性を提供するようプログラム可能である。

FCの望ましい実施態様は、ISDNからTDMへの方向にお
ける変換も同様に行う。このプロセスは、一般に、TDM
からISDNへの方向について本文に述べたと同じである
が、第12図に関して以下本文に説明するように、細かな
相違点が同期の検出プロセスおよびビット・マップ構造
に存在する。

ISDNデータは、アドレス・オフセット（または指標付
け）方式を用いて整合データRAMへ直接書込まれる。第1
2図はこのプロセスを示している。このプロセスの目的
は、全ての入力ISDNデータを全ISDN回路データが既知の
場所に置かれる（即ち、回路＃１−データ・ビット＃０
が整合RAM1205の場所＃０−ビット＃０に置かれる）図
示した整合データRAM1205に格納することである。この
プロセスは、入力ISDN回路が相互に整合されないために
必要である。フォーマット変換プロセスがビット・マッ
ピング方式を使用するため、ISDNデータをこのプロセス
を働かせるため既知の場所に格納することが重要であ
る。

以下本文においてISDN回路検出兼指標付けジェネレー
タ1206と呼ばれる並行処理回路は、存在し得る256個のI
SDN回路の各々の始動位置に対するISDN回路データを調
べる。この始動位置は「回路指標」として識別される。
「回路指標」は、ISDN回路に対するフレーミング構造が
同じ場所における１つの行で少なくとも３回検出された
時、本発明の望ましい実施態様に従って生成される。
「回路指標」は、その時のアドレス値に加えられる時、
TDMマルチフレーム・データを整合データRAMの適正位置
に置くことになるアドレス・オフセット値である。

第12図は、ISDNからTDMへの変換回路のISDNデータ整
合部分の簡単なブロック図である。これまた、第３図に
おけるように、第12図に示される構成要素およびフレー
ム検出方法については当業者には周知である。

実際のISDNからTDMフォーマットへの変換は、ビット
・マップおよびデータをTDMフォーマットで出力するた
めの読出しシーケンサを用いて達成される。この出力さ
れるデータは、一時に１バイトずつフォーマット化され
る。ビット・マップは、TDMフォーマットに合致する80
フレームのマッピング・シーケンスを保有する。適正な
マッピング・シーケンスは、TDMフレームに合致してい
る。適正な回路データの配置もまた、フレーミング・ビ
ット（「０」）および「Ｓ」ビット（「１」にデフォー
ルトされている）と共に、マップに含まれる。

第13図はこのプロセスの簡単なブロック図である。ビ
ット・マップ1301は、データ入出力シーケンスからのそ
の時のアドレス値により駆動される（例えば、第３図の
装置303）。この入力に基づいて、ビット・マップは次
の出力TDMデータ・バイトが何からなるべきかを知る。
ビット・マップ1301は、次の出力TDMデータ・バイトを
ビット・ラッチ1310へロードする。適正な回路データ・
ビットが整合データRAM1325から取り出されて、ビット
・ラッチ1310における適正なバイト位置へ格納される。
シーケンサ303からのロード・ストローブがこの値を適
当な時期にシフト・レジスタ1340へロードし、このデー
タはIMLバスに対してクロックされる。

各低速回路の変換のためのビット・マップ・テンプレ
ートは、例えばROMに格納することができる。

フォーマット・コンバータの動作概要 要約すれば、本発明に係わるフォーマット・コンバー
タは、規格I.463に従って作動する通信回線と規格X.50
に従って作動する通信回線、あるいは、その逆に規格X.
50に従って作動する通信回線と規格I.463に従って作動
する通信回線との間など、異なるデータフォーマットを
持ち、かつ、異なるプロトコル（通信規約）を実行する
二つの時分割多重化通信回線間で両方向性のデータ及び
フォーマット変換を行うものである。

基本的な単一段及び二段通信フォーマット 上記の通り、コンピューターネットワークなどにおけ
るデータ通信は一つ、あるいはそれ以上の時分割多重化
通信回線を介して行われる。各通信回線は電話機回路網
における技術にちなんで通常“回路”と呼ばれる複数の
ソースからのデータを伝達する。ここでの各“回路”の
データ転送速度は通信回線のデータ転送速度よりも著し
く低い。

通信回線上で沢山の“回路”からデータを時分割多重
化伝送するためのフォーマットとプロトコルは数多く存
在する。こうした多くのフォーマットとプロトコルのう
ち最も良く使われるのは、I.463通信回線のような“単
一段”フォーマットと呼ばれるものと、X.50通信回線の
ような“二段”フォーマットと呼ばれるものとの二つで
ある。これらのフォーマットのそれぞれにおいて、時間
は“チャンネル”に分割され、分割されたチャンネルは
更に“フレーム”に編成される。ここで、各チャンネル
にはいくつかのフレームが含まれ、各回路にはデータの
伝送のために各フレームにおいて一つかそれ以上のチャ
ンネルを割り当てることができる。

第７、８、９図にてI.463回線について示した単一段
フォーマットにおいては、各回路が各フレームにおいて
（一つかそれ以上の）同じチャンネルを占有するように
各フレームはその他の各フレームと互いに同一である。
第８図に示すように、各チャンネルのビットのうちある
ものは（１）ビットのフレーミングに使用され、すなわ
ち、あるフレームと別のフレームとを識別区別するため
に使用され、また、（２）フレーム内での回路へのチャ
ンネル割り当てを識別するためにフォーマット及びオー
バーヘッドビットとして使用して、フレーム内でのサブ
フレームの編成を行ったり、回路データ転送速度及びデ
ータコントロールビットとして使用される。他方、それ
以外のビットには回路データ自体が含まれる。この点に
ついては、単一段フォーマットではいかなるデータ伝送
もフレームの出発点で始まるかぎり、かつ、各フレーム
はその他のフレームと互いに同一であることから、フレ
ーミングビットを介して各フレームの出発点のみを識別
することによってデータ伝送のフレームと同期化させる
ことが可能である、ということに注意すべきである。

第４、５、６図にX.50回線について示した二段フォー
マットにおいては、フレームは一連の“マルチフレー
ム”に編成され、各マルチフレームにはいくつかのフレ
ームが含まれている。二段フォーマットにおいては、一
つのマルチフレームにおけるチャンネルへの回路の割り
当ては必ずしもフレームごとに等しいとはかぎらない。
すなわち、マルチフレーム中の各フレームではチャンネ
ルへの回路の割り当てがフレームごとに異なってもよい
が、マルチフレーム中のフレームの編成とフレーム中の
チャンネルの編成はどのマルチフレームでも同一であ
る。二段フォーマットにおいてデータ伝送は必ずしもマ
ルチフレームの最初のフレームから始まるとは限らない
ことに留意すべきである。よって、フレーミング情報は
マルチフレームデータの中で与えられなければならな
い。従って第５図に示されているように、各フレーム内
の或るビットは二段フォーマットマルチフレームの始ま
り、つまり最初のフレームを識別するために使用され、
その他のビットはオーバーヘッド及びフォーマッティン
グビットとして使用され、各フレームの始まり、データ
有効／無効情報、回路データ転送速度及びコントロール
ビットを識別するためのフレーム同期情報を提供する。
その他のビットには回路データ自体が含まれている。

最後に、タイプの異なる二つの通信回線間におけるフ
レーミング及びチャンネルフォーマッティングの差異に
加え、各フレーム及びチャンネル内のデータビットのフ
ォーマットはタイプの違う二つの通信回線間で異なる、
という点にも留意されたい。よって、あるタイプの通信
回線から別のタイプの通信回線（例としては、I.463回
線からX.50回線など）へのデータ伝送の変換では、ある
通信回線フォーマットから別の通信回線フォーマット
へ、フレーム及びチャンネルフォーマットとデータビッ
トとの両方を変換することが必要であることがわかる。
上記のとおり、本発明のフォーマット・コンバータはビ
ットストリーム間でのフォーマット変換を行うように、
すなわち、異なるタイプの通信回線上におけるデータ伝
送を提供するように設計されている。このフォーマット
変換においては、ビットストリームがサブレートデータ
を埋め込む。すなわち、二段のX.50プロトコルと単一段
のI.463プロトコルのような互いに異なるプロトコルに
従って複数のソースあるいは回路からの時分割多重化さ
れたデータをビットストリームが含んでいる。これは本
発明のフォーマット・コンバータでは、埋め込まれた回
路データ、埋め込まれた回路データ転送速度及びコント
ロールビット、フレーミング、サブフレーミング、マル
チフレーミング及び同期に関する情報の位置をつきと
め、第一のプロトコルに従って第一の通信回線上の第一
のビットストリームからこれらを抽出することによって
行われる。こののちフォーマット・コンバータは、抽出
されたデータ及びデータコントロールビットを含むが、
第二のプロトコルに従ってフォーマットされ、フレーム
され、サブフレームされかつマルチフレームされた出力
ビットストリームを、第一の通信回線から抽出された情
報とデータより形成する。

フォーマット・コンバータの簡潔な動作 この動作は第３図に示すフォーマット・コンバータに
よって成されるものであり、これには二つの変換が含ま
れる。つまり、一つはデータに関する情報、すなわち、
直接データに係わるデータビットと情報とを第一のデー
タフォーマットから第二のデータフォーマットへと変換
するものであり、もう一つの変換とはフレーミング、す
なわち、チャンネル、フレーム、サブフレーム及びマル
チフレームの編成を第一のフォーマットのフレーミング
から第二のフォーマットのフレーミングへ変換するもの
である。以下に説明するとおり、これらの変換は二つの
段階を以って行われる。第一段階では、入力ビットスト
リームのデータとデータ関連ビットのフォーマットは保
存するが、入力ビットストリームのチャンネル、フレー
ム、サブフレーム及びマルチフレームのフォーマティン
グは除去する“ニュートラル”なフォーマットに入力ビ
ットストリームを変換する。第二段階では、この“ニュ
ートラル”なフォーマットを第二のフォーマットに変換
する。すなわち、入力ビットストリームのデータとデー
タ関連ビットとを第二のビットストリームのデータ及び
データ関連ビットフォーマットに変換し、フォーマット
変換したデータ及びデータ関連ビットとを第二のビット
ストリームのチャンネル、フレーム、サブフレーム及び
マルチフレームフォーマットに書き込む。

フォーマット・コンバータの動作 データ及びフレーミング情報の入力ビットストリームか
らの抽出 第３図に示すとおり、第一の通信回線301からの第一
のプロトコルに従った入力ビットストリームは、フォー
マット・コンバータのデータ入力及び出力のために基本
的な時間調整と制御とを提供するデータ入出力シーケン
サ303の制御のもとシフトレジスター302にクロックイン
される。第３図に示されるとおり、データ入出力シーケ
ンサ303はフレーム同期化信号309と（第３図には示され
ていない）外部ソースからの二つのクロック信号308と
の制御のもとで作動する。ここでフレーム同期化信号と
クロック信号との外部ソースは、入力ビットストリーム
におけるフレームの始まりと、入力ビットストリームの
基本ビットストリームクロック速度と位相とを検出し、
フレーム同期信号とフレーム及び基本ビットストリーム
クロック速度とに同期されたクロック信号とを生成す
る、当該技術分野において良く知られた一般的なもので
あると仮定する。さもなければ、フレーム同期化信号と
クロック信号とは第一のビットストリームを生成する回
路から提供されてもよい。

上述のとおりデータ入出力シーケンサ303からは、第
一のビットストリームのビットをシフトレジスター302
にクロックインするために使用されるクロック信号304
と、整合データRAM325とフォーマット変換モジュール38
0とに提供されるデータストローブ（ロード）信号315、
及びマルチフレーム同期検出／フレーム指標ジェネレー
ター310とフォーマット変換モジュール380とに提供され
るチャンネル番号出力350とフレーム番号出力351とが出
力される。第３図に示すとおり、シフトレジスター302
に格納された入力ビットストリームのビットはクロック
インプット304の制御のもとシフトレジスター302から読
み出され、入力として整合データRAM（メモリー）325と
マルチフレーム同期検出／フレーム指標ジェネレーター
310に提供される。

抽出されたデータ・フォーマティングと入力ビットスト
リームとの整合 以下で更に述べる通り、データ入出力シーケンサ303
のチャンネル番号出力350とフレーム番号出力351とは数
値であり、それぞれ、一連のチャンネル識別連続番号と
一連のフレーム識別連続番号とを表している。チャンネ
ル識別番号のシーケンスとフレーム識別番号のシーケン
スとはそれぞれ入力ビットストリームフォーマットにお
けるチャンネルとフレームの数の長さにおいて等しい。
チャンネル識別番号はフレーム識別番号と簡単に同期化
してもよい。そうすることにより、各フレームにおける
チャンネル識別番号のシーケンスが入力ビットストリー
ムにおけるチャンネル識別番号のシーケンスに従い、チ
ャンネル識別番号とフレーム識別番号とが入力ビットス
トリームにおけるそれぞれの新しいチャンネルあるいは
フレームの始まりと同期化され、増加される。データ入
出力シーケンサ303によって生成されたチャンネル識別
子のシーケンス順序はこうして簡単に同期化され、入力
ビットストリームに現れるチャンネル番号シーケンスと
整合される。

しかしながら、データ入出力シーケンサ303によって
生成されたフレーム識別番号の数値は、通信回線301を
介して受け取られているフレームのフレーム番号とは必
ずしも整合しない。しかし、二段フォーマット通信リン
クから受け取られた入力ビットストリームの場合、デー
タ入出力シーケンサ303によって生成されたフレーム識
別番号が入力ビットストリームのフレーム識別番号と値
において整合されることが必要である。これは上にも述
べたとおりマルチフレームではフレームごとに、チャン
ネルへの回路の割り当てが異なるからである。以下に説
明するとおり、フォーマット・コンバータには二段フォ
ーマットのマルチフレーム内においてフレームの位置を
突き止め追跡し、かつ、マルチフレーム内におけるフレ
ームの出現と整合してフレームの識別子を生成するため
のメカニズムである、マルチフレーム同期検出／フレー
ム指標ジェネレーター310が含まれている。

この点については、二段フォーマット入力ビットスト
リームにおいてマルチフレームを追跡する能力を有する
本発明のフォーマット・コンバータは、多くの理由から
単一段フォーマット入力ビットストリームにおいても同
様にフレームを追跡することができることに留意された
い。第一に、単一段フォーマットではチャンネルへの回
路の割り当てがどのフレームでも同一であるため、単一
段フォーマット入力ビットストリームの回路データとチ
ャンネル・フレーミングフォーマティングを抽出する
際、各フレームの始まりと各フレーム内のチャンネルと
を識別、追跡しさえすればよい。第二に、以下の説明か
らも明らかとなるように、単一段フォーマットにおける
入力ビットストリームとの場合、本発明のマルチフレー
ム同期検出／フレーム指標ジェネレーター310は、“マ
ルチフレーム”が１フレームの長さを有する単一のフレ
ームを含む様に、単一段フォーマットにおける“マルチ
フレーム”の最初のフレームが各フレームにおいて現れ
ることを検知し、１フレーム分の長さの“マルチフレー
ム”に基づいた入力ビットストリームチャンネル・フレ
ーミング情報を抽出する。

下に述べる通り、フォーマット・コンバータによって
成されるデータ及びフォーマット変換処理は実質的に二
つのステップから成る。第一のステップでは、入力ビッ
トストリームからのデータとデータ関連ビットとを、入
力ビットストリームにおいてデータ及びデータ関連ビッ
トによって占められたフレーム及びチャンネル番号に対
応し、かつ整合されたメモリー内のアドレス位置に格納
する。すなわち、例えば、入力ビットストリームのデー
タ及びデータ関連ビットは、（第一フレーム／第一チャ
ンネル）、（第一フレーム／第二チャンネル）…（第一
フレーム／最終チャンネル）、（第二フレーム／第一チ
ャンネル）、（第二フレーム／第二チャンネル）…、と
いうような順番でメモリー中のシーケンシャルな記憶位
置に記憶することができる。第二のステップでは、記憶
されたデータとデータ関連ビットとをメモリーから第二
フォーマットのフォーマットと整合するように、フォー
マット・コンバータによって生成された出力ビットスト
リームである適当なフレーム及びチャンネル位置に読み
込み、第二の出力フォーマットに必要であるように、状
態及びアラームビットのようなデータ及びデータ関連ビ
ットを同時に変換する。

抽出されたデータ・フォーマティングと二段フォーマッ
トの入力ビットストリームとの整合 ここで入力ビットストリームが二段フォーマット（二
段フォーマットでは各フレーム内でのチャンネルのフォ
ーマティングとマルチフレーム内でのフレームの配列と
の両方に意味がある）であると仮定すると、第一の入力
ビットストリームのチャンネル、フレーム及びマルチフ
レームフォーマットと整合したメモリー内のアドレスあ
るいは位置に入力ビットストリームからのデータ及びデ
ータ関連ビットを記憶するためには、フォーマット・コ
ンバータが入力ビットストリームのチャンネル、フレー
ム及びマルチフレームフォーマットを検出しなければな
らないことが明らかとなろう。これはシフトレジスター
302からマルチフレーム同期検出／フレーム指標ジェネ
レーター310に与えられた入力ビットストリームデー
タ、特に入力ビットストリームの各フレームの始まりを
識別する入力ビットストリームのビットを追跡するマル
チフレーム同期検出／フレーム指標ジェネレーター310
によって成される。マルチフレーム同期検出／フレーム
指標ジェネレーター310は入力ビットストリームからの
フレーム識別ビットを検出し、入力ビットストリームに
おいて同じ位置に３回現れるビットストリームマルチフ
レームの第一フレーム識別子を識別した際には、フレー
ムシーケンスにおけるこの位置をマルチフレームの始ま
り、あるいは第一フレームと認める。次にマルチフレー
ム同期検出／フレーム指標ジェネレーター310は入力ビ
ットストリームにおけるこれら第一フレームの位置をフ
レーム指標として、すなわち、マルチフレームの開始フ
レームの位置として指定する。

従って上記したとおり、データ入出力シーケンサ303
は一連のチャンネル識別番号350及び一連のフレーム識
別番号351とを生成する。ここでこのチャンネル識別番
号350はフレーム識別番号351と同期しているが、フレー
ム識別番号351は入力ビットストリームにおいてマルチ
フレームの対応するフレームからオフセットされてもよ
いし、通常オフセットされている。しかしながら、マル
チフレーム同期検出／フレーム指標ジェネレーター310
によって生成されたフレーム指標は入力ビットストリー
ムの各マルチフレームの開始フレームを識別する。従っ
て、マルチフレーム同期検出／フレーム指標ジェネレー
ター310は入力ビットストリームのいかなるフレームに
ついても、入力ビットストリームから受け取られた現在
のフレームとデータ入出力シーケンサ303によって同時
に生成されたフレーム識別番号の値との間のオフセット
を表していることになる。以上のとおりであるので、マ
ルチフレーム同期検出／フレーム指標ジェネレーター31
0からのフレーム指標を加算器355によってデータ入出力
シーケンサ303からのフレーム識別番号に加算して、そ
の時入力ビットストリームから受け取られているフレー
ムのフレーム識別番号を生成することができる。加算器
355からの出力は次にデータ入出力シーケンサ303からの
チャンネル識別番号350とともに整合データRAM325に提
供され、入力ビットストリームから同時に受け取られた
チャンネルのフレーム・チャンネル番号に対応し、かつ
これらの番号に整合されたアドレスを生成する。その結
果、入力ビットストリームが二段フォーマットであると
き、入力ビットストリームからのデータ及びデータ関連
ビットは、入力ビットストリームにおいてデータとデー
タ関連ビットによって占有されたフレーム及びチャンネ
ル番号に対応し、かつこれらの番号に整合された整合デ
ータRAM325中のアドレス位置に記憶される。

抽出されたデータ及びフォーマティングと単一段フォー
マットの入力ビットストリームとの整合 最後に、上述したとおり、単一段フォーマットにおけ
る入力ビットストリームの場合、フレームはそれぞれ互
いに同一であるので、入力ビットストリームから受け取
ったチャンネルと整合されたメモリーアドレスを追跡
し、生成しさえすればよい、という点に留意されたい。
尚、上記はデータ入出力シーケンサ303によって直接行
っても良いし、あるいは、そのチャンネル識別番号350
出力によって行っても良い。当該フォーマット・コンバ
ータの或る実施例の場合、すなわち、単一段フォーマッ
トの入力ビットストリームのみ受け取るようなフォーマ
ット・コンバータを実施する場合には、このフォーマッ
ト・コンバータにマルチフレーム同期検出／フレーム指
標ジェネレーター310が含まれている必要はない。しか
し上記のとおり、マルチフレーム同期検出／フレーム指
標ジェネレーター310は二段フォーマット入力ビットス
トリームにおいてマルチフレームを追跡する能力を有し
ており、よって、沢山の理由からマルチフレーム同期検
出／フレーム指標ジェネレーター310は単一段フォーマ
ット入力ビットストリームにおいても同様にフレームを
追跡することができる。第一に、単一段フォーマットで
はチャンネルへの回路の割り当てがどのフレームでも同
一であるため、単一段フォーマット入力ビットストリー
ムの回路データとチャンネル／フレーミングフォーマッ
ティングとを抽出する際に、各フレームの始まりと各フ
レーム内のチャンネルとを識別し、追跡しさえすればよ
い。第二に、上記から明らかとなるように、単一段フォ
ーマットでの入力ビットストリームの場合、マルチフレ
ーム同期検出／フレーム指標ジェネレーター310は“マ
ルチフレーム”が一つのフレームを含むように、つま
り、“マルチフレーム”が１フレーム分の長さを有する
ように単一段フォーマットにおける“マルチフレーム”
の最初のフレームが各フレームごとに現れることを検知
し、１フレーム分の長さの“マルチフレーム”に基づい
て入力ビットストリームチャンネル／フレーミング情報
を抽出する。

変換の第一段階の概要 要約すると、本発明のフォーマット・コンバータの動
作に関する説明のこの段階において、第一フォーマット
を有する入力ビットストリームからのデータ及びデータ
関連ビットがメモリー、すなわち、整合データRAM325に
書き込まれ、“ニュートラル”フォーマットにてそこに
記憶され、一方、各チャンネルからのデータ及びデータ
関連ビットは、データ及びデータ関連ビットの在った入
力ビットストリームのマルチフレーム、フレーム及びチ
ャンネルに対応したメモリーアドレス位置に書き込まれ
る。

上述のとおり、第一フォーマットを有するビットスト
リームから第二フォーマットを有するビットストリーム
への変換には、二つの変換が関与する。つまり、第一の
変換はデータ関連情報、すなわちデータビットとデータ
に直接関連する情報を第一データフォーマットから第二
データフォーマットへ変換することである。第二の変換
は、フレーミング、すなわち、チャンネル、フレーム、
サブフレーム及びマルチフレームの編成を第一フォーマ
ットの編成から第二フォーマットの編成へと変換するこ
とである。更に上記した通り、これらの二つの変換は二
つの段階を以って行われる。すなわち第一の段階では入
力ビットストリームを、入力ビットストリームのデータ
及びデータ関連ビットのフォーマットを保存しつつ、入
力ビットストリームのチャンネル、フレーム、サブフレ
ーム及びマルチフレームフォーマッティングは除去する
“ニュートラル”フォーマットに変換する。そして第二
の段階では“ニュートラル”フォーマットを第二のフォ
ーマットに変換する。ここでは、入力ビットストリーム
のデータ及びデータ関連ビットを第二ビットストリーム
のデータ及びデータ関連ビットフォーマットに変換し、
フォーマット変換されたデータ及びデータ関連ビットを
第二ビットストリームのチャンネル、フレーム、サブフ
レーム及びマルチフレームフォーマットに書き込む。

第一段階の変換、すなわち、入力ビットストリームの
データ及びデータ関連ビットを“ニュートラル”フォー
マットにてメモリーに記憶する処理を終えたら、次の段
階の動作として、整合データRAM325からのデータ及びデ
ータ関連ビットを第二フォーマットを有する出力ビット
ストリームへ書き込む。

第二段階の変換、出力ビットストリームの生成 第３図に示すとおり、この動作はフレーム及びチャン
ネル識別番号出力350、351とデータ入出力シーケンサ30
3のクロック出力304の制御のもとに作動しているフォー
マット変換モジュール380によって行われる。前述のと
おり、フレーム及びチャンネル識別番号出力350、351と
データ入出力シーケンサ303のクロック出力304とは、第
二フォーマットのチャンネル、サブフレーム、フレーム
及びマルチフレームを定義するためにフォーマット定義
モジュール380によって使用される。ここで第二フォー
マットの出力ビットストリームは第一フォーマットの入
力ビットストリームと同期される。フォーマット変換モ
ジュール380による第二フォーマットの定義の一部とし
て、フォーマット変換モジュール380は入出力データシ
ーケンサ303からのフレーム及びチャンネル識別番号入
力及びクロック入力とを使って、整合データRAM325への
第二フォーマットのチャンネル及びフレーム識別番号と
から成るアドレスを生成し、第二フォーマットのチャン
ネル及びフレーム配列に従って整合データRAM325からそ
のアドレスに記憶されたデータ及びデータ関連ビットと
を読み出す。この点に関しては、フォーマット変換モジ
ュール380によって生成された第二フォーマットのチャ
ンネル及びフレーム識別番号と対応する整合データRAM3
25アドレスとの間の関係がフレーム／チャンネル番号に
よって制御されることが望ましく、フォーマット変換モ
ジュール380の中にある、あるいはフォーマット変換モ
ジュール380と対応付けられたメモリーあるいはリード
オンリーメモリーに記憶されたマッピング情報をアドレ
ス指定することがのぞましい。

第二フォーマットのフレーム及びチャンネル識別番号
に応答して整合データRAM325からデータ及びデータ関連
ビットを読み出す順番（かわるがわるマッピングビット
によって制御される）によって、第二フォーマットの各
チャンネル、サブチャンネル、フレーム及びマルチフレ
ームにおいてどのデータ及びデータ関連ビットが現れる
かが決定され、これによって第一フォーマットのチャン
ネル／サブフレーム／フレーム／マルチフレーム構造と
第二フォーマットのチャンネル／サブフレーム／フレー
ム／マルチフレーム構造との間の変換が達成される。

更に、フォーマット変換モジュール380は、これもフ
ォーマット変換モジュール380の中のメモリーあるいは
リードオンリーメモリーに記憶されたデータ及びデータ
関連ビットマッピングビットにより、第一フォーマット
のデータ及びデータ関連ビット構造、すなわち各フレー
ム内のデータ及びデータ関連ビットの配列と第二フォー
マットのそれとの間での変換を行う。例えば、第一フォ
ーマットで入力ビットストリームからのデータ及びデー
タ関連ビットはROMへのアドレス入力ビットとして使用
される。このROMには第二フォーマットのデータ及びデ
ータ関連ビットの対応する等価配列が記憶されており、
それによってデータ関連情報、すなわち、データビット
と直接データに関連のある情報の第一データフォーマッ
トから第二データフォーマットへの変換が行われる。

従って上記したとおり、第３図に示したフォーマット
・コンバータは、第一フォーマットの第一通信回線ビッ
トストリームを第二フォーマットの第二通信回線ビット
ストリームに変換する際、二つの変換を行う。第一の変
換は、データ関連情報、すなわちデータビットとデータ
に直接関連する情報とを第一データフォーマットから第
二データフォーマットへと変換するものであり、第二の
変換はフレーミング、すなわち、チャンネル、フレー
ム、サブフレーム及びマルチフレームの編成を第一フォ
ーマットの編成から第二フォーマットの編成へと変換す
るものである、上述のとおりこれらの変換は二段階で行
われるものであり、第一段階では入力ビットストリーム
のデータ及びデータ関連ビットのフォーマットは保存す
るが、入力ビットストリームのチャンネル、フレーム、
サブフレーム及びマルチフレームフォーマッティングは
除去して“ニュートラル”なフォーマットに入力ビット
ストリームを変換する。第二段階では、“ニュートラ
ル”なフォーマットから第二のフォーマットへと変換す
る。ここでは、入力ビットストリームのデータ及びデー
タ関連ビットが第二ビットストリームのデータ及びデー
タ関連ビットフォーマットに変換され、かつ、フォーマ
ット変換されたデータ及びデータ関連ビットが第二ビッ
トストリームのチャンネル、フレーム、サブフレーム及
びマルチフレームに書き込まれる。

その他の実施例 第３図に示したフォーマット・コンバータの代わりの
実施例を考えてみると、第11図にはISDN規格にあう通信
回線に使用することのできる、単一段フォーマットを有
する通信回線ビットストリームを生成するためのフォー
マット変換モジュール380が示されている。この図に示
すとおり、フォーマット変換モジュールはデータ入出力
シーケンサ303からクロック、ロード及びアドレス、す
なわち、チャンネル及びフレーム識別子入力を受け取
り、このチャンネル及びフレーム識別子入力をビットマ
ップメモリー385へのアドレス入力として使用する。ビ
ットマップメモリー385もデータ入出力シーケンサ303か
らのフレーム及びチャンネル識別子入力を、第二の出力
ビットストリームの対応するチャンネル及びフレームに
現れるデータ及びデータ関連ビットの整合データRAM325
におけるアドレスへ変換あるいはマップするビットマッ
プを記憶している。こうしてビットマップメモリー385
は第一フォーマットのデータ及びデータ関連ビット構
造、すなわち、第一フォーマットの各フレーム内のデー
タ及びデータ関連ビットの配列を第二フォーマットのそ
れに変換し、更に、第一フレームチャンネル構造と第二
フレームチャンネル構造との間の変換を行う。第11図に
示されているとおり、整合データRAM325は第３図につい
ても述べたようにフォーマット変換モジュール380の外
部にあってもよい。

かわって第12図は単一段ISDNフォーマットにおける入
力ビットストリームのためのデータ入出力シーケンサ30
3、シフトレジスター302、マルチフレーム同期検出／フ
レーム指標ジェネレーター310及び加算器355の実施例を
示している。そこに示すように、フォーマット・コンバ
ータのこの実施例にはシフトレジスター302の機能を果
たすデータラッチ、データ入出力シーケンサ303とマル
チフレーム同期検出／フレーム指標ジェネレーター310
の機能を果たすISDN回路検出及び指標ジェネレーター12
06、そして加算器355の機能を果たす加算器（“＋”）
とが含まれる。

最後に、第13図は二段（TDM）フォーマットを有する
出力ビットストリームを生成するためのフォーマット変
換モジュール380の実施例を示している。この図に示す
とおり、フォーマット変換モジュールはクロック、ロー
ド及びアドレス、すなわちデータ入出力シーケンサ303
からのチャンネル及びフレーム識別子入力を受け取り、
このチャンネル及びフレーム識別子入力をビットマップ
メモリー1301へのアドレス入力として使用する。このビ
ットマップメモリー1301も、データ入出力シーケンサ30
3からのフレーム及びチャンネル識別子入力を、第二の
出力ビットストリームの対応するチャンネル及びフレー
ムに現れるデータ及びデータ関連ビットの整合データRA
M1325におけるアドレスへ変換あるいはマップするビッ
トマップを記憶する。こうしてビットマップメモリー13
01は、第一フォーマットのデータ及びデータ関連ビット
構造、すなわち、第一フォーマットの各フレーム内のデ
ータ及びデータ関連ビットの配列を第二フォーマットの
それに変換し、第一フレームチャンネル構造と第二フレ
ームチャンネル構造との間の変換も行う。ここに示して
あるように、整合データRAM1325は第３図について述べ
たとおりフォーマット変換モジュール380の外部にあっ
てもよい。

フォーマット・コンバータの両方向動作 最後に、本発明のフォーマット・コンバータは第一フ
ォーマットで入力ビットストリームを受け取るための一
つの入力を有し、第二のフォーマットを有する対応する
ビットストリームを提供するための一つの出力を提供す
ることによって一方向メカニズムとして動作するものと
して記載されている一方、両方向性であるとも記載され
ている。従ってこの文脈において使われている“両方向
性”という表現を考察することによって、本発明のフォ
ーマット・コンバータの機能と動作についてのこれまで
の記載が明瞭となるであろう。

まず上述のとおり、フォーマット・コンバータは、適
切なビットマッピングがフォーマット変換モジュール38
0に記憶されているか、あるいはフォーマット変換モジ
ュール380に提供されさえすれば、いかなるフォーマッ
トのいかなる入力ビットストリームであっても、単一段
フォーマットあるいは二段フォーマットの別にかかわら
ず、いかなるフォーマットの対応する出力ビットストリ
ームへと変換することができる。第二に、第２図に示す
とおり、フォーマット・コンバータ180としてここに示
す本発明のフォーマット・コンバータはシステムの通信
回線に接続されており、よって、SM130と記載されてい
るスイッチモジュールによって入力ビットストリームと
出力ビットストリームの行先とに接続されている。この
ため、フォーマット・コンバータの入力はシステムの中
のいかなる通信回線ビットストリームに接続されてもよ
く、変換された出力ビットストリームはシステム中のい
ずれの他の通信回線に接続してもよい。よって、所定の
第一通信回線からの所定の第一ビットストリームを所定
の第二通信回線への所定の第二ビットストリームに変換
する場合、適当なビットマッピングがフォーマット変換
モジュール380に記憶されているか、あるいはフォーマ
ット変換モジュール380に提供される限り、フォーマッ
ト・コンバータ自体は一方向性であるが、あるビットス
トリームフォーマットから別のビットストリームフォー
マットに変換するための能力については両方向性であ
る。

本発明の詳細な記述を終わるに当って、フォーマット
変換プロセスがビット・マップ手法を使用に依存してい
るため、ビット・マッピング・フォーマット変換プロセ
スの説明を完全を期すため以下本文に述べることにす
る。

ビット・マップ動作について一例として以下に説明す
る。本例は１つの64Kbpsチャンネルのみに対するもので
ある。フォーマット変換は、TDMからISDNの低速データ
へ変換することになる。第14図は、整合データRAMにお
ける格納されたTDMデータの最初の20フレームおよび出
力ISDNデータの最初の20フレームを示している。

整合データRAMに駐在するTDMデータは、IMLフレーム
内のその位置に従ってRAMに格納された。整合データRAM
のアドレスは、第15図に示されるようにIMLの位置デー
タを用いて分離される。

第14図に示されるISDNデータは、出力IMLフレームに
おけるその位置によって配置される。チャネル、フレー
ムおよびビット＃はその時のアドレスによって決定され
る。ISDN回路１〜８に対するデータはTDMの整合された
データRAM（フレーム０〜７）に駐在している。この情
報は、適当な時期に整合データRAMから検索されなけれ
ばならない。

一例として、その時のアドレスをチャネル１、フレー
ム12であるとする。第14図においては、この時のアドレ
スの場所における出力ISDNデータ・バイトがTDM回路１
乃至８のビットD2からなっていることが判るであろう。
再び第14図によれば、８つのTDM回路に対するデータ
が、整合データRAMにおいてフレームの場所０〜７、ビ
ット場所２に駐在することが判る。索引テーブルは、そ
の時のアドレス対整合データRAMのアドレスに対して生
成することができる。本例においては、このテーブルは
下記の如くである。即ち、 このテーブルは、ビット・マップに対する基礎であ
る。即ち、 a.ビット・マップ・アドレス＝その時のアドレス b.ビット・マップ・データ＝整合データRAMアドレス ビット・マップは、その時のアドレス対整合データRA
Mアドレスの索引テーブルとなる。ビット・マップがそ
の時のアドレスで呈されると、これは整合データRAMか
らデータを検索するため必要な対応する整合データRAM
アドレスを生じることになる。

ビット・マップ・アドレスおよびデータ・ワードは、
チャネル、フレームおよびビット値に従って分離され
る。一例を下記に示す。即ち、 このようなビット・マップ・アドレスおよびデータ・
ワードの割当て方を用いて、その時のアドレス対整合デ
ータRAMアドレスに対して生成される索引テーブルが下
記のようにビット・マップに格納される。即ち、 ビット・マップは、TDMおよびISDN回路間の交差接続
を生じる。この接続プラン機能はビット・マップ動作固
有のものであるが、これはビット・マップが入力回路デ
ータを出力IMLデータ・ストリームのどこにでも置くこ
とができるためである。

TDM回路は、IMLチャネル割当ておよび回路の低速速度
により規定される。回路の低速情報は、回路のデータが
第14図に示されるようにTDMマルチフレーム内のどこに
駐在するかを規定する。

ISDN回路は、IMLの位置および回路の低速速度によっ
て規定される。TDM回路とは異なり、各ISDN回路は１つ
の8Kbps（または多数の8Kbps）チャネル内に駐在する。
異なる低速速度の回路が１つの64Kbpsチャネル内に共存
することが許される。その結果、IMLの位置はチャネル
位置およびチャネル内の位置（ビット場所）を含まねば
ならない。

ISDN回路の割当ての一例が第16図に示されている。

一旦TDMおよびISDN回路の場所が確立されると、この
２つの場所間の接続（即ち、TDM回路の＃23＝ISDN回路
の＃210）が確立されなければならない。この情報は、
ネットワーク・プロセッサからFCへ送出することができ
る。本発明の実施例によれば、この接続プランには次の
３つのルールがある。即ち、 a.1つの64Kbpsチャネルに収集されるTDMデータは、同じ
回路の低速速度でなければならない。

b.複数の8KbpsのチャネルであるISDNデータは、同じ64K
bpsチャネル内に駐在して連続した8Kbpsチャネルを占め
なければならない。

c.接続されるTDMおよびISDN回路は、同じ低い回路速度
でなければならない。

実際のビット・マップは、回路の交差接続およびフォ
ーマット変換の双方を提供する。本発明によれば、ビッ
ト・マップは、出力回路の低速特性の構成による適正な
回路の低速変換テンプレートでロードされる。一例とし
て、ある回路の低速変換テンプレートが第14図に示され
る。これは、１つの回路の低速速度に対するTDMおよびI
SDN低速速度間の基本的なフォーマット変換プランを提
示する。

本文に記載したものはTDM/ISDNフォーマット変換を支
持するフォーマット・コンバータである。ここに述べた
コンバータは両方向性である。当業者は、FCがプログラ
ム可能であること、即ちテンプレートを修正して異なる
フォーマット変換結果を生じることが判るであろう。

また、当業者は、 a.本発明が、単一段の時分割多重化データ・フォーマッ
トと２段の時分割多重化フォーマット間の両方向の変換
を支持するものであること、更には b.本発明が、高速度の直列ビット・ストリームにおいて
低速回路データを盛り込むための第１および第２の予め
定めたプロトコル間の変換を支持するものであることを
理解されよう。

本発明の上記の全ての目的は、本文に述べた方法およ
び装置によって満たされる。当業者は、この斬新な方法
および装置の望ましい実施態様のこれまでの記述が単な
る例示および説明の目的のため呈示されたことを認識さ
れよう。本発明を本文に開示した正確な形態に限定する
意図はなく、明らかに多くの変更および修正が本文の教
示に照らして可能である。

本文に述べた実施態様および事例は、本発明の原理な
らびにその実際の適用を最もよく説明することにより、
他の当業者が考えられる特定の用途に適するように種々
の実施態様および種々の変更において本発明を最もよく
利用することを可能にするために呈示した。

本発明の範囲は、頭書の特許請求の範囲によって定義
されるべきものである。

【図面の簡単な説明】

第１図は通信回線により相互に接続されたノードからな
る典型的なディジタル・データ通信ネットワークを示す
高レベル機能図、第２図は与えられたノードの内外両側
の色々な通信経路を示す１つのノードのブロック図、第
３図は本発明の教示に従って動作するフォーマット・コ
ンバータ（FC）を示す機能ブロック図、第４図はSDタイ
プIIデータ・リンクのフレームおよびマルチフレーム構
造を示す図、第５図は64Kbpsの１つのチャネルに対する
TDM低速マルチフレーム構造を示す図、第６図は与えら
れたマルチフレームと関連するフレーム整合ワードの構
成を示す図、第７図は64Kbpsの１つのチャネルの低速IS
DN構造を示す図、第８図は１チャネルのISDNチャネルに
対する80ビット・フレーム構造を示す図、第９図はISDN
概念におけるフレーミング構造を形成する「０」および
「１」を示す図、第10図は本発明の実施例により支持さ
れるTDMデータ整合プロセスを示す図、第11図は本発明
の実現における使用に適するフォーマット変換モジュー
ル（FCM）の一例を示すブロック図、第12図は例示的なT
DM/ISDNフォーマット・コンバータのISDNデータ整合部
を示すブロック図、第13図は本発明を用いるISDN/TDM変
換プロセスを示すブロック図、第14図はTDMからISDNへ
の低速データ変換のための事例ビット・マップの一部を
示す図、第15図は整合されたデータRAMアドレス・セグ
メントを示す図、および第16図はIMLフレーム内のISDN
回路の割当ての一例を示す図である。 101〜104……ノード、105、106、115……顧客構内設備
（CPE）、110、120、130……タイム・スロット・スイッ
チ・マトリックス、111、121、131……ネットワーク・
インターフェース（NI）、112、122、132……ユーザ・
インターフェース（UI）装置、140、141……ネットワー
ク・プロセッサ、150、151……パケット・プロセッサ、
160……並列コンピュータ・バス、170……メモリー、18
0……フォーマット・コンバータ、190……外部プロセッ
サ・インターフェース、301、304、308、309、315、35
0、351……リンク、303……データ入出力シーケンサ、3
02……シフト・レジスタ、310……同期検出／フレーム
指標ジェネレータ、325……整合データ・メモリー（RA
M）、355……加算器、380……フォーマット変換モジュ
ール（FCM）、385、1301……ビット・マップ・ユニッ
ト、386、1310……ビット・ラッチ、387、1340……シフ
ト・レジスタ、399……IMLバス、1205、1325……整合デ
ータRAM、1206……ISDN回路検出／指標ジェネレータ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−92954（ＪＰ，Ａ) 特開 昭63−26136（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/06

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】データを複数のデータ・フォーマットに保
   持するディジタル通信システムに使用される、第１の予
   め定めたフォーマットに従ってチャンネル及びフレーム
   にデータが埋め込まれた第１の直列ビット・ストリーム
   を、第２の予め定めたフォーマットに従ってチャンネル
   及びフレームにデータが埋め込まれた第２のビット・ス
   トリームに変換するフォーマット・コンバータにおい
   て、 （ａ）チャンネル識別子及びフレーム識別子（350、35
   1）を生成するためのデータ入出力シーケンサ（303）
   と、 （ｂ）前記第１の直列ビット・ストリームとチャンネル
   識別子及びフレーム識別子とを受け取り、前記第１の直
   列ビット・ストリームのチャンネル及びフレームに整合
   したメモリー書込みアドレスを生成するための、同期検
   出及びフレーム指標ジェネレータ（310）と、 （ｃ）前記第１の直列ビット・ストリームを受け取り、
   そのチャンネル及びフレーム内に埋め込まれたデータ
   を、前記同期検出及びフレーム指標ジェネレータによっ
   て生成されたメモリー書込みアドレスに対応する記憶位
   置に格納するための、整合データ・メモリー（325）
   と、 （ｄ）前記チャンネル識別子及びフレーム識別子を受け
   取り、前記第２の直列ビット・ストリームのチャンネル
   及びフレームに整合したメモリー読み出しアドレスを生
   成するための、フォーマット変換機構（380）と、 からなり、 （ｅ）前記整合データ・メモリーが、前記フォーマット
   変換機構によって生成されたメモリー読み出しアドレス
   に応答して、該整合データ・メモリーからデータを読み
   出し、前記第２の予め定めたフォーマットに従ってチャ
   ンネル及びフレームにデータが埋め込まれた第２のビッ
   ト・ストリームを形成する、ことを特徴とするフォーマ
   ット・コンバータ。
2. 【請求項２】単一段の時分割多重化フォーマットでフォ
   ーマットされたデータと２段の時分割多重化フォーマッ
   トでフォーマットされたデータ間で変換するため使用す
   ることができることを特徴とする請求項１記載のフォー
   マット・コンバータ。
3. 【請求項３】CCITT規格X.50の推奨事項に従ってフォー
   マットされた前記第１の直列ビット・ストリームに埋め
   込まれた低速回路データを、CCITT規格I.463推奨事項に
   従ってフォーマットされた低速回路データを含む直列ビ
   ット・ストリームに変換するため用いることができるこ
   とを特徴とする請求項１記載のフォーマット・コンバー
   タ。
4. 【請求項４】CCITT規格I.463推奨事項に従ってフォーマ
   ットされた前記第１の直列ビット・ストリームに埋め込
   まれた低速回路データを、CCITT規格X.50推奨事項に従
   ってフォーマットされた低速回路データを含む直列ビッ
   ト・ストリームに変換するため用いることができること
   を特徴とする請求項１記載のフォーマット・コンバー
   タ。
5. 【請求項５】異なるフォーマットの多数のチャンネルを
   同時に整合変換が可能なことを特徴とする請求項１記載
   のフォーマット・コンバータ。
6. 【請求項６】前記変換機構がプログラム可能であること
   を特徴とする請求項１記載のフォーマット・コンバー
   タ。
7. 【請求項７】フレーム同期およびクロック信号を生じる
   タイマを含むディジタル通信システムにおいて、第１の
   予め定めたプロトコルに従ってフォーマットされた低速
   回路データが埋め込まれた第１の直列ビット・ストリー
   ムを、第２の予め定めたプロトコルに従ってフォーマッ
   トされた前記低速回路データが埋め込まれた第２の直列
   ビット・ストリームに変換することを特徴とする装置に
   おいて、 （ａ）前記タイマと接続されて、前記第１の直列ビット
   ・ストリームにより入力される情報に対するチャンネル
   およびフレーム番号を表示するためその時のアドレス信
   号を生成する手段と、 （ｂ）低速回路情報を収集して格納するため使用される
   整合データ・メモリーにアドレス・オフセットを生成す
   るため、フレームおよびマルチフレームの開始位置を検
   出する同期および指標生成手段と、 （ｃ）前記同期および指標生成手段と接続されて、低速
   回路データを整合して格納する整合データ・メモリー手
   段と、 （ｄ）前記チャンネルおよびフレーム番号により駆動さ
   れる予め定めたビット・マップを含み、前記第２の予め
   定めたプロトコルに従って再フォーマットされた、再フ
   ォーマット済み低速回路情報のフレームをアセンブル
   し、かつ前記第２のビット・ストリームに再フォーマッ
   ト済み情報の前記フレームを埋め込むフォーマット変換
   モジュール手段と、 （ｅ）前記再フォーマット済み低速回路データが埋め込
   まれた前記第２の直列ビット・ストリームを出力する手
   段と を設けてなることを特徴とする装置。
8. 【請求項８】前記同期および指標生成手段がフレーム指
   標を生成する手段を含むことを特徴とする請求項７記載
   の装置。
9. 【請求項９】前記同期および指標生成手段が回路指標を
   生成する手段を含むことを特徴とする請求項７記載の装
   置。
10. 【請求項１０】前記フォーマット変換手段がプログラム
    可能であることを特徴とする請求項７記載の装置。
11. 【請求項１１】データを複数のデータ・フォーマットに
    保持するディジタル通信システムに使用される、第１の
    予め定めたフォーマットに従ってチャンネル及びフレー
    ムにデータが埋め込まれた第１の直列ビット・ストリー
    ムを、第２の予め定めたフォーマットに従ってチャンネ
    ル及びフレームにデータが埋め込まれた第２のビット・
    ストリームに変換する方法において、 （ａ）チャンネル識別子及びフレーム識別子を生成し、 （ｂ）前記第１の直列ビット・ストリームを受け取り、
    該第１の直列ビット・ストリームと前記チャンネル識別
    子及びフレーム識別子とから、該第１の直列ビット・ス
    トリームのチャンネル及びフレームに整合したメモリー
    書込みアドレスを生成し、 （ｃ）前記第１の直列ビット・ストリームのチャンネル
    及びフレームに埋め込まれたデータを、前記メモリー書
    込みアドレスに従って整合データ・メモリーに格納し、 （ｄ）前記チャンネル識別子及びフレーム識別子から、
    前記第２の直列ビット・ストリームのチャンネル及びフ
    レームに整合したメモリー読み出しアドレスを生成し、 （ｅ）前記メモリー読み出しアドレスに従って、前記整
    合データ・メモリーからデータを読み出し、前記第２の
    予め定めたフォーマットに従ってチャンネル及びフレー
    ムにデータが埋め込まれた第２のビット・ストリームを
    形成する、ステップを含むことを特徴とする方法。