JPH02192343A

JPH02192343A - 時分割多重情報の再配列装置

Info

Publication number: JPH02192343A
Application number: JP1260311A
Authority: JP
Inventors: Jean-Claude Grima; ジャン―クロード　グリマ; Gabriel Bretez; ガブリエル　ブレト
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-10-07
Filing date: 1989-10-06
Publication date: 1990-07-30
Also published as: FR2637751A1; EP0364022A1; US5042030A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は複数のｐ入力非同期時分割多重情報信号から得
られた複数のｐ出力時分割多重情報信号を送信するｐル
ープを具える通信系において情報を再配列する装置（ａ
ｐｐａｒａｔｕｓ　ｆｏｒ　ｒｅａｒｒａｎｇｉｎｇｉ
ｎｆｏｒｍａｔｉｏｎ）に関連し、上記のｐ時分割多重
信号はその配置（ｃｏｎｆｉｇｕｒａｔ’ｒｏｎ＞に関
して同一であり、かつ高速および低速チャネルＣＩ、　
ＣＳをそれぞれ備え、チャネルＣＩはベースフレームに
配列されたタイムスロットにより形成され、チャネルＣ
Ｓは連続ベースフレームに分布されかつ複数のベースフ
レームを具える多重フレームに配列されたタイムスロッ
トにより形成され、ここで情報再配列装置が多重入力信
号に対してＰブーツ入力Ｅｌ、　Ｅ２．・・・Ｉｌ！ｐ
と多重出力情報信号に対してＰデータ出力Ｓｔ。

Ｓ２．　　・・・、　Ｓｐを有している。

本発明は市内回線網（ｌｏｃａｌ　ｎｅｔｗｏｒｋ）、
すなわち電話、特に電話通信を含むディジタル通信系、
およびデータ伝送に関連している。それは事務室や工場
やそれと同等なもの、あるいは船舶のような事業ビジネ
スに使用され、かつかなりの量の必要配線を低減するこ
とを許容し、一方、大きな数の独立通信の同時伝送を許
容している。

（背景技術）特に出願人名義のフランス国特許明細書第２５２６６１
４号から、時分割多重通信系は単一閉ループを具えてい
ることが知られている。この系は通常の技術と適度な多
重度をもって集線装置によって示された約百の接続ユニ
ットをループに直列接続でき、各集線装置は約１５の加
入者に接続され、これは系に接続された約１５００から
２０００のユーザーに適合している。もしユーザーの数
が２０００を越えると、系の容量を増大する一般技術問
題を提起する。この問題は系のアーキテクチアーを修正
することにより可能な解の１つとして解決されよう。

（発明の開示）本発明はスーパーパイロット（ｓｕｐｅｒｐｉｌｏｔ）
と呼ばれるセントラルユニットをすべて通過する種々の
ループを具える系に特に関連している。

市内回線網の容量を増大するために採用されたこの解は
種々のループならびに単一ループで使用された時分割多
重信号と同じ特性を保持するという利点を備え、また、
まずループ中の任意の位置に集線装置を付加し、それか
ら付加ループとスーパーパイロットを導入することによ
り集線装置は非常に簡単なやり方で単一ループ系の容量
を増大できるという同様な利点も保持している。

そのような多重ループ系で提案された前述の技術問題は
系の任意のユーザーが他のユーザーと通信することある
いは電話会議することを許容し、一方、ユーザー間の情
報信号の遷移時間の増大は最小限になっている。

本発明によると、ここに示された技術問題は冒頭の記事
に示された情報を再配列する装置により解決され、それ
はｐデータ入力はｐ入力多重信号を同期しかつチャネルＣ
Ｉの情報信号を再配列するためにユニットＳＲＩの各々
に接続され、ユニットＳＲＩのｐ出力計は第１スイッチングマトリク
スを具えるチャネルＣＩの相互ループスイツチングユニ
ット（ｉｎｔｅｒｌｏｏｐ　ｓｗｉｔｃｈｉｎｇ　ｕｎ
ｉｔ）　ＣＩＩのｐ入力と、チャネルＣＳを再配列しか
つ相互ループスイツチングするユニットＩ？ＣＩＳのｐ
入力に並列に接続され、ここでユニットＲＣＩＳは遅延
ユニットと第２スイッチングマトリクスを具え、かつユ
ニットＣＩＩのＰ情報出力はユニットＲＣＩＳＯｐ情報
出力とペアーとなっており、各出力の各ベアーは各出力
Ｓｌ、　Ｓ２．・・・、　Ｓｐで上記の同期多重信号を
生成するｐ結合回路に基づいて結合回路の第１および第
２入力端子に接続されていること、を特徴としている。

本発明の基本的な考えは、まず異なる時間シフトを有す
る装置の入力に現れる入力多重信号を同期し、引き続い
て所望のループ配置に従って個別ユニットに実際の情報
チャネルに関連する情報と、同時に再配列される信号チ
ャネ／Ｌｌこ関連する情報を送信することからなってい
る。

高速情報チャネルであるチャネルＣＩの再配列はユニッ
トＳＲＩにより装置の最初で実行されていることに注目
すべきである。ユニットＣＩＩのスイッチング配置が例
えば３で示されるように関連する３スイツチの閉成（ｃ
ｌｏｓｉｎｇ）と開放（ｏｐｅｎｉｎｇ）が意図されて
いる時間シフ］・を有する種々のループを相互接続（ｉ
ｎ　ｔｅｒｃｏｎｎｅｃ　ｔ　）する場合、長いループ
がこのように仮に創成され、これら３つの基本ループに
より構成され、このループを通してチャネルＣＩの再配
列は３つの異なるＳＲＩユニットにより行中で３回実行
され、これは単一ループに比べて情報再配列時間を３倍
にしている。基本情報（ｅｌｅｍｅｎｔａｒｙ　ｉｎｆ
ｏｒｍａｔｉｏｎ　）に対して再配列時間は例えば２５
０μｓであるベースフレームに等しく、もし相互接続す
べき基本ループの数が低く維持される（これは通常そう
であるが）なら、それは確かに許容できる。代案として
、信号ＣＳの再配列時間は長（、多重フレームの時間に
等しく、かつ単一ループ系では６４ｍ５に等しいことが
好ましい。種々の基本ループの相互接続の結果として、
前述の相互接続配置により創成された長いループに組み
込まれたユーザーステーションに起こる反’！’（ｅｃ
ｈｏ）現象を回避するためにこの時間の増大は薦められ
ない。

前の記事で述べられた制限を軽減するために、本発明の
有利な実施例はチャネルＣＳを再配列しかつスイッチン
グする上記の相互ループのユニットＲＣＩＳのｐ入力の
各々がｐ直列配列遅延ユニットを具えるラインに接続さ
れ、かつ各遅延ユニットの出力はその各行がＲＣＩＳの
ｐ出力の１つに接続されている上記の第２スイッチング
マトリクスの列に接続されている。

ユニットＲＣＩＳのこの構造によって、基本ループによ
りチャネルＣＳの再配列時間を変化し、かつ多重ループ
に対して所与の多重ループ信号チャネルを与えるよう例
えば０．２５　；　０．５　；　０．７５のステップの
４ループを具える系が可能であり、この配置はマトリク
スの関連スイッチの開放と閉成により丁度拡大され、基
本ループのチャネルＣＳの再配列に導入された累積遅延
は多重フレームの時間に等しい。この場合、多重ループ
を構成する異なる基本ループでチャネルＣＳの走行数（
ｒｕｎｎｉｎｇ　ｎｕｍｂｅｒ）と必然的に異なってお
り、これはその点について特定多重ループの信号チャネ
ルの経路指示（ｒｏｕ　ｔｉｎｇ）の困難性を生じない
。

本発明の好ましい実施例によると、ユニットＣＩＩ　と
ＲＣＩＳはスイッチングマトリクスのスイッチ配置の読
み取りを許容するスイッチメモリにより構成された制御
手段から管理されている。この目的で、これらの２つの
メモリのおのおの１つはスーパーパイロットに配列され
たセントラルマイクロプロセッサに接続されたアドレス
バスとデータバスから書き込まれる。ユニットＣＩＩの
スイッチメモリはチャネルカウンタＣ■から読み取られ
、そしてユニットＲＣＩＳのスイッチメモリはチャネル
カウンタＣＳから読み取られ、相互ループ信号スイッチ
ングの各配置は相互ループ配置の異なるループの多重信
号に対する多重フレームの周期にわたって丁度拡大され
ている。

添付図面に関連しかつ実例により与えられた以下の説明
はいかに本発明が実現できるかを良く理解させるであろ
う。

（実施例）第１ａ図および第１ｂ図は２種類のチャネル、すなわち
高速チャネルおよび低速チャネルを有する時分割多重信
号の構成を示している。

本質的に情報の実際の伝送を意図する高速チャネル（情
報チャネルＣＩ）は、ベースフレームＴＤＢを表す第１
ｂ図を参照し、タイムスロットＩｔ。

１２．１３．・・・Ｉ２４０により構成される。事実、
これらの時間間隔は期間が１２２ｎｓに等しい１ビツト
をそれぞれ含んでいる。

低速チャネル（シグナリングチャネルＣＳ）は、おのお
のベースフレームの端部でかつタイムスロッｌ−１２４
８の後に置かれたそれぞれの分割されたタイムスロット
Ｓによっておのおの構成されている。これらのタイムス
ロットＳはＩ２４９〜Ｉ２５６の符号が付けられた８ビ
ツトを含んでいる。８個の連続するベースフレームが第
１ａ図の各行に対応する１フレームを構成する。低速シ
グナリングチャネルＣＳＩがベースフレームＴＤＢＩ〜
Ｔ［ｌＢ７のタイムスロットＳの組により形成され、低
速シグナリングチャネルＣＳ２はベースフレームＴＯ８
９〜ＴＤＢ１５のタイムスロットＳによって形成され、
以下同様である。ベースフレームＴＤＢ８．　ＴＤＢ１
６．・・・、　ＴＤＢ２０４８、すなわち各フレームを
終わらせる８ビツトのタイムスロットＳは、時間間隔１
１．１２．・・・、１２４０を規定するために用いられ
るフレーム記号Ｔを含んでいる。ベースフレームＴＤＢ
２０４１〜ＴＤＢ２０４８　、すなわちこの多重信号の
最後のフレームの間隔Ｓは、フレーム記号Ｔの補数であ
る多重フレーム記号Ｔを含み、この記号が異なるフレー
ムを２５６に番号付けすることを許容し、これらのフレ
ームの組の期間が例えば６４ｍ５に等しい多重フレーム
を構成する。シグナリングチャネルＣＳの形成は従って
ベースフレームの周期性に関与する限り、８個の連続ベ
ースフレームの列（１フレーム）を要求する。

多重フレームは２５６のシグナリングチャネルの中で各
ベースフレームの２４０の情報チャネル（ＣＩＩ。

ＣＩ２．・・・、　Ｃｌ２４０）と一致するユーザー用
に保留された２４０のシグナリングチャネルＣＳ　（Ｃ
ＳＩ、　ＣＳ２，・・・ｃｓ２４０　）を具えている。

各ベースフレームのビット２４１〜２４日は本発明に対
して特別の役割を演じないトーンビットである。同様に
、この開示を複雑にし過ぎないために、通信チャネルＣ
Ｓと同じ構造を有する１５のチャネル２４１．・・・、
２５５もここではこれ以上詳細には説明しない。

多重ループ通信系の理解を深めるために、各ループに対
する時分割多重信号のいくつかの特有の特徴を以下に要
約する。

−（高速）情報チャネルのビット速度＝３２にビット／秒一ベース情報チャネルの数　　Ｉ２４０−ユーザーが利
用できる伝送速度（２，４，８，１６゜３２のいずれか
の隣合う情報チャネルをグループ化することが可能とし
て）　　：３２．６４．．１２８．２５６１０２４にビ
ット／秒のいずれか一フレーム記号Ｔの繰り返し速度：　４０００／秒−フ
レーム記号の長さ　　　　二８ビットーフレーム当たり
７オクテツト（５６ビツト）でのシグナリングチャネル
の平均ビット速度：８７５　ビット／秒一多重信号のビット速度　　　：　８．１９２ＭＨｚ−
多重フレーム周期　　　　　：　６４ｍ５−フレーム周
期　　　　　　　：２５０．！７３−ビット周期　　　
　　　　　：１２２ｎｓ時分割多重化が（例えばその１
つを以下に説明するカリ例えば単一ループを含むループ
化された電気通信系に使用される場合、そのループ中の
１点に置かれた情報再配列装置によって情報を再配列す
ることが必要である。この系は第２図では伝送ライン１
０　（同軸ケーブルあるいは光ファイバー）により連結
され、再配列装置によってループバックされた異なる接
続回路（集線装置）２，３．・・・の間で情報を交換す
ることを可能にし、その再配列装置はいくつかのビット
により位相シフトされる入力多重信号を受信し、関連す
る遅延手段によって再配列されて出力される多重信号を
生成し、その遅延手段は入力多重信号に関しては情報チ
ャネルＣＩとシグナリングチャネルＣＳとに対して異な
っている。

第２図は線図によって従前のいずれかの技術の再配列装
置１を示し、その装置は出力端子１１から送信される多
重信号と再び一致するよう入力端子１２において伝送ラ
イン１０を通って受信される多重信号をシフトすること
を可能にしている。クロック回路２０が入力端子１２に
現れる情報信号のタイミングを回復させ、その信号を同
期回路２１に供給し、その同期回路はフレーム記号Ｔと
多重フレーム記号Ｔとを検出する間に、すべての入力多
重情報信号に対してそれらをメモリＭＵＭ内に書き込む
よう信号を順次処理する。このメモリは入力端子１２に
接続されたデータ入力端子ＭＥを有し、かつ出力端子Ｓ
Ｍを有する。

出力多重信号のタイミング（伝送りロック）を決定する
ために、水晶発振器を具えるクロック信号発生器３１が
備えられている。この発生器がメモリＭＥＭのアドレス
と読み取り指令とを生成する。

読み取りおよび書き込みアドレスは別々の回路である同
期回路２１とクロック信号発生器３１とから到来してバ
スＡ２１　とＡ３１をそれぞれ通って転送される。これ
らのバスは２５６を法とする２進数を転送し、その数は
入力あるいは出力多重信号のタイミングで伝送される。

メモリＭＥＭの書き込み線ＷＭを介して制御されるスイ
ッチＣＡはバスＡ２１あるいはＡ３１のいずれかのアド
レス記号がメモリＭＥＨのアドレスバスに印加されるか
を決定する。

出力端子ＳＭが遅延ユニット３５に接続され、その遅延
ユニットがタイムスロットＳ内に含まれる多重信号ビッ
トのみを選択し、かつこれらのビットを平均周期の１６
３２０倍程度、換言すれば２５５フレームの期間だけ遅
延させ、その期間中にタイムスロットＳ内に含まれるビ
ットは多重信号内に現れる。結合回路（スイッチ４０）
が、図中に表現された位置にある場合には、少なくとも
出力端子Ｉｔから発出する多重信号内の情報チャネルＣ
Ｉの情報を送出することを可能にし、出力端子１１はこ
の時に出力端子ＳＨに直接接続されており、またスイッ
チ４０が他の位置にある場°合には、多重信号中のシグ
ナリングチャネルＣＳにフレーム記号Ｔおよび多重フレ
ーム記号Ｔを加えた情報を送出することを可能にし、一
方、この時に出力端子１１は遅延ユニット３５の出力端
子に接続される。スイッチ４０の動作の手順はクロック
信号発生器３１から入力される適切なりロック信号を転
送する導体４１を通して制御される。これまで述べたこ
とは、第３図および第４図を参照して説明されるように
、 −高速である情報信号の再配列、一低速であるシグナリング信号の再配列、の、伝送ライ
ン１０のループに対する２種類の再配列を既知の方法で
達成することを可能にする。

第３図および第４図は、ａにおいて多重送信信号を、ｂ
において多重受信信号を示している。

情報信号の再配列は、第３図を参照して伝送ベースフレ
ーム内のそれらの正確なランクにおいて受信された受信
ビットの置換からなっている。第３図において、８個の
ベースフレームは０〜７と標記されている。伝送遅延は
ｌ１ｌＴと標記されている。

伝送ライン１０のループ内の多数の集線装置を考慮して
、この再配列は８個のベースフレーム、すなわち１フレ
ームにわたって実現されている。これはこのループに対
する最大許容遅延が２０４８ビツト、すなわち２５０μ
ｓであることを意味している。このために、前述の最大
値によるループ内の多重信号のどんな遷移時間であって
も、この方法はこの再配列装置１が次の８個のベースフ
レームに従う伝送チャネルＣＥを通して受信される情報
ビットを自動的にシフトすることを示している。この事
実が再配列装置工の通過も含めた全体のループに対して
固定情報伝送遅延を正規化する。第２図を再び参照する
と、メモリＭＥＭはその記憶容量とその読み取り／書き
込み手順とによって、この遅延をループを通過する時分
割多重信号に対する８個のベースフレームの固定値に正
規化されるよう意図されていることに注目すべきである
。

シグナリング信号（オクテツト当たりの分布された低速
タイムスロットＳ）の再配列は、第４図を参照して遅延
ユニット３５によってそれらを同じランクで伝送される
多重信号の次の多重フレームに戻すように、再配列装置
１により受信された多重信号のシグナリングチャネルＣ
Ｓの内容を取り出す。これまで、情報信号の再配列は１
フレームの期間、すなわち１シグナリングチヤネルに等
しい一定量によって受信された全多重信号を再配列する
ことが可能であると示されていた。

これに関連して、すべての受信されたシグナリングチャ
ネルの再配列は組織的な遅延（ｓｙｓｔｅｍａｔｉｃｄ
ｅｌａｙ）に関係するオクテツトへの寄与に影響され、
その組織的な遅延は情報の再配列の終わりで２５６−１
＝２５５フレームの期間、すなわち２５５　ＣＳの期間
と同等であり、従ってこれらのチャネルの内容は次の多
重チャネルで同じランクを有するチャネル内に戻される
。この動作で起こされた全体の遅延も一定であり、再配
列装置１を含む全ループを通して６４ｍ５に等しい。第
２図ではシグナリングの再配列を実行するのは遅延ユニ
ット３５であり、それはく図示されていない方法で）入
力端子が出力端子ＳＭに接続されかつ出力端子が１６３
１２個の１ビツト語を具えるメモリ装置のデータ入力端
子に接続された８ビツトのシフトレジスタを具え、この
メモリのアドレスは１６３１２を法とするカウンタによ
って生成される。メモリの出力端子は、出力端子がスイ
ッチ４０の第２入力端子に接続された８ビツトのシフト
レジスタの入力端子に接続されている。

クロック信号発生器３１からの制御ハイウェーＣＯが多
重信号とメモリとの間にシグナリングチャネルＣＳの２
進速度を適合するために遅延ユニット３５内の４個の前
述の要素の各々に４個の導体の各々を通して適当な手順
で指令する。これまでに述べられた単一ループ系のさら
に詳細は、この記述中の参考文献としてあげられたフラ
ンス国特許明細書第２５２６６１４号を参照されたい。

本発明は種々のループ中に構成された系を採用すること
により系の容量をかなり高め、一方、これらのループは
独立のまま、かつとりわけこの系中の所定のユーザーが
この系中のたれか他のユーザーとも通信できるようない
かなる望ましい方法ででも使用されるかあるいは相互接
続された動作モードと技術に関してはこれまで述べられ
たループと同じままであり得る。

このループを相互接続するために、少なくともスーパー
パイロットと呼ばれる単一セントラルユニットが各ルー
プにより通過されるべきである。

この系の安全性を改善するために、いくつかの同一のス
ーパーパイロットを備えることができ、それらのうちの
１個が能動であり、一方、他のものが待機状態であり、
従って多重信号が通過に対して透明（ｔｒａｎｓｐａｒ
ｅｎ　ｔ）である。

第５図は第２図の伝送ライン１０のループに類似したル
ープＢ１．　Ｂ２．　Ｂ３．　Ｂ４を示している。各ル
ープは４５と標記されたある数の集線装置を具え、−方
、この数は数ダースにも達することができる。

検出できる所定の方向において、入力および出力端子に
わたって各ループは情報を再配列するために本発明によ
る装置を具えるスーパーパイロット４６と呼ばれるセン
トラルユニットを通過する。例えば、ループＢ１のそれ
ぞれの入力端子Ｅ１および出力端子Ｓｌは第２図の入力
端子１２および出力端子１１にそれぞれ等しい。

スーパーパイロット４６に含まれた種々のループの情報
再配列装置のブロック図が第６図に示され、そこでは第
５図の４個のループの入力端子［！１．　Ｂ２゜８３、
　Ｂ４および出力端子Ｓｌ、　Ｓ２．　Ｓ３．　Ｓ４が
再び見いだされる。各入力端子は情報を再配列し同期す
る装置５ＲＩＩ、　５ＲＩ２．５ＲＩ３．５ＲＩ４に接
続され、これらの装置は出力端子５ＲＩＩ、　５ＲＩ２
．５ＲＩ３．５ＲＩ４と各装置ＳＲＩ　（出力端子はＦ
）の対応する出力端子Ｆｌ。

Ｆ２．　Ｆ３．　Ｆ４とを発出する多重信号の間の（２
５０ｕ　ｓである）１フレームの遅延を確立する。異な
るループの時分割多重信号は同一であり、それは例えば
、第１ａ図および第１ｂ図を参照して説明したようなも
のであることに注意すべきである。代案として、出力端
子Ｓ１．　Ｓ２．　Ｓ３．　Ｓ４の多重信号は同期して
おり、従って出力端子ＰＩ、　Ｆ２．　Ｆ３．　Ｆ４と
は同期しており、このことは入力端子Ｅ１〜Ｅ４での時
分割多重信号の同期が存在する場合でさえも本発明を使
用するためには必須である。情報と同期信号とを再配列
する装置のブロック図を第７図を参照して以下に説明す
る。例えば、各装置ＳＲＩは第２図の左側部分（クロッ
ク回路２０、同期回路２１、クロック信号発生器３１、
スイッチＣＡおよびメモリＭＥＭ）を参照して述べられ
たものである。記憶容量を節約するために、前述のフラ
ンス国特許明細書第２５２６６１４号の第３図の左側部
分を参照して述べられたＳＲＩの構造が使用でき、その
部分は入力端子１２と出力端子ＳＭとの間に置かれてい
る。記憶容量の節約を可能にするこの構造は、本発明の
第２図のメモリＭＥＭと等価なメモリの組が、個々の容
量が１フレームを収容するために十分大きく、一方、多
重フレームを形成するフレームの数がｎを越えるｎ　（
ｎ＞１）個のメモリによって形成されること、および読
み取り回路と書き込み回路によって同時にアドレスされ
る同じメモリを避ける手段が備えられていることを特徴
としている。

各装装置ＳＲＩ　は伝送タイミング発生器（ＧＲＥ）　
５０（第６図）およびフレーム記号Ｔと多重フレーム記
号子とを持つ発生器（ＧＴ／Ｔ）　５１　＜このＧＴ／
下は水晶発振器を具える）から、２５〜３０の導体を収
容している多重導体５２を通して装置の動作に必要な信
号を受信し、一方、これらの信号はクロック信号と考え
てよい。出力端子Ｐ１、　Ｆ２．　Ｆ３．　Ｆ４はユニ
ットＣＩＩの同数の入力端子に接続され、これと並列に
ユニットＲＣＩＳの同数の入力端子にも接続されている
。ユニットＣＩＩは相互ループ情報スイッチングユニッ
トである。それは信号の通過において遅延を生じること
なく、本質的に方形スイッチングマトリクスによって構
成され、この場合には４行と４列とを有し、従って各々
のスイッチを具える１６個の交点があり、情報チャネル
ＣＩ用のループ間の、ループ毎の希望される全相互接続
を実現するために用いられる。ユニットＣＩＩは後で第
８図を参照して説明される。その出力端子Ｉｆ、　１２
．１３゜Ｉ４は結合回路の第１端子に接続されるが、こ
の場合にはその結合回路は共通端子がそれぞれの出力端
子Ｓ１、　Ｓ２．　Ｓ３．　Ｓ４に接続され、かつ多重
導体５２で制御される双方向スイッチ６１．６２．６３
．６４である。ユニットＲＣＩＳは再配列装置および相
互ループシグナリングスイッチング装置である。その二
重の機能は入力多重信号のシグナリングチャネルＣＳを
出る多重信号に再配列することおよびシグナリングチャ
ネルＣＳ用のループ間に希望される相互接続の全体を実
現することでもある。一般に１つのシグナリングチャネ
ルは１つの情報チャネルに割り当てられることに注意さ
れなければならず、それらの個別のシリアルナンバーは
同じである必要はないが、この場合には情報チャネルと
シグナリングチャネルとに対して実現される相互ループ
の相互接続は同じであり、すなわち同じ多重ループを形
成する同じ基本ループが情報チャネルＣＩとシグナリン
グチャネルＣＳとを通過するが、それらの配置は異なる
周期性と形状因子とにより時間的に広げられている。本
発明の主題を構成するユニットＲＣＩＳは、好ましくは
４行×１６列のスイッチングマトリクス、すなわち各々
がスイッチを具える６４個の交点に関連する遅延ユニッ
トの組を具えている。このユニットＲＣＩＳは後で第９
図を参照して説明される。その出力端子Ｊｌ、　Ｊ２．
　Ｊ３．　Ｊ４はスイッチ６１．６２．６３．６４の個
別の第２端子に接続され、そのスイッチの情報チャネル
ビットあるいはシグナリングチャネルビットまたはオク
テツトを伝送するためのスイッチングシーケンスは伝送
タイミング制御バス５２によって制御される。

好適には、ユニットＣＩＩおよびＲＣｒＳ内のスイッチ
の開閉指令は容易なやり方でデータ処理手段によって与
えられ、その手段は第６図に線図として示されている。

これはマイクロプロセッサ（μＰ）７０であり、例えば
米国のモートローラ社（ＭＯＴＯＲＯＬＡＣｏｍｐａｎ
ｙ）により製造された６８０００型マイクロプロセツサ
である。このマイクロプロセッサのデータバスＢＤおよ
びアドレスバスＢＡがユニットＣＩ！およびＲＣＩＳに
接続されている。出力バスＢＲＩがユニットＣＩＩに接
続されている伝送タイミング制御バス５２を通して制御
される情報チャネルカウンタ（ＣＩＩ）７１も配置され
、かつ伝送タイミング制御バス５２を通して制御され、
出力バスＢＲＳがユニットＲＣＩＳに接続されるシグナ
リングチャネルカウンタ（ＣＣＳ）７２も存在する。

第７図には線図によって再配列装置の入カニニットＳＲ
Ｉが示されている。このユニットはユニットを通過する
ループのすべての多重化情報信号の再配列を実行し、さ
らに特定すると、装置の出力Ｓ１．　Ｓ２．　Ｓ３．　
Ｓ４と関連ＳＲＩの出力Ｆとの間でフレーム周期に等し
い遅延（８ベースフレームである）を形成することによ
りチャネルＣＩの再配列を実行する。ユニットＳはバッ
ファー素子８１と８２を介してその入力Ｅで基本ループ
の時分割多重信号のデータと伝送りロックを構成しかつ
これまで既に述べられた同期を実行するために使用され
た多重導体５２からの信号を受信する情報メモリ８０を
具えている。伝送タイムベースにより同相の受信データ
を再び輸送するために、ＲＡＭにより構成されたメモリ
８０は各ベースフレームに対して同相で伝送りロックに
よりそれを戻す前に受信多重信号を連続して一時蓄積す
る。このようにしてこのメモリは受信タイムベースのク
ロックにより書き込みモードでアドレスされ、そして伝
送タイムベースのクロックにより読み取りモードでアド
レスされる。

これは好ましいことであるが、多重受信信号のタイムチ
ャートとメモリへのアクセス時間との間の一致を達成す
るために、デマルチプレクサ８３においてＥで受信され
たビットを各メモリアドレスで２ビツトを蓄積するよう
ペアーで逆多重すること（ｄｅｍｕｌｔｉｐｌｅｘ）は
有利である。導体５２にわたって信号によって制御され
たメモリ８０の出力ビットの出力端子に接続された多重
化回路８４はメモリ８０の出力ビットを配列し、このよ
うにしてその出力で端子Ｆに再配列情報信号を生成する
。各回路ＳＲＩは常に同じフレーム遷移時間を保証する
蓄積ラインとして振る舞い、すなわちその制御するルー
プに挿入された（可変）機器の量がどうであっても各ル
ープで８ベースフレーム（ム、。＝２５０μｓ）を保証
する。

第８図において、情報チャネル相互ループスイッチＣＩ
Ｉは本質的に第１スイッチングマトリクス８５と第１ス
イッチングメモリ８６によって構成されている。マトリ
クス８５の列は端子Ｐｉ、　Ｆ２．　Ｆ３．　Ｆ４に接
続され、その行はユニットＣＩＩの出力１１゜１２．１
３．１４と接続されている。マトリクスの各交点におい
て、スイッチ８７が標記され、各スイッチは列ラインと
行ラインの接続と開放を可能にしている。ループ間のス
イッチ配置はライン当たりｌスイッチとループ当たり１
スイツチが閉成される場合に実現される。所与の配置の
スイッチの閉成時間は議論している多重ループに挿入さ
れたユニットＳＲＩにより生じた遅延に従って広がって
いる。これらの配置は読み取りモードで活性化されたメ
モリ８６に基づいて得られ、各断続器（ｉｎｔｅｒｒｕ
ｐｔｏｒ）の閉成時間はＣＩの閉成時間、すなわち１ビ
ツトである。メモリ８６は少なくとも２４０の位置を含
み、その各々はマトリクスのスイッチ配置を表すいくつ
かのビットを含んでいる。このメモリはマイクロプロセ
ッサ７０から到来する双方向データバスＢＤから書き込
まれ、かつアドレスバスＢＡにわたってランダムアクセ
スにより書き込みモードでアドレスされる。メモリ８６
は情報チャネルカウンタＣＣＩから到来するバスＢＲＩ
からのクロックを用いて各クロックビット周期で読み取
られる。単一バス８９にわたって優先権論理回路（ｐｒ
ｉｏｒｉｔｙ　ｌｏｇｉｃｃｉｒｃｕｉｔ）　８Ｂがバ
スＢＡとメモリ８６に両立する［ｌＲＩにアクセスする
。メモリ８６は１６ビツトの２５６語を具えることが好
ましく、４受信ループの各々に対して４ビット記号はＦ
で再配列されたスイッチすべき４情報信号の１つを決定
する。

多重ループ情報チャネルのスイッチング動作は以下のよ
うな態様で起こる。すなわち、多重ループ情報チャネル
は第１０図に例示されたように、それが相互接続するル
ープの各多重信号の情報チャネルＣＩの占有により同定
される。所与のチャネルの２あるいは３あるいは４ルー
プを通る情報信号の伝送は１つのループから、このチャ
ネルに割り当てられたタイミング経路で伝送された他の
データへの実時間転送により実現される。多重ループ情
報チャネルを維持する各多重で使用された情報チャネル
ＣＩのランクは関連する多重ループと同じである。相互
接続の継続期間（１つあるいは種々の隣接ＣＩチャネル
の）と使用されたチャネルの数はソフトウェア−（マイ
クロプロセッサ７０）によって決定される。相互接続さ
れたループを通過する情報信号の遷移時間は１ループの
遷移時間も、。

の倍数であり、すなわち２ループに対して５００μｓで
あり、３ループに対して７５０μｓであり、そして４ル
ープに対して１ｎ＋ｓである。

第１０図は多重ループ情報チャネルの実例を示している
。各スイッチを順次閉成することにより２（ＩＴｂ）、
　３　（ＩＴｃ）、　４　（ＩＴａ）ループのいずれか
の間の所望の相互接続を生じる第１制御手段（８６，８
７゜８Ｂ、　ＢＤ、　ＢＡ、　ＢＲＩ’）の活性化はベ
ースフレーム（Ｔｏ）の多重ループチャネルを表す各時
間間隔ＩＴ（ａ。

ｂ、ｃ）に対応する。

第９図に表されたシグナリングチャネルを再配列し相互
ループスイツチングを行うユニットＲｃＩｓは本質的に
遅延ユニット９０、第２スイッチングマトリクス９１．
および第２スイッチングメモリ９２を具えている。メモ
リ９２はユニットＣＩＩを準備する制御手段に類似した
制御手段に属している。このメモリはまた優先権論理回
路９３を介してバスＢＡによるランダムアクセスアドレ
スでデータバスＢＤから書き込まれる。メモリの読み取
りはシグナリングチャネルカウンタＣＣＳから到来する
バスＢＲ３からクロックすることにより実行され、かつ
チャネル周期ＣＳのタイミングでメモリ９３に接続され
る。

各スイッチング配置９１は１チャネル周期ＣＳ、すなわ
ち最終同期オクテツトＴを含まない連続ベースフレーム
あるいはこれら７ベースフレームの最終オクテツトの期
間Ｓのいずれかの間に配置された各断続器の閉成につい
て維持されている。

ユニットＲＣＩＳの各入力Ｆｌ、　Ｆ２．　Ｆ３．　Ｆ
４はループが存在するほど多（の（この場合には４）遅
延ユニット１９を具えている。各遅延ユニットの出力は
マトリクス９１の列に接続され、マトリクス９１の各ラ
インはユニットＲＣＩＳの出力Ｊｌ、　Ｊ２．　Ｊ３．
　Ｊ４に接続され、これは８ビツトシフトレジスタ９５
を通すことが好ましい。マトリクスの各交点にはスイッ
チ９６が標記され、各スイッチは行ラインと列ラインを
接続したり開放したりできる。マトリクス９１は６４の
スイッチを具え、さらに−船釣にはＰ基本ループに対し
て２３スイツチを具えている。メモリ９２は例えば１６
ビツトの２５６語からなっている。シグナリングの相互
ループスイツチング配置はライン当たり単一の１スイツ
チが別々の時間間隔の間に閉成される場合に実現され、
この時間間隔は相互接続すべきループを通るシグナリン
グ情報と比較できる。代案として、各ループの相互接続
はソフトウェア−を用いて実行され、従ってその全長に
わたる多重ループは４（ｐ）、すなわち４（Ｐ）のみの
遅延手段９０を通過し、一方、これらのユニット９０の
各々は遅延を生じ、この遅延は多重フレームの期間の’
　／　４　（１６ｍｓ）に等しく、これはまた４０９６
シグナリングビツトの平均期間（記号ＴとＴのビットを
含む）でもある。第９図の左の各入力遅延ラインは４０
２４ビツトの遅延を生じ、それは入力レジスタ９７によ
り生じた８ビツトの遅延とアップストリームに配列され
たユニットＳＲＩにより生じた遅延（８シグナリングあ
るいは記号Ｔ／Ｔバイト）を加えるのは薦められるとい
う事実を考慮している。Ｐｉ　−Ｆ４の４ループの再配
列信号に含まれたシグナリングバイトはまた１６ｍ５　
（ｔ　＋＋）　。

３２Ｆｍｓ　（ｔ　＋ｚ）　、　４ｈｓ　（ｔ　、、）
の遅延を有する中間タップを具える遅延ライン９０によ
って約６４ｍ５だけ遅延される。これについては第１１
図を見られたい。

これらの遅延ラインは例えばＲＡＭメモリモジュールで
実現されている。スイッチングマトリクス９１は１６の
可能な遅延ライン出力から４ループの出力多重信号にシ
グナリングオクテツトを各シグナリングチャネルにスイ
ッチする。マトリクス９２の１６ビツト幅の語は各スイ
ッチ配置に対応する。この語は４×４ビツトに分割され
、各４ビット幅の記号はマトリクスの各４ライン、スイ
ッチすべき遅延ラインの１６出力の１つを決定する。

多重ループシグナリングチャネルのスイッチング動作は
以下のような態様で起こる。すなわち、多重ループチャ
ネルはそれが相互接続されているループの各多重信号の
シダナリングタイミングチャネル（チャネルＣＳ）の占
有により同定される。

所与のチャネルに対する２あるいは３あるいは４を通る
シダナリング信号の伝送は１つのループからこのチャネ
ルに割り当てられたタイミング経路を通して伝送された
次のデータへの実時間転送によって実現される。それは
第１１図から分かるが、そこでは異なるループの多重フ
レームのチャネルＣＳのランクは必要により異なること
が分かる。相互接続の継続時間と各多重化で使用された
チャネルのランクは使用されたソフトウェア−により決
定される。単一ループシグナリングチャネルのものと同
一の多重ループシグナリングチャネルの伝ばん時間の達
成は特定の構造と上述のユニットＲＣＩｓの動作により
実行される。各スイッチング配置は相互接続すべきルー
プを特定する異なるパラメータと関連各多重ループチャ
ネルでスイッチすべき遅延ライン９０の点とに基づいて
ソフトウェア−によって確立される。これまで既に示さ
れたように、多重ループのスイッチは通過してしまった
ラインの各部分の遷移時間の全体が常に多重フレームの
周期Ｔｍ　（６４ｍｓ）に等しいような態様で確立され
る。スイッチングマトリクス９１は独立でありかつ同時
に２．３．４のいずれかに役立つ多重ループチャネルの
創成を許容する。次に多重ループシグナリングチャネル
は単一ループチャネルと等しいアクセス時間を有し、か
つ２つの異なるループに属する２人のユーザーあるいは
例えば２つのループ以上を意味する電話会議の場合の２
Å以上のユーザーの間の通信を制御するために使用でき
る。

第１１図は３つのシグナリングスイッチング配置を示し
ている。文字ｑ、ｃおよびｄはループ多重シグナリング
チャネルＣＳのランクを示す整数を標記している。周期
Ｌ＋＋＋　　ｊｌ！＋　　Ｌｌ３はそれぞれ１６ｍ５．
３２ｍ５．４８ｍａに等しいことを想起すべきである。

マトリクス９１の行りを上から下まで、そしてその列Ｃ
を左から右まで読み取ると、４ループを相互接続するｑ
を参照する配置はスイッチＬ２−Ｃ４，Ｌ３−ＣＳ，Ｌ
４−Ｃ２，Ｌｌ−ＣＩの１６ｍ５ステツプの連続開成を
意味している。３つのループに対する配置Ｃはスイッチ
Ｌ４−Ｃ２，Ｌ３−ＣＳ，Ｌ２−Ｃ５の連続閉成を意味
している。２つのループＢ１と８２はスイッチＬ２Ｃ４
，Ｌｌ−ＣＩＩの別のステップ１６ｍ５と４８ｍ５の連
続閉成を意味している。

多重ループチャネルの管理技術の選択はそれ自体所与の
系に与えられるべき異なるサービスに依存するそれらの
実施例の役割としてのチャネル割り当てに関する規格に
関連している。これらの規格は例えば次のように規定さ
れる。すなわち、−専用チャネルの数（適用上の）一影響されたチャネルの数（動的あるいはそうでない）一チャネルとループの数とプールの数（電話会議）専用
チャネルの場合に、スーパーパイロット４６は一度系が
開始されるとマイクロプロセッサ７０を用いて実行すべ
き相互ループスイツチングを生じ、これは固定多重ルー
プチャネルの配置を許容する。

もしチャネルがプールとして管理されるなら、集線装置
を通してスーパーパイロットにアドレスされる多重ルー
プチャネルへの要求は相互接続すべきループを特定する
情報を含んでいる。この情報に基づいて、スーパーパイ
ロットは相互接続に必要な特徴を有する関連多重チャネ
ルのプールに利用可能なチャネルを見いだし、これはチ
ャネルＣＩとＣＳの動的割り当てを構成する。要求され
たチャネルが見いだされると、スーパーパイロットは相
互ループスイツチングを実行し、これは必要な多重ルー
プ情報とシグナリングチャネルと集線装置を要求するア
ンサーバックの使用を許容する。次にこの集線装置は相
互ループ通信のｍ続時間でそこに割り当てられている多
重ループチャネルの数をスーパーパイロットから受信す
る。代案として、通信の最後で、これらのチャネルは対
応スイッチングを実行するスーパーパイロットによりフ
ィードされる。チャネルＣＩとＣＳの相互ループスイツ
チングのソフトウェア−処理は回線網で通信を確立する
ダイナミックでありかつ非常にスムースな双方向シグナ
リングを許容する。

第１２図は相互接続２ループから４ループを許容する（
この場合には各々が６２の集線装置まで具える３ループ
）３スーパーパイロツトユニツト４６（ＳＰｌ、　ＳＰ
２．５Ｐ３）を集線する系のアーキテクチアーを示して
いる。必要により各ループは３スーパーパイロツトユニ
ツトにより構成された３共通ノードを通過し、それによ
りループ間の情報の交換は可能である。ループに挿入さ
れた集線装置４５は必要なディジタルリンクを保証する
同一の伝送媒体により縦続に配列されている。系の各ユ
ーザーはこれらの少なくとも１つの集線装置に接続され
、かつ回線網中のそれらの分布の関数として他のユーザ
ーとの１つのループあるいは種々のループを介して通信
する。ループを通して伝送された信号は２位相符号化信
号（ｂｉｐｈａｓｅ　ｅｎｃｏｄｅｄ　ｓｉｇｎａｌ）
であることが好ましく、この信号は単一信号のみを伝送
しかつ伝送ループ媒体として同軸ケーブルあるいは光フ
ァイバの識別をすること無（使用される。この事実を考
慮すると、動作の安全性を増大するためにこれらの伝送
媒体は第１２図に従って各ループで二重化されているこ
とに注意すべきである。実際に、後者の装置はそれがル
ープを部分的に捕捉する（１情報媒体）かあるいは完全
に捕捉する（２情報媒体）場合に、能動スーパーパイロ
ットによりループ配置を自動的に実現することを許容す
る。スーパーパイロットユニットはすべての時分割スイ
ッチング動作を保証し、この動作はシグナリングメツセ
ージの交換と、単一ループあるいは種々のループ間の全
二重化情報リンクあるいは半二重化情報リンクの確立を
許容する。特殊リンク９８は３スーパーパイロツトを接
続し、それらはその１つが通常能動であり、同時に他の
２つのユニットがスタンバイであり、かつもし能動スー
パーパイロットが壊れたなら１つあるいは他のものに自
動的に応答する準備のできているこれら３つのユニット
の間の直接会話（ｄｆｒｅｃｔ　ｄｉａｌｏｇｕｅ）を
ループ外で確立することを許容する。

技術的観点から、スイッチングマトリクス８５と９１は
以下の態様で、例えば米国の会社であるフェアーチャイ
ルド社（Ｃｏｍｐａｎｙ　ｏｆ　ＦＡＩＲＣＨＩＬＤ）
によって製造された積回路素子によって実現されよう。

−マトリクスの入出力インターフェース（列、行、スイ
ッチングメモリへの接続バス）のために：Ｆ１７５タイ
プのＤ型フリップフロップ−行当たりｌ閉成スイッチに
よってスイッチを実現するために（４の内の１あるいは
１６の内の１）：ナンドゲートの２段組合せ、ＦＯＯと
Ｆ２０もしこれまで述べられた通信回線網の容量をさら
に増大しようと希望するなら、拡大の２つの可能性が提
案され、これは本発明の目的を変更しない。

一ループの数は例えば４から８に増大されよう（ループ
の数に対して２多重を採用し、これは圧延ユニット９０
の製造と動作を簡単化する）。

この場合、これまで述べられたものと同じ多重化はその
構造とその速度についても維持されている）一代案として、例えば４ループを維持しながら、多重速
度は３２キロビット／秒の代わりにそれを６４キロビッ
ト／秒にもたらすことにより２倍にでき、これは旧Ｃ符
号化ディジタル情報を３２キロビット／秒で使用するの
みで差分符号化Δ以上で伝送できるという追加の利点を
与えている。

その上、単一ループあるいは多重ループ配置により示さ
れているユーザー間の通信において、本発明により任意
のユーザーステーションから他の任意のユーザーステー
ションに放送することもまた可能である。

【図面の簡単な説明】

第１ａ図および第２ｂ図は時分割多重信号の構成を示し
、第１ａ図は多重化された信号の組を、そして第１ｂ図
はベースフレームを示し、第２図は単一ループの従前の
多重再配列装置のブロック図を示し、第３図および第４図はａにおいて多重送信信号を示し、
ｂにおいて多重受信信号を示し、これは情報の再配列と
シグナリングの再配列を単一ループについてそれぞれ説
明しており、第５図はスーパーパイロットと呼ばれるセントラル装置
で本発明により相互接続できる４ループの回線網を示し
、第６図は本発明によるループ相互接続装置の一般ブロッ
ク図を示し、第７図は同期・情報再配列ユニットＳＲＩの構造を示し
、第８図は相互ループ情報スイッチＣＩＩのブロック図を
示し、第９図はシグナリングの再配列を同時に実行する相互ル
ープシグナリングスイッチＲＣＩＳのブロック図であり
、第１０図および第１１図はユニットＣＩＩとＲＣＩＳの
各々の動作を説明する時間図であり、第１２図は３つのスーパーパイロットを具える高安全性
多重ループ回線網を示している。ｌ　・・・再配列装置２．３・・・集線装置１０・・・伝送ラインあるいはループ１１・・・出力端子　　　　　１２・・・入力端子１９
・・・遅延ユニット　　　２０・・・クロック回路２１
・・・同期回路　　　　　３１・・・クロック信号発生
器３５・・・遅延ユニットあるいは遅延手段４０・・・
スイッチ　　　　　４１・・・導体４５・・・集線装置
　　　　　４６・・・スーパーパイロット５０・・・タ
イミグ発生器　　５１・・・発生器５２・・・多重導体
あるいはバス６１、６２．６３．６４・・・双方向スイッチ７０・・
・マイクロプロセッサ７１・・・情報チャネルカウンタ７２　　シグナリングチャネルカウンタ８０・・・情報
メモリ８１、８２・・・バ・シファー素子８３・・・デマルチプレクサ８４・・・多重化回路８５・・・スイッチングマトリクス８６・・・スイッチングメモリ８７・・・スイッチ８８・・・優先権論理回路８９・・・単一バス９０・・・遅延ユニットあるいは遅延ライン９１・・・
第１スイッチングマトリクス９２・・・第２スイッチン
グマトリクスあるいはメモリ９３・・・優先権論理回路９５・・・シフトレジスタ９６・・・スイッチ９７・・・入力レジスタ９８・・・特殊リンクＡ２１．八３１・・・バス静・・・アドレスバス　　　Ｂ１〜Ｂ４・・・ループＢ
Ａ・・・アドレスバス　　　ＢＤ・・・データバスＢＲ
・・・出力ハス　　　　　ＢＩＩＳ・・・出力バスＣＡ
・・・スイッチＣＣＳ・・・シグナリングチャネルカウンタＣＢ・・・
伝送チャネルＣＩ・・・情報チャネルあるいはチャネルカウンタＣＩ
Ｉ・・・相互ループ情報スイッチユツトＣＯ・・・制御
ハイウェーＣＳ・・・シグナリングチャネルあるいはチャネルカウ
ンタＥ１〜Ｅ４・・・入力端子Ｅに・・・データ入力Ｆｌ−Ｆ４・・・出力端子ＧＲＥ・・・伝送タイミング発生器ＧＴ／下・・・発生器１１〜Ｉ４・・・出力端子Ｊ１〜Ｊ４・・・出力端子肘・・・データ入力端子Ｍ叶・・・メモリＲＣＩＳ・・・相互ループシグナリングスイッチユニッ
トＲＭ・・・読み取り指令ＲＴ・・・伝送遅延Ｓ・・・タイムスロット５ｌ−Ｓ４・・・出力端子罪・・・出力ＳＰＩ〜ＳＰ３・・・スーパーパイロットユニッ５ＲＩ
Ｉ、　５ＲＩ４・・・同期・情報再配列装置Ｔ・・・フ
レーム記号Ｔ・・・多重フレーム記号ＴＤＢ・・・ベースフレームト・・書き込み線トＦＩ１３．２ＦＩＧ、５ＦＩＧ、７手続補正書（方式）１、明細書第４３頁第２行の「第１ａ図および第２ｂ図」平成元年２月６日を「第１ａ図および第１ｂ図」に訂正する。

Claims

【特許請求の範囲】１、複数のｐ入力非同期時分割多重情報信号から得られ
た複数のｐ出力時分割多重情報信号を送信するｐループ
を具える通信系において情報を再配列する装置であって
、上記のｐ時分割多重信号はその配置に関して同一であ
り、かつ高速および低速チャネルＣＩ、ＣＳをそれぞれ
備え、チャネルＣＩはベースフレームに配列されたタイ
ムスロットにより形成され、チャネルＣＳは連続ベース
フレームに分布されかつ複数のベースフレームを具える
多重フレームに配列されたタイムスロットにより形成さ
れ、ここで情報再配列装置が多重入力信号に対してｐデ
ータ入力Ｅ１、Ｅ２、・・・、Ｅｐと多重出力情報信号
に対してｐデータ出力Ｓ１、Ｓ２、・・・、Ｓｐを有す
るものにおいて、ｐデータ入力はｐ入力多重信号を同期しかつチャネルＣＩの情報信号を再配列するためにユニット
ＳＲＩの各々に接続され、ユニットＳＲＩのｐ出力Ｆは第１スイッチングマトリク
スを具えるチャネルＣＩの相互ループスイッチングユニ
ットＣＩＩのｐ入力と、チャネルＣＳを再配列しかつ相
互ループスイッチングするユニットＲＣＩＳのｐ入力に
並列に接続され、ここでユニットＲＣＩＳは遅延ユニッ
トと第２スイッチングマトリクスを具え、かつユニットＣＩＩのｐ情報出力はユニットＲＣＩＳのｐ情
報出力とペアーとなっており、各出力の各ペアーは各出
力Ｓ１、Ｓ２、・・・、Ｓｐで上記の同期多重信号を生
成するｐ結合回路に基づいて結合回路の第１および第２
入力端子に接続されていること、を特徴とする情報再配列装置。２、チャネルＣＩの上記の相互ループスイッチングユニ
ットＣＩＩは相互接続すべきループに依存しかつＣＩＩ
の上記のｐ出力の１つに接続された上記の第１スイッチ
ングマトリクスの各行で１つのスイッチのみが閉成され
るように、各チャネルＣＩに丁度分布されている情報相
互ループスイッチング配置を確立する制御信号を第１制
御手段から受信する請求項１に記載の情報再配列装置。３、上記の第１制御手段は読み取りモードで活性化され
たチャネルＣＩの相互ループスイッチング配置を含む第
１スイッチングメモリにより構成され、それはチャネル
カウンタＣＩ、ＣＣＩに接続されたバスＢＲＩから読み
取られるセントラルマイクロプロセッサに接続されたア
ドレスバスＢＡとデータバスＢＤから書き込まれる請求
項２に記載の情報再配列装置。４、チャネルＣＳを再配列しかつスイッチングする上記
の相互ループのユニットＲＣＩＳのｐ入力の各々がｐ直
列配列遅延ユニットを具えるラインに接続され、かつ各
遅延ユニットの出力はその各行がＲＣＩＳのｐ出力の１
つに接続されている上記の第２スイッチングマトリクス
の列に接続されている請求項１から３のいずれか１つに
記載の情報再配列装置。５、上記のユニットＲＣＩＳは第２制御手段から制御信
号を受信し、この制御信号は少なくとも連続する個別時
間間隔Ｓの間に相互接続すべきループに依存しかつ上記
の第２スイッチングマトリクスの各行で１つのスイッチ
のみが閉成されるように各チャネルＣＳを構成し、かつ
丁度分布されている相互ループシグナリングスイッチン
グ配置を確立し、一方、多重信号において上記の配置で
使用された異なるチャネルＣＳのランクシフトを考慮し
、上記のランクシフトの結果としての時間間隔の和が多
重信号の多重フレーム周期に等しい請求項４に記載の情
報再配列装置。６、上記の第２制御手段はその読み取りモードの間に活
性化されたチャネルＣＳの相互ループスイッチング配置
を含む第２スイッチングメモリにより構成され、それは
セントラルマイクロプロセッサに接続されたアドレスバ
スＢＡとデータバスＢＤから書き込まれ、かつチャネル
カウンタＣＳ、ＣＣＳに接続されたバスＢＲＳから読み
取られる請求項５に記載の情報再配列装置。