KR19990082037A

KR19990082037A - 상이한 속도의 디지털 티디엠신호들을 스위칭시키기 위한 방법및 시스템

Info

Publication number: KR19990082037A
Application number: KR1019980705757A
Authority: KR
Inventors: 칼-애케 크리스토퍼손; 스테파노 로미티
Original assignee: 에를링 블로메, 조한 환트; 텔레폰아크티에볼라게트 엘엠 에릭슨(퍼블)
Priority date: 1996-01-26
Filing date: 1997-01-17
Publication date: 1999-11-15
Also published as: JP2000504162A; DE69731818D1; KR100360609B1; CN1214183A; EP0876738B1; CN1099219C; AU715463B2; EP0876738A1; AU1561797A; WO1997027720A1; US5784369A; DE69731818T2

Abstract

디지털 전기통신 스위칭시스템은 입력 및 출력 디지털링크들에 멀티플렉스된 정규속도 채널들과 관련된 타임슬롯을 선택적으로 스위칭시키기 위한 다수의 양방향 포트들을 가지는 주 정규속도 스위치를 포함한다. 프레임내 각 타임슬롯은 규정된 수의 비트를 포함한다. 정규속도 스위치는 스위치포트들중 어떤 하나로부터 수신된 타임슬롯들을 다른 스위치포트들중 어떤 하나로 정규속도로 스위치한다. "애드-온" 하위속도 스위치는 정규속도 스위치에 모듈적으로 연결되어 정규속도 보다 느린 데이터 전송속도에서 타임슬롯내 하나 또는 그 이상의 하위속도 채널들에 상응하는 하나 또는 그 이상의 비트들을 선택적으로 스위치한다.

Description

상이한 속도의 디지털 티디엠신호들을 스위칭시키기 위한 방법 및 시스템

디지털 전기통신서비스에 대한 요구들이 점점 더 다양해지고 있다. 이들 다양한 요구들을 충족시키기 위하여, 현존하는 전기통신 전송 및 스위칭장치들을 채택하는 것이 바람직한데, 이중 몇몇은 64kb/s채널들을 기초로 한 디지털 통신을 위해 처음에 설계되어, 이들은 상이한 비트율에서 채널들의 전송을 처리할 수 있다. 지탈화된 음성신호들은 전형적으로 8㎑의 샘플링율과 PCM-코드화된 샘플당 8비트의 할당에 상응하는 초당 64킬로비트(kbps)의 기본율(정규속도(normal rate))에서 전송된다. 다수의 정규속도 채널들은 디지털신호내에서 시분할 멀티플렉스되는데, 여기서 한 채널의 8비트 샘플은 신호의 프레임내에서 한 타임슬롯을 점유한다. 이는, 정규속도 "채널"의 샘플들이 초당 8,000번 스위치(8 X 8,000=64,000)된다는 것을 의미한다. 그러나, 모든 전기통신장치들이 이 속에서 디지털정보를 전송하는 것은 아니다. 예컨대, 이동전화 음성채널 뿐만 아니라 데이터소오스와 착신국은 "하위속도(subrate; 이하 하위속도라 함)"로 불리는 낮은 비트율, 예컨대 16kbps를 사용할 수 있다. 따라서, (정규속도 64kbps채널보다 낮은 속도, 예컨대 8kbps, 16kbps, 24kbps,..등과 동일한 대역폭을 가지는 채널로서 규정된) 하위속도 채널들 뿐만 아니라 (제한의 목적이 아닌 설명의 목적을 위해 64kbps와 동일한 대역폭을 가지는 채널로서 규정된) 정규속도 디지털화된 음성채널들을 현존하는 전기통신장비들이 처리할 필요가 있다.

정규속도와 하위속도를 처리하기 위한 통상적인 해결법은 새롭고 또한 한층 더 정교한 디지털스위칭설계의 개발에 의존한다. 증가된 복잡성과 가격 외에도, 이들 해결법들은 많은 정규속도 전송 및 스위칭장치에 대해 허용될 수 있는 현존하는 스위칭 하부구조를 사용하지 않는다. 하위속도 정보를 수용하기 위한 다른 해결법은 다수의 서브-프레임들을 포함하는 "슈퍼프레임(superframe)"을 구성하는 것이다. 예컨대, 미국특허 제4,547,877호에서는, 가장 낮은 비트율 2.4kbps 하위속도 채널을 수용하기 위하여, 스위칭모듈에 제공된 슈퍼프레임은 프레임당 23채널들을 가지는 20프레임의 타임슬롯을 포함한다. 이 예에서, 슈퍼프레임은 18,400 타임슬롯으로 구성된다. 부가된, 슈퍼프레임의 복잡성외에, 슈퍼프레임상에 하위속도 채널들을 멀티플렉스시키는 하위속도 스위칭기술의 다른 중요한 단점은, 각 하위속도 채널이 슈퍼프레임의 하나 또는 그 이상의 8-비트 타임슬롯들에 맵핑된다는 것이다. 따라서, 하위속도 채널들을 구성하는 (바이트 보다 적은) 개별적인 비트들만을 스위칭하기 보다는 정보의 전체 8-비트 바이트가 스위치되어야만 한다. 개별적인 하위속도 채널비트들로 바이트를 구성함으로써 상당한 지연이 부가된다. 4,547,877호 특허의 슈퍼프레임 하위속도 스위칭시스템은 또한 슈퍼프레임내에서 하위속도 스위칭을 용이하게 하기 위하여, 하위속도 "기호"로서 슈퍼프레임내에 할당된 특수 비트들 뿐만 아니라 정교한 동기화방법을 필요로 한다.

필요한 것은, 현존하는 스위칭기술과 협동적으로 실현되고 또한 기능하지만 그러나 개별적인 하위속도 채널들의 효율적인 하위속도 스위칭을 허용하는 하위속도 스위치이다. 현존하는 스위칭 하부구조를 사용하는 그러한 하위속도 스위칭은 "슈퍼프레임들"과 특수화된 하위속도 스위칭비트들에 의존하는 정교한 프로토콜을 필요로 하지 않는다. 하위속도 스위치는 그의 전체 타임슬롯을 스위치시키기 보다는 타임슬롯내 개별적인 비트들을 효율적으로 스위치시켜야만 한다. 즉, 타임슬롯에 멀티플렉스된 하위속도 채널들은 동일한 착신국에 하위속도 채널들 모두를 루팅시키기 보다는 개별적인 착신국으로 쉽게 스위치되어야만 한다. 그러나, 그러한 하위속도 스위치는 정규속도 채널들을 스위칭 처리할 필요가 없다. 대신에, 정규속도 스위치와 하위속도 스위치 둘다가 정규 및 하위속도 채널 둘다의 효율적인 스위칭을 제공하기 위하여 사용되어야 하는 것이 바람직하다.

본 발명은 시간 다중화된 디지털신호들을 스위칭시키기 위한 장치에 관한 것으로서, 특히 상이한 비트율로 시분할 멀티플렉스된(time-division-multiplexed) 디지털신호를 스위칭시키기 위한 장치에 관한 것이다.

도 1은 네 개의 16kbps 서브채널들이 어떻게 타임슬롯으로 팩될 수 있는지를 설명하는 8비트 타임슬롯의 도면.

도 2는 모듈러 하위속도 전기통신스위치와 정규속도 전기통신스위치를 통합시키는, 본 발명에 따른 전기통신 스위칭시스템을 보여주는 하이레벨 도면.

도 3은 도 2에 도시된 정규속도 스위치와 하위속도 스위치들 간에 만들어진 기본 접속들을 설명하는 경로 모델.

도 4는 정규속도 스위치와 하위속도 스위치들을 통해 입력 캐리어와 출력 캐리어 간에 어떻게 하위속도 접속이 구현되는가를 설명하는 도면.

도 5는 정규속도 스위치와 하위속도 스위치들 간의 인터페이스의 보다 상세한 개요도.

도 6은 정규속도 스위치를 통한 정규속도 채널의 루팅예를 보여주는 도면.

도 7은 정규속도 스위치와 하위속도 스위치를 통한 하위속도 채널의 루팅예를 보여주는 도면.

도 8은 본 발명의 한 실시예에 따른 하위속도 스위치구조의 논리적 구조를 설명하는 기능블럭도.

도 9는 본 발명의 다른 실시예에 따른 하위속도 스위치구조의 논리적 구조를 설명하는 기능블럭도.

도 10은 본 발명의 또 다른 실시에에 따른 하위속도 스위치구조의 논리적 구조를 설명하는 기능블럭도.

도 11은 제어기억장치 어드레스의 포맷을 설명하는 도면.

도 12는 각 제어기억장치 메모리위치의 데이터포맷을 설명하는 도면.

도 13은 그룹 스위치 서브시스템으로서 불리는 현존하는 시간-공간-시간 전기통신스위치에 하위속도 스위칭모듈의 부가를 설명하는 기능블럭도.

도 14는 그룹 스위치 서브시스템내 시간 스위칭모듈(TSM)들 간의 바람직한 하위속도 스위칭접속들을 보다 상세히 설명하는 도면.

도 15는 현재 개발된 유니스위치(Uniswitch) 시간-공간 구성 전기통신 스위칭시스템에 모듈러 하위속도 스위치의 적용을 설명하는 기능블럭도.

도 16은 유니스위치 스위칭구조의 하위속도 확장유닛으로서 구성된 하위속도 스위치의 기능블럭도.

도 17은 유니스위치에 따른 하위속도 스위치 매트릭스구조의 기능블럭도.

도 18은 도 17에 설명된 하위속도 스위치 매트릭스의 바람직한 실현 구조를 설명하는 기능블럭도.

따라서, 본 발명의 목적은 새롭게 전기통신기술을 개발할 뿐만 아니라 현존하는 전기통신 스위칭 하부구조로의 사용을 위해 개조될 수 있는 효율적이고 또한 경제적인 하위속도 스위칭시스템을 제공하는 것이다.

본 발명의 목적은 정규속도 채널들에 멀티플렉스된 하위속도 채널들의 하위속도 스위칭을 처리하기 위하여 정규속도 전기통신스위치에 모듈적으로 부가될 수 있는 모듈러, "애드-온(add-on)" 하위속도 스위치를 제공하는 것이다.

본 발명의 목적은 여러 하위속도 채널들이 정규속도 디지털 스위치를 통해 정규속도 채널경로를 공유할 수 있지만, 애드-온 하위속도 스위치를 통해 상이한 착신국들로 서로에 대해 독립적으로 스위치될 수 있는, 모듈러, 애드-온 스위치를 제공하는 것이다.

또한 본 발명의 목적은 비교적 단순하고 또한 효율적인 하위속도 스위칭구조를 사용하여 상기 목적들에 부합하는 새로운 하위속도 스위치구조를 제공하는 것이다. 특히, 본 발명의 목적은, 단일의 바이트와 바이트내 단일의 비트가 비트레벨에서 하위속도 스위칭을 달성하기 위하여 단일의 제어어드레스를 사용하여 스위치 기억장치로부터 선택될 수 있는 스위치 기억장치의 어레이를 사용하는 시공간적인 스위칭을 포함하는 하위속도 스위치구조를 제공하는 것이다.

본 발명의 목적은 정교한 "슈퍼프레임", 특수 하위속도 비트필드, 또는 슈퍼프레임에 하위속도 채널들을 멀티플렉싱하는데 관련되는 지연 등이 없이 효율적이고 또한 효과적인 하위속도 스위칭을 제공하는 것이다.

이들 목적들과 다른 목적들은 본 발명의 디지털 전기통신 스위칭시스템에 의해 이루어진다. 주 정규속도 스위치는 입력(incoming) 및 출력(outgoing) 타임슬롯된 디지털라인상에 멀티플렉스된 정규속도 채널들을 선택적으로 스위칭하기 위한 다수의, 양방향 포트를 가진다. 타임슬롯은 규정된 수의 비트, 예컨대 8비트를 포함한다. 주 정규속도 스위치는 스위치포트들중 어떤 하나에서부터 다른 어떤 스위치포트로 수신된 타임슬롯들을 스위치한다. 정규속도 스위치에 연결된 "애드-온" 하위속도 스위치는 정규속도 보다는 데이터 전송속도에서 타임슬롯내 (하나 또는 그 이상의 하위속도 채널들에 대응하는) 하나 또는 그 이상의 비트들을 선택적으로 스위치한다.

다수의, 느린 데이터속도 채널들은 디지털신호, 즉 하위속도 채널내에서 시분할 멀티플렉스된다. 한 하위속도 채널의 샘플들은 비트(0, 1, 2, ...,7)들을 사용하여 만들어질 수 있고; 그리고 여러 하위속도 채널들의 샘플들은 프레임의 (상이한 비트 위치들내) 동일 타임슬롯을 공유한다. 정규속도 스위치는 스위치되게 될 하위속도 정보를 가지는 이들 타임슬롯들을 하위속도 스위치로 루팅시키고, 그리고 하위속도 스위치는 각 개별적인 하위속도 채널을 그의 적절한 착신국에 적절히 연결시킨다. 하위속도 스위치의 출력포트들에서 발생된 하위속도 정보를 가지는 타임슬롯들은 또 다른 전송을 정규속도 스위치로 복귀된다. 한 실시예에서, 정규 전송속도는 64kbps이고 그리고 하위속도 전송은 8, 16, 32, 40, 48 및 56kbps를 포함할 수 있다.

하위속도 스위치는 하위속도 채널의 최적 스위칭을 위해 설계되고, 그리고 한 실시예에서, 하위속도 채널들을 시공간적으로 선택적으로 스위치한다. 스위치의 모듈적 구조 때문에, 하위속도 스위치는 가변 구조의 현존 정규속도 스위치들에 부가될 수 있다. 예컨대, 하위속도 스위치는 다수의 시간 스위칭모듈들과 공간 스위칭 모듈들을 포함하는 시간-공간-시간(TST; time-space-time) 정규속도 스위치에 모듈적으로 부가될 수 있을 뿐만 아니라, 정확히 논-블록킹(non-blocking) 시간-공간(TS)으로 구성된 스위치들에 부가될 수 있다.

하위속도 스위치는 바람직하게 타임슬롯 데이터를 저장하기 위한 데이터메모리들의 매트릭스를 포함한다. 한 입력스위치로부터 나오는 샘플들은 매트릭스의 열(row)의 데이터메모리들에 기록된다. 따라서, 열의 모든 데이터메모리들은 동일한 데이터를 포함한다. 멀티플렉서는 매트릭스의 행(column)의 데이터메모리들중 하나의 타임슬롯을 선택할 뿐만 아니라 선택된 타임슬롯에서 하나 또는 그 이상의 개별적인 비트들을 선택한다. 이러한 방식으로, 각 타임슬롯내 하나 또는 그 이상의 개별적인 비트들은 가변속도 스위치를 통해 선택적으로 스위치될 수 있다. 다수의 제어메모리들에는 데이터메모리 매트릭스의 행 데이터메모리들중 하나에 각각 대응하는 제어메모리가 구비된다. 각 제어메모리는, 제어메모리들로부터 어드레스된 m 출력비트들(m은 타임슬롯내 비트들의 수)이 출력타임슬롯으로 결합되어 정규속도 스위치로 복귀되도록, 단일의 출력비트를 발생시키기 위해 행의 데이터메모리들중 하나로부터 한 타임슬롯의 한 비트를 어드레스가능하게 선택한다. 열의 모든 데이터메모리들이 동일한 데이터를 포함한다고 주어지면, 한 그룹의 n데이터메모리들은 한 차례 기록되어 한 타임슬롯주기 동안 n차례 판독되는 한 데이터메모리로 다른 실시예에서 교체될 수 있다. n의 값은 데이터메모리내 위치에 대한 액세스타임에 따라 다르다. 이 경우에, 데이터메모리들의 행으로부터 n개의 개별적인 비트들을 어드레스가능하게 선택하여 독출하기 위한 제어메모리들은 단일의 비트를 제어하는 제어메모리의 n배인 다수의 위치들을 가지는 단일의 제어메모리로 교체될 수 있고 그리고 한 타임슬롯주기 동안 n차례 판독된다.

본 발명은 또한 상이한 속도의 디지털 전화채널들을 스위칭하기 위한 유리한 방법을 제공한다. 정규속도는 다수의 입력 디지털링크들중 하나와 출력 디지털링크들 사이의 정규속도 전기통신스위치에 의해 양방향 스위치포트들을 통해 수신된 정규속도 요구는 제1스위칭 속도에서 스위치된다. 그러나, 정규속도 스위치는 하위속도 정보를 가지는 타임슬롯들을 전용 모듈러 하위속도 전기통신스위치 또는 스위치확장으로 루팅시킨다. 하위속도 채널들은 제1스위칭속도 보다 느린 스위칭속도에서 하위속도 스위치로 스위치되고 그리고 그런 다음에 정규속도 스위치로 복귀된다.

만일 스위치들이 제1 또는 제2속도를 지원한다면, 두 채널들 간의 접속을 스위칭시키기 위한 각 요청이 보고된다. 제1(정규)속도 채널에 대해서는, 스위칭경로는 하위속도 스위치와는 무관하게 정규속도 스위치를 통해 확립된다. 제2(하위)속도 채널에 대해서는, 스위칭경로는 정규속도와 하위속도 스위치 둘다를 통해 확립된다. 따라서, 세 개의 기본 접속들이 하위속도 채널을 스위치하기 위하여 확립된다. 첫째, 입력 정규속도 채널접속이 입력 하위속도 채널을 포함하는 타임슬롯을 하위속도 스위치에 링크시키기 위해서 정규속도 스위치에서 확립된다. 둘째로, 출력 정규속도 채널접속이 하위속도 스위치에서부터 나오는 하위속도 채널을 포함하는 타임슬롯을 출력 채널에 링크시키기 위하여 정규속도 스위치에서 확립된다. 셋째로, 제2속도 채널접속이 하위속도 스위치에서 확립된다. 이후에, 제2속도 채널접속은 입력 및 출력 제1속도 채널접속에 연결된다. 선택적으로, 하위속도 채널들을 반송하기 위해 정규속도 스위치와 하위속도 스위치 타임슬롯들 사이에 반영구적인 접속들이 확립될 수 있다. 이러한 방식으로, 요구에 따라 단지 하나의 접속이 확립될 필요가 있는데, 이는 하위속도 스위치와 정규속도 스위치 사이의, 두 개의 반영구적인 접속들이 이미 확립되었기 때문이다.

본 발명의 이들 목적들과 다른 목적들과 그리고 장점들은 첨부도면을 참조하여 이후에 상세히 설명되는 설명으로부터 명확하게 완전히 파악될 수 있을 것이다.

다음의 상세한 설명에서, 제한이 아닌 설명의 목적으로, 예컨대 본 발명의 완벽한 이해를 제공하기 위해 특정회로, 인터페이스, 기술 등과 같은 특정 항목들이 주어진다. 그러나, 본 발명은 이들 특정 항목들을 벗어나는 다른 실시예로 실현될 수 있다는 것을 기술분야의 당업자라면 이해할 것이다. 다른 경우에, 잘 공지된 방법, 장치 및 회로들의 상세한 설명은 본 발명의 상세한 설명을 모호하지 않게 하기 위하여 생략된다.

도 1을 참조하여 보면, 도 1은 하위속도 채널들이 타임슬롯들로 어떻게 "팩"되는지를 보여준다. 특히, 단일의 정규속도 채널들(예컨대 64kbps의 속도에서의 채널들)이 프레임내에 8-비트 타임슬롯들(0-7)로 팩된다. 네 개의 서브채널(0-3)들은 정규속도의 1/4(이 예에서는, 16kbps)에서 전송되는 한 타임슬롯으로 팩된다. 몇몇 전기통신장비들은 정규속도 채널과 하위속도 채널 둘다를 사용한다. 이동전화시스템용 유럽 GSM망에서, 기직국 송수신기는 2Mbps PCM링크로 기지국 제어기에 연결되고, 각 링크는 여섯 개의 64kbps 시그날링 채널들과 48개의 16kbps 트래픽채널을 포함한다. 물론 기술분야의 당업자라면, 하위속도 채널과 정규속도 채널의 다른 예들이 사용될 수 있다는 것을 알 수 있을 것이다. 그러한 "혼합된" 속도응용에서, 전체 트래픽중 일부분만이 하위속도 레벨에서 스위치되는 것이 전형적이다. 실제로, 대부분의 트래픽들은 정규속도에서 스위치된다. 이미 기술된 바와 같이, 현존하는 정규속도 스위치들은 하위속도 채널들을 효과적이고 또한 효율적으로 스위치하도록 설계되지 않았다. 하위속도 채널들을 효율적이고 또한 효과적으로 스위치시키기 위한 모듈러 하위속도스위치를 사용함으로써, 본 발명은 정규속도 스위치를 재설계할 필요가 없이, 특정 전기통신응용에 의해 요청되는 하위속도 스위칭기능들을 효율적이고 또한 효과적으로 수행한다.

도 2는 기본 레벨에서 "애드-온" 하위속도 스위칭구조를 설명한다. 보다 상세히 설명하면, 전기통신 스위칭시스템(10)은 정규속도 스위치(이 상세한 설명 전체를 통해 사용된 예에서 정규는 64kbps로서 규정된다)와 64kbps보다 느린 속도에서 전송된 하위속도 채널들을 스위칭시키기 위한 하위속도 스위치(12)를 포함한다. 따라서, 외부 전기통신장비(16a, ..., 16n) 내외로의 트래픽은 정규속도 스위치(14)를 통해 정규속도에서 스위치된다. 외부 전기통신장비 내외로의 하위속도 스위치 트래픽은 정규속도 스위치(14)를 통한 접속을 통해, 하위속도 채널 스위칭을 처리하기 위해 할당된 하위속도 스위치(12)로 루팅된다.

하위속도 스위치(12)는 각각이 다수의 타임슬롯들을 포함하는 하나 또는 그 이상의 링크(81a, ..., 18n)들에 의해 정규속도 스위치(14)에 연결된다. 하위속도 스위치(12)는 하위속도 스위치(12)는 정규속도 스위치(14)로부터 오는 어떤 타임슬롯내 어떤 비트를 정규속도 스위치(14)로 복귀하는 어떤 타임슬롯내 어떤 비트에 연결시킨다. 외부 전기통신장비(A)로부터의 하위속도 채널(C)을 외부 전기통신장비(B) 상의 하위속도 채널(D)을 연결시키기 위하여, 다음 절차들이 수행된다. 첫째로, 정규속도 스위치(14)에서, 서브채널(C)을 포함하는 외부 전기통신장비(A)의 타임슬롯에서 하위속도 스위치(12)의 어떠한 자유로운 타임슬롯으로 정규속도 접속이 확립된다. 둘째로, 하위속도 스위치(12)의 다른 어떠한 자유로운 타임슬롯에서 서브채널(D)을 포함하는 외부 전기통신장비(B)의 타임슬롯으로 정규속도 스위치를 통해 접속이 확립된다. 셋째로, 하위속도 스위치(12)에서, 제1 및 제2절차에서 선택된 타임슬롯들내 (소망된 서브채널들에 대응하는) 적절한 비트 또는 비트들 간에 접속이 확립된다. 정규속도 스위치(14)를 통한 하위속도 스위치(12)로의 접속들은 "요구에 따라" 이루어질 수 있는 한편, 그러한 접속들은 필요하다면 반영구적인 접속으로서 확립될 수 있다.

따라서, 정규속도에서 스위치되게 될 트래픽은 일반적으로 정규속도 스위치(14)를 통해 스위치된다. 하위속도 트래픽은 하위속도 스위칭을 최적으로 처리하도록 특별히 설계된 하위속도 스위치(12)로 정규속도 스위치(14)를 통해 스위치된다. 이 구조는 특히 유리한데, 이는 정규속도에서 최적 동작을 위해 초기부터 설계된 현존하는 정규속도 스위치구조에 최소 영향을 미치면서 탄력적으로 부가될 수 있기 때문이다. 이러한 방식으로, 하위속도 스위치 트래픽은 하위속도 스위치모듈에 의해, 현존하는 스위칭시스템의 하드웨어에 최소 영향을 미치면서 최적으로 처리될 수 있다.

도 3은 하위속도 접속이 어떻게 확립되는가를 설명하는데 유용한 경로모델을 보여준다. 경로모델을 간략화하고 또한 일반화하기 위하여, 다수의 위치노드(MUltiple Position nodes; MUP)들이 규정된다. 각 MUP는 일반적인 장치가 스위치에 연결되는 위치에 대응한다. 한 MUP는 스위치포트에서 착신되는 하나의 정규속도 채널(하나의 타임슬롯)을 특정한다. 스위치포트가 여러 타임슬롯들을 착신하기 때문에, 포트 그 자체는 여러개의 MUP들에 대응한다. 스위치접속 또는 스위칭경로는 MUP들 사이에 만들어질 수 있다.

도 3에 설명되어 있듯이, 서브채널 접속은 두 개의 서브채널을 연결 또는 스위치하기 위하여 세 개의 물리적 경로를 사용한다. 서버채널(C 및 D)들이 MUP(A 및 B)에 각각 (다른 서브채널들과 함께) 제공된다. MUP(X 및 P)들은 하위속도 스위치가 연결되는 범위내에 위치된다. 따라서, 입력 MUP(A 및 X) 사이에 전송접속이 확립된다. 이는 입력 타임슬롯을 하위속도 스위치(12)에 링크시키기 위하여 정규속도 스위치(14)에서 확립된 정규속도 접속이다. 그런 다음, 전송접속이 확립되어 MUP(Y)를 출력 MUP(B)에 연결시킨다. 또 다시, 이는 하위속도 스위치를 출력 타임슬롯에 링크시키기 위하여 정규속도 스위치(14)에서 확립된 정규속도 접속이다. 그런 다음, 서브채널(C)을 서브채널(D)에 연결시키기 위하여 서브채널 접속이 확립된다. 설명의 목적을 위해, 이 하위속도 접속은 하위속도 스위치(12)에서 확립된 N x 8kbps 접속(이때 N은 1-7의 정수)일 수 있다. 즉 8, 16, 32, 40, 48 및 56kbps일 수 있다.

두 개의 정규속도 접속들로, 서브채널(C)은 MUP(A)에서 그가 가지는 위치와 동일한 서브채널 위치의 MUP(X)에서 착신되고 그리고 서브채널(D)은 MUP(B)의 동일한 서브채널 위치의 MUP(Y)에서 착신된다. 이들 두 개의 정규속도 접속들은 "전송(transfer)" 또는 "캐리어(carrier)"접속들로서 간주된다. 그런 다음, 하위속도 접속이 서브채널(C 및 D)들을 연결시키기 위해 확립된다. 이들 "캐리어"접속들은 반영구적이다. 만일 이들이 "즉시 회답(on-demand)"접속이라면, 다른 접속들을 위해 하나 또는 두 개의 캐리어가 미리 확립될 수 있다. 이 경우에, 단지 하나 또는 두 개의 접속만이 확립되어야 한다.

따라서, 하위속도 접속을 생성하기 위하여, 호출 요청은 접속을 위해 요청된 속도, N의 값 뿐만 아니라 입력과 출력 MUP들과 적절한 서브-MUP를 나타내는 서브채널 정보를 식별한다. 그런 다음 이 정보는 접속시에 사용되게 되는 타임슬롯들과 서브채널들을 결정하기 위하여 스위칭시스템(10)을 제어하는 제어컴퓨터/프로세서에 의해 사용된다. 하위속도 스위치(12)에서, MUP(X)의 서브채널(C)과 MUP(Y)의 서브채널(D) 사이에 서브채널 접속이 확립된다. 도 3에 도시된 호출 요청의 논리적 레벨에서, 필수적인 호출 셋업정보는 MUP(A), MUP(A)내 서브채널(즉, 서브채널(C)), MUP(B), 및 MUP(B)내 서브채널(즉, 서브채널(D))을 포함한다. 이 정보로부터, 프로세서는 접속을 위해 필요한 세 개의 물리적 경로들을 선택한다.

도 4는 서브채널들의 비트들이 어떻게 스위치되는지를 보여준다. 세 개의 링크된 물리적 경로들은 입력 MUP(A)에서부터 MUP(X)의 하위속도 스위치(12)로의 한 캐리어, 하위속도 스위치(12)를 통한 경로 및 MUP(Y)에서 MUP(B)로 하위속도 스위치로부터의 캐리어에 대응한다. 하위속도 스위치(12)는 입력 타임슬롯내 비트위치 7과 6에서의 서브채널(C)을 출력 타임슬롯내 비트위치 3과 2에서의 요청된 서브채널(D)로 스위치한다.

도 5는 정규속도와 하위속도 스위치들이 어떻게 인터페이스되는지의 일반적인 개요도이다. 설명의 목적을 위해서만, 도 5는 한 방향으로(도면의 좌측에서 우측으로) 트래픽흐름을 보여준다. 물론, 기술분야의 당업자라면, 트래픽흐름은 전형적으로 양방향이라는 것을 알 수 있을 것이다. 정규속도 스위치(14)의, 제 1 그룹의 트래픽 인터페이스 포트들(#1-n)이 통상적인 정규속도 트래픽을 위해 할당된다. 정규속도 스위치(14)의, 제2셋트의 트래픽 인터페이스 포트들((#n+1)에서 (#n+m))이 정규속도 스위치(14)와 하위속도 스위치(12) 사이에서 하위속도 트래픽을 루팅시키기 위해 할당된다. 하위속도 스위치는 다수의 입력 및 출력 인터페이스 포트(#1-m)들을 포함한다. 따라서, 하위속도 스위치(12)는 정규속도 스위치에만 연결되고, 외브 전기통신장비와는 인터페이스되지 않아, 모듈성을 강화시키고 또한 현존하는 장치에 충격을 최소화시킨다.

도 6을 참조하여 보면, 정규속도 채널들은 정규속도 스위치(14)를 통해, 포트(#1)에서 착신되는 프레임에 의해 반송되는 입력-MUP(in-MUP)(A)에서부터 포트(#n)에서 착신되는 프레임에 의해 반송되는 출력-MUP(out-MUP)(B)로 스위치된다. 설명된 프레임들은 SONET 또는 동기전송모드(Synchronous Transmission Mode; STM)-n형 프레임들이다. 도 6의 예에서, 입력-MUP(A)는 출력-MUP(B)에 연결된다. 이 정규속도 접속에서, 단일의 정규속도 채널에 상응하는 하나의 8-비트 타임슬롯이 입력-MUP(A)에서 출력-MUP(B)로 연결된다.

도 7은 정규속도의 1/8에 상응하는 속도에서 하위속도 채널(D)에 하위속도 채널(C)의 접속예를 보여준다. 즉, 결국에는 타임슬롯 출력-MUP(B)내 비트위치(2)로 스위치되게 되는 타임슬롯내 비트위치(6)에서의 한 비트에 하위채널(C)이 대응한다. 따라서, (포트 #1에서의)입력-MUP(A)에 의해 수신된 하위속도 채널(C)을 포함하는 정규속도 타임슬롯은 정규속도 스위치(14)를 통해 (포트 #n+1에서의) 출력-MUP(X)로 루팅된다. 서브채널(C)은 비트위치(6)에서 남는다는 것을 명심하라. 그런 다음, 서브채널(C)을 포함하는 타임슬롯은 하위속도 스위칭을 수행하는, 즉 입력 타임슬롯내 비트위치(6)에서의 서브채널(C)을 다른 출력 타임슬롯내 비트위치(2)에서의 서브채널(D)로 스위칭시키는 하위속도 스위치(12)의 포트(#1)로 루팅된다. 서브채널(D)를 포함하는 출력 타임슬롯은 하위속도 스위치 포트(#m)에서 정규속도 스위치의 (포트 #n+m에서의) 입력 MUP(Y)로 루팅되고 그리고 그런 다음에, 정규속도 스위치를 통해 (포트 #n에서의) 출력 MUP(B)로 루팅된다.

상기에서 설명된 바와 같이, 애드-온 스위치의 장점중 하나는, 하위속도 트래픽을 스위치하기 위해 최적으로 설계된다는 것이다. 한 하위속도 스위치(12) 예의 논리적 구조의 기능블럭도가 도 8에 도시되어 있다. 연속적인 512개의 타임슬롯 프레임들을 포함하여 4.096Mbps의 데이터속도를 생성할 수 있는 여덟 개의 TDM 입력버스(0-7)들이 있다. 8-비트 출력 타임슬롯의 한 비트에 각 행이 대응하는 여덟 개의 스위치 기억장치(SS) 행이 있다. 예컨대, 각 스위치 기억장치는 9-비트의 단어폭과 512단어의 길이를 가지는 임의접근기억장치(RAM)일 수 있다. 비트들중 여덟 개는 스위치되게 될 정보의 한 타임슬롯에 대응하고, 그리고 제9비트는 에럭확인을 위한 패리티비트에 상응한다. 따라서, 각 스위치 기억장치는 단번에 한 프레임의 타임슬롯 정보를 저장할 수 있다. 이외에도, 각 입력버스로부터의 동일한 프레임정보가 동시에 여덟 개의 스위치 기억장치열의 각 기억장치에 저장된다. 따라서, 한 행에는 입력포트의 수만큼 많은 스위치 기억장치들이 있다. 각 스위치 기억장치는 해당하는 입력포트에서 입력하는 데이터의 프레임을 저장하고, 그리고 이러한 방식으로, 모든 입력 데이터들이 스위칭을 위해 행에서 이용될 수 있다. 한 행은 한 출력포트내 특정 비트위치에 대응하기 때문에, 이 행은 상기 특정된 비트위치에서 어떠한 입력포트로부터 출력하는 어떠한 입력비트를 스위치하는데 사용된다. 도 8은 여덟 개의 입력포트들에서한 출력포트로 하위속도 스위칭의 예를 설명하기 위하여 스위치 매트릭스내 여덟 개의 행들을 보여준다. 따라서, 이 구조는 여덟 개의 입력포트에서 여덟 개의 출력포트로 하위속도 스위칭을 실행하기 위해 여덟 차례 반복될 수 있다. 제어 기억장치(CS)가 여덟 개의 행 각각에 제공된다. 마찬가지로, 스위치 기억장치(SS), 제어기억장치(CS)는 512*m 비트 폭의 제어단어들을 저장하기 위한 RAM메모리일 수 있다. 제어기억장치내 각 단어의 폭은 다음: 스위치 기억장치어드레스, 제1셋트의 타임슬롯 선택기(20a, ..., 20h)들을 위한 어드레스, 제2셋트의 비트 선택기(22a, ..., 22h)들을 위한 어드레스 및 패리티를 위해 사용되는 비트들의 합이다. 이 예에서, 스위치 기억장치 어드레스는 각 속도기억장치에 저장된 512개의 타임슬롯 단어들중 하나를 선택하기 위해 9비트를 포함한다. 타임슬롯 선택기(20a, ..., 20h)들을 위한 어드레스는 행의 여덟 개의 기억장치들중 하나를 선택하기 위하여 3비트를 포함한다. 비트 선택기를 위한 어드레스는 상기 행에 대한 타임슬롯 선택기에 의해 선택된 8-비트 타임슬롯의 여덟 개의 비트들중 하나를 선택하기 위해 3비트를 포함한다. 전형적으로 패리티는 1비트를 포함한다. 따라서, 도 8에 도시된 매트릭스내 제어기억장치단어의 폭은 16-비트일 수 있다. 그러나, 즉시 회답 접속들과는 반대로, 반영구적인 접속들을 표시하기 위하여 각 제어기억장치위치에 부가적인 비트가 부가될 수 있다. 패리티 체커(PC)는 타임슬롯 데이터에 패리티 확인기능을 수행한다. 각 제어기억장치는 타임슬롯 카운터(도시되지 않음)로부터의 출력을 사용하여 어드레스된다.

도 8의 하위속도 스위치의 논리적 구조에서, 여덟 개의 행들 각각은 8-비트 출력중 한 비트를 생성한다. 각 행에 있고 또한 타임슬롯 선택기(멀티플렉서일 수 있지만, 그러나 멀티플렉서 대신에 버스가 사용될 수 있다)를 추종하는 여덟 개의 스위치 기억장치는 입력포트들중 하나로부터 하나의 완전한 타임슬롯을 공급한다. 제 2 선택기(또한 멀티플렉서일 수 있음)는 이 선택된 타임슬롯으로부터 한 비트를 선택한다. 따라서, 하위속도 스위치는 제어기억장치에 각 출력 타임슬롯의 각 비트에 대한 한 위치를 가진다. 제어기억장치 위치의 내용들은 판독되어야만 하는 특정 스위치 기억장치내 특정 비트를 규정한다. 이러한 방식으로, 하위속도 스위치는 한 정규속도 타임슬롯에 멀티플렉스된 한 서브채널에서부터 완전히 상이한 정규속도 타임슬롯내 다른 서브채널로 개별적인 비트들은 시간(스위치 기억장치) 및 공간(선택기 20 및 22)적으로 스위치시킬 수 있다. 따라서, 하위속도 스위치는 시간-공간(TS) 스위치구조를 채용한다. TS스위치는 엄밀히 논-블록킹이다.

다음의 간단한 예를 고려한다. 스위치되게 될 하위속도 채널은 16kbps 하위속도 채널이라고 가정한다. 즉 두 개의 8kbps 하위속도 채널들을 점유한다고 가정한다. 입력포트(5)에서의 프레임내 위치(220)의 타임슬롯내 비트위치(0 및 1)에서 출력포트(3)에서의 타임슬롯 위치(300)내 비트위치(2 및 3)로 16kbps채널을 스위치하기 위하여, 출력포트(3)에서의 제어기억장치 제어 비트위치(2)는 출력위치(300)에 따라 입력포트(5)에서의 메모리위치(220)에 비트위치 0을 어드레스하여야 한다. 출력포트(3)에서의 제어기억장치 제어 비트위치(3)는 출력위치(300)에 따라 입력포트(5)에서의 메모리위치(200)에 비트위치 1을 어드레스하여야 한다.

도 9는 하위속도 스위치의 논리적 구조의 다른 실시예를 보여준다. 이 실시예는, 도 8에 도시된 메모리 매트릭스의 열내 모든 스위치 기억장치들이 동일한 타임슬롯 데이터를 포함한다는 사실을 활용한다. 따라서, 각 열의 여덟 개의 스위치 기억장치들은, 각 타임슬롯이 단지 한 차례 기록되지만 여덟 차례 독출되는 9-비트 RAM에 의해 단일의 512 단어가 교체된다. 한 타임슬롯에서 여덟 번의 판독동작을 이루기 위하여, 메모리 액세스율은 36.864MHZ(4.096 x 9)가 되어야만 한다. 비록 설명되지 않았지만, 도 8에 도시된 여덟 개의 행들은 또한 단지 네 번의 메모리 판독동작을 필요로 하는 두 개의 행으로 감소될 수 있다. 비록 필수적이지는 않지만, 도 8에 도시된 여덟 개의 제어기억장치 각각은 또한 M비트로 4K단어들을 가지는 단일의 제어기억장치로 결합될 수 있다. 이 때, M은 4K크기 하위속도 스위치(즉, 도 8과 9에 도시된 크기의 스위치)에 대해 17이다. 제어기억장치(CS)는 또한 타임슬롯 당 여덟번 판독될 수 있고, 타임슬롯 당 한 싸이클은 제어 프로세서에 의한 제어기억장치 판독 또는 제어기억장치 기록을 위해 이용될 수 있다. 여덟 개의 멀티플렉서(20)중 9-비트 멀티플렉서는 스위치 기억장치로부터 병렬데이터를 선택한다. 멀티플렉서(20) 출력은 패리티 체커(PC)에 의해 확인되는 패리티이고, 그리고 여덟 개의 멀티플렉서(22)중 하나는 데이터중 한 비트를 선택한다. 멀티플렉서(20 및 22) 둘다는 제어기억장치(CS)에 의해 타임슬롯 당 여덟 번 스위치된다. 디멀티플렉서는 멀티플렉서(22)에 의해 생성된 여덟 개의 단일 비트출력을 8-비트 타임슬롯 출력으로 결합시킨다.

도 10은 본 발명이 채용될 수 있는 하위속도 스위치구조의 다른 실시예를 보여준다. 비트 당 논리게이트의 수와 비트 당 전력소비는 RAM의 크기가 증가함에 따라 감소되기 때문에, 하위속도 스위치설계는 커다란 메모리블록을 사용함으로써 한층 더 개선될 수 있다. 타임슬롯 당 두 개의 기록동작과 여덟 개의 판독동작을 사용함으로써, 512*9 스위치 기억장치의 쌍들이 도 10에 도시된 바와 같이 1024*9 스위치 기억장치로 결합될 수 있다. 4K*17 제어기억장치는 각 타임슬롯에서 여덟 번의 판독동작을 수행한다. 이 실시예의 하위속도 스위치의 동작은, 네 개의 1 대 2 멀티플렉서(26a, ..., 26d)가 입력쌍들 사이에서 교차하고 그리고 타임슬롯 당 전체 두 개의 "기록"을 이루기 위해 기록동작이 부가되는 것을 제외하고는, 도 9에 도시된 실시예와 비슷하다. 도 9에 도시된 여덟 개의 RAM블록들 또는 도 8에 도시된 64개의 RAM블록들 보다는, 스위치 기억장치를 위해 네 개의 커다란 RAM블록들을 사용함으로써, 비트 당 논리게이트의 수와 비트 당 소비전력이 감소된다. 메모리액세스율의 증가가 이루어질 수 있다고 가정하면, 더 커다란 블록 스위치 기억장치들이 사용될 수 있다. 예컨대, 만일 타임슬롯 당 네 번의 기록동작과 여덟 번의 판독동작이 이루어진다면, 2048*9 스위치 기억장치가 사용될 수 있어서, 이에 따라 메모리블록의 수를 두 개로 감소시킬 수 있다.

도 9와 10의 구조를 채용하는 하위속도 스위치들에 대해, 17비트의 4096단어들을 가지는 단일의 제어기억장치가 사용된다. 도 11에 도시된 바와 같이, 제어기억장치 어드레스는 12비트이고, 이중 9비트는 출력 타임슬롯수를 나타내고 그리고 3비트는 출력 비트수를 나타낸다. 제어기억장치 위치는 도 12에 설명된 포맷을 채용한다. 아무런 통화/유휴(busy/idle) 플래그가 없다는 것을 명심해라. 유휴 타임슬롯은 비트위치(0-14)에서 모두 0으로 표시된다. 만일 이들 비트들 모두가 0이라면, 출력데이터는 유휴 비트패턴값에 설정된다. 따라서, 이 포맷은, 제어기억장치의 폭을 1비트 감소시킨다는 점에서 장점이 있다. 비트위치(15)에서의 S플래그는 반영구적인 접속을 나타내고 그리고 재시작 동안 사용된다. 패리티비트(P)가 발생되어, 하위속도 스위치내에서 확인된다.

보다 높은 레벨의 하위속도 스위치구조를 보면, 제어기억장치의 지시하에서 시간스위칭이 스위치 기억장치내에서 이루어진다. 매트릭스의 각 스위치 기억장치 위치는 입력 프레임과 관련된 타임슬롯 카운터에 따라 프레임 당 순차적으로 한 차례 기록된다. 매트릭스의 단일 행의 스위치 기억장치는 출력링크과 관련된 제어기억장치의 내용에 따라 무작위 순으로 판독된다. 동시에, 각 제어기억장치는 타임슬롯 카운터 출력에 따라 프레임 당 순차적으로 한 차례 판독된다. 출력링크와 관련된 제어기억장치에 의해, 행의 스위치 기억장치들중 하나로부터 멀티플렉서(20)로 타임슬롯들을 선택함으로써 공간스위칭이 수행된다(즉, 타임슬롯들이 공간적으로 스위치된다).

본 발명에 따른 하위속도 스위치모듈유닛이, 현존하는 전기통신스위치에 대한, 즉 잘 공지된 에릭슨 AXE10 전기통신 스위칭시스템의 GS64K를 기초로 한 그룹 스위치 서브시스템(GSS)에 대한 애드-온 스위치로서 설명된다(도 13). 그룹 스위치 서브시스템(30)은 시간-공간-시간(TST)구조를 채용한다. 입력 및 출력호출들은 스위칭망 단말기(SNT)를 통해 그룹 스위치 서브시스템에 인터페이스된다. 입력 스위칭망 단말기(32)는 입력 시간스위치모듈(TSM; 34)에 연결된다. 시간스위치모듈(34)은 공간스위칭모듈(SPM; 36)에 연결된다. 하위속도 스위칭모듈(38)이 또한 시간스위치모듈(34`)을 토해 공간스위칭모듈(36)과 인터페이스된다. 클럭모듈(40)은 그룹 스위치 서브시스템(30)내 모든 모듈들의 타이밍을 동기화시킨다. 중앙프로세서(도시되지 않음)과 지역프로세서(40)는 스위치에 연결된 상이한 유형들의 장비와 스위치 인터페이스에서의 상이한 유형의 채널들에 대한 시스템구성의 데이터베이스맵을 유지한다. 이 데이터베이스 정보를 사용하여, 프로세서들은 그룹 스위치 서브시스템(30)을 통한 스위칭 경로들의 동작과 루팅을 제어한다.

보다 상세히 말하면, 하위속도 스위치모듈(38)은 여덟 개(0-7)의 TSM(34`)에 의해 정규속도 그룹 스위치에 연결된다. 각 TSM(34`)인터페이스는 512개의 타임슬롯들을 포함한다. 상기에서 설명된 바와 같이, 하위속도 스위치모듈내 각 출력 타임슬롯의 각 비트는 하위속도 스위치모듈 제어기억장치내 한 위치에 대응한다. 따라서, 각 제어기억장치 위치의 내용들은 판독될 스위치 기억장치(SS)내 특정 비트를 규정한다. 8kbps 이상의 채널들을 접속하기 위하여, 지역프로세서는 하나 이상의 제어기억장치 위치에 어드레스들을 기록하여야만 한다. 에컨대, 24kbps 접속(정규속도 8-비트 타임슬롯중 3비트)을 셋업하기 위하여, 세 개의 어드레스들이 제어기억장치에 기록되어야만 하는 것을 필요로 한다(즉, 비트 당 하나의 제어기억장치 위치).

그룹 스위치 서브시스템의 실제 상세한 구조와 동작은 잘 공지되어, 여기서 반복하지 않는다. 요약하면, 시간스위치모듈(TSM)은 시간스위칭을 구현하고, 그리고 공간스위칭모듈(SPM)은 공간스위칭을 구현한다. TSM은 다양한 스위치 기억장치를 사용하여 음성 샘플들의 전송과 수신을 처리한다. 음성 샘플들은 고정된 순서로 입력 음성기억장치에 기록되지만, 그러나 이들 샘플들이 독출될 때, 순서는 제어기억장치내 어드레스에 의해 결정된다. 시간스위치모듈은 또한 그룹 스위치를 통해 음성과 데이터를 선택적으로 전송하기 위해 공간스위치모듈(SPM)내 전기적 게이트들의 동작을 제어하는데 사용되는 부가적인 제어기억장치를 가진다. 본질적으로, 이 공간스위치 제어기억장치는 입력과 출력 TSM을 접속하는데 사용된다.

도 14는 이 그룹 스위치 실시예에서 한 특정 실현구조를 보여준다. 그룹 스위치 서브시스템에서 하위속도 스위치모듈(12)의 편리한 실현과 관리를 제공하기 위하여, 하위속도 스위치모듈(12)은 시간스위치모듈(TSM)의 크기에 상응하는 유닛들로 분할될 수 있다. 예컨대, 한 분할된 유닛은 도 8, 9 또는 10에 설명된 것에 상응한다. 이 분할로, 하위속도 스위치 기억장치매트릭스는 하위속도 스위치 유닛(42)들로 분할된다. 각 하위속도 스위치 유닛(42)은 단일의 시간스위칭모듈(TSM)로만 가는 출력을 포함한다. 게다가 각 하위속도 스위치 유닛(42)은 하위속도 스위칭모듈(SRSM; 34`)에 연결된 TSM으로부터의 입력을 포함한다.

이 그룹 스위치 서브시스템(GSS) 실시예에서 즉시 회답, 양방향 하위속도 접속을 셋업하고 또한 해제하기 위한 절차들이 설명된다. "즉시 회답" 하위속도 접속은 GSS 사용자로부터 하위속도 경로신호의 발생에 의해 개시된다. 이 신호는 입력 GSS-MUP, 입력 서브채널 위치, 출력 서버채널 위치, 출력 GSS-MUP에 관한 데이터를 포함한다. 서브채널 위치에 관련된 데이터는 또한 필요한 하위속도 접속의 특정 속도를 식별한다.

하위속도 접속명령을 수신하면, 중앙/지역 프로세서는 도 3과 관련해 상기에서 설명된 바와 같이 하위속도 접속을 구성하는 세 개의 경로들을 확립한다: 입력 캐리어, 출력캐리어 및 하위속도 스위치경로를 확립한다. 물론, 입력 및 출력캐리어들은 즉시 회답 접속들 또는 반영구적 접속들로서 확립될 수 있다. 하위속도 양방향 접속의 해제는 GSS-사용자에 의해 요청된다; 해제신호는 입력-MUP와 입력-MUP내 서브채널의 위치를 포함한다. 수신하면, 하위속도 스위치에서 하위속도 접속은 해제된다. 만일 다른 하위속도 접속들이 존재한다면, 두 개의 캐리어접속이 해제된다.

본 발명에 따른 애드-온 스위치의 다른 응용예는 (GS64K를 기초로 한 그룹 스위치 서브시스템과 같은 잘 확립된 현존 스위치설계에 반대되는) 현재 개발중인 스위칭 주 전기통신스위치 기술에 관련된다. 그러한 새롭게 개발된 기술의 예는 도 15에 도시된 유니스위치를 기초로 한 에릭슨 그룹 스위치 서브시스템이다. 유니스위치는 64kbps 타임슬롯을 가지는 125 마이크로초 프레임을 기초로 한 동기전송모드(STM)스위치이다. 유니스위치는 기본적으로 내부경로선택을 필요로 하지 않아 스위치를 통한 최소 시간지연을 제공하는, 논-블록킹, 시간-공간 스위치이다.유니스위치(100)는 유니스위치 코어(102), 단말 접속유닛(TCU; 104) 및 단말유닛(TU; 106)에 위치된 스위치 단말유닛들을 포함한다. 유니스위치에 연결된 것은 단말유닛(TU; 106)이다. 단말유닛은 사용자와 유니스위치를 인터페이스한다. STU는 유니스위치내 두 유닛들 사이에 사용된 USI인터페이스를 개시/종료시키는 TU상에 위치된 스위치포트이다. 상이한 비트율을 가지는 두 개의 인터페이스, 즉 USI2 및 USI4가 제공된다. TU는 유니스위치 코어에 직접 연결될 수 있거나 또는 TCU를 통해 연결될 수 있다. TCU(104)는, 접속된 단말유닛(106)과 유니스위치(102) 사이의 데이터가 맵핑되는 멀티플렉서이다; 아무런 스위칭이 멀티플렉서에서 발생하지 않아, 타임슬롯 순서가 보전된다.

GS64K를 기초로 한 그룹 스위치 서브시스템과 같이, 유니스위치의 상세한 구조와 동작은 본 발명의 주제가 아니다. 그러나, 유니스위치의 보다 상세한 설명이 Ericsson Review No.3, 1995, pages 2-12의 Peter Lundh와 Sture Roos의 논문 "Uni-Switch-A New Flexible STM Switch Fabric Concept"에 제공되어 있다.

도 15는 또한 정규속도 유니스위치(100)에 부가된 하위속도 스위치유닛(SRU; 108)을 포함한다. 따라서, 유니스위치 코어(102)의 사시도로부터, 하위속도 유닛(108)은 TCU로서 보인다. 선택적으로, 하위속도 스위칭모듈은 도 16에 도시된 바와 같이 유니-스위치 코어(102)의 정규속도 보드를 하우징하는 동일한 매거진에 삽입될 수 있는 특수 보드로서 구현된 확장유닛으로서 통합될 수 있다.

유니스위치에 사용된 하위속도 스위치의 특정예가 도 17에 도시되어 있다. 하위속도 스위치매트릭스는 도 8에 도시된 하위속도 스위치의 구조와 동작과 비슷하다. 프레임의 한 입력 USI4부는 여덟 개의 논리적 스위치 기억장치(SS)들에 저장되고, 각 스위치 기억장치에는 2560*8-비트들이 있다. 한 제어기억장치(CS)는 출력 비트 당 각 타임슬롯 단어의 각 비트의 독출을 제어한다. 따라서, 이 예에서, 한 제어기억장치는 2560*18-비트들이고, 한 비트는 두 개의 유니스위치 인터페이스(SUI4) 링크들중 하나를 어드레스하는데 사용되고, 12비트들은 2560개의 위치들을 어드레스하는데 사용되고, 3비트들은 어드레스된 위치에서 8-비트 타임슬롯으로부터의 한 비트를 어드레스하는데 사용되고, 그리고 2비트들은 출력 서브채널이 유휴/통화중인지를 결정하고 또한 상기 참조 논문에서 설명된 오프셋 스위칭매카니즘을 처리하는데 사용된다. 제어기억장치는 단일의 스위치 기억장치위치를 어드레스하고, 타임슬롯을 독출하고, 그리고 그런 다음에, 출력 타임슬롯의 적절한 비트위치(서브채널 스위칭)에 삽입될 타임슬롯의 어드레스비트를 선택하기 위해 8:1 멀티플렉서를 구동한다. 제어기억장치는 또한 어드레스된 USI입력을 선택하기 위하여 2:1 멀티플렉서를 제어한다. 도 8-10에 대해 설명된 스위치메모리들로부터 독출된 타임슬롯과는 다르게, 도 17에 도시된 구조는, 개별적인 비트가 메모리로부터 독출된 타임슬롯으로부터 먼저 선택된 후에, 데이터메모리 그 자체가 선택된다. 기능적으로, 두 실시예들은 실현의 차이를 제외하고는 비슷하다.

도 17에 도시된 구조와 비교되는, 하위속도 스위치의 구조를 실현하기 위한 다른 실시예가 단일의 USI4포트에 대해 도 18에 설명되어 있다. USI4포트는 USI4인터페이스가 종료도는 유니스위치 코어의 포트이다. 이 포트에서 수신된, 시분할 멀티플렉스된 신호는 2560개의 타임슬롯을 포함한다. 도 18의 실현에서, 한 타임슬롯 싸이클에서 기록 및/또는 판독을 위해 다섯 싸이클들이 이용될 수 있다고 가정한다. 메모리를 보다 작은 수의 메모리블록으로 통합하기 위하여, 네 개의 제어기억장치에 의해 제어되는 네 개의 논리적 행의 스위치 기억장치들이 네 개의 제어기억장치에 의해 제어되는 한 물리적 행의 데이터메모리들을 사용하여 실현된다. 모든 행들이 동일한 데이터를 포함하기 때문에, 각 타임슬롯은 메모리에 한 차례 기록되어 네 차례 판독될 수 있다.

도 18은 한 열의 여덟 개의 SS들과 8:1 선택기들의 구현을 나타낸다. 각 다섯 개의 포트 메모리블록(SS-A 및 SS-B)은 2560*8-비트를 저장하도록 구성되고, 각 메모리블록은 판독 또는 기록을 위한 다섯 개의 독립된 포트들을 사용하여 타임슬롯 싸이클 동안 다섯 차례 액세스된다고 가정한다. 입력 USI4프레임을 저장하기 위하여, 한 물리적 스위치 기억장치가 한 메모리블록에 구성되어야 한다. 한 액세스포트가 입력 타임슬롯을 기록하는데 사용되게 때문에, 한 타임슬롯 싸이클에서 네 번의 판독동작이 이용될 수 있다. 출력 USI4프레임의 타임슬롯내 단일 비트들에 시간스위칭을 실행하기 위하여, 여덟 번의 판독액세스가 실행된다. 즉, 출력 타임슬롯내 비트위치 당 한 액세스. 한 타임슬롯에서 여덟 번의 판독을 이루기 위하여, 입력 프레임을 저장하는데 사용되는 스위치 기억장치는 배가되어야 한다. 이는 한 기록액세스 후에 단지 네 번의 판독액세스들이 이용될 수 있기 때문이다. 따라서, 각각이 한 메모리블록에 대응하는, SS-A 및 SS-A로 기호가 부여된 두 개의 스위치 기억장치들은 입력포트로부터의 USI프레임을 저장하는데 사용된다. 출력 USI4의 타임슬롯중 첫 번째 네 개의 비트들이 SS-A메모리에서부터 판독되고, 그리고 두 번째 네 개의 비트들이 SS-B메모리로부터 판독된다. 출력 USI4타임슬롯의 각 비트에 대해, 한 판독 싸이클에서 각 메모리블록으로부터 독출된 여덟 개의 비트들을 수용하기 위해 8-비트 버스가 있다. 8:1 멀티플렉서는 버스로부터 비트위치에 삽입되게 될 비트의 선택을 수행한다. 두 개의 USI4인터페이스에서 종료되는 도 17에 도시된 스위치매트릭스에 대해서는, 도 18의 구성이 2 x 2매트릭스로 반복되었다. 2:1 멀티플렉서는 행내 두 개의 SS중 하나로부터 적절한 비트를 선택한다.

따라서, 본 발명에서, 하위속도 채널스위칭은 하위속도 채널들의 최적 스위칭을 위해 설계되는 모듈러, 애드-온 하위속도 스위치를 사용하여 효율적으로 실행된다. 이러한 방식으로, 정규속도 타임슬롯들을 스위치하도록 설계된 정규속도 스위치는 스위치를 계속할 수 있고 또한 하위속도 스위치를 전용할 수 있다. 하위속도 스위치구조의 애드-온 모듈성은 정규속도 스위치구조에 최소 영향을 미친다는 점에서 장점이 있다. 게다가, 정규속도 및 하위속도 스위칭이 필요한 통신응용에 효율적인 스위칭이 이루어지도록 한다. 상기에서 설명된 예시적인 실시예들은 특정 정규속도 스위치구조에 대한 하위속도 스위치의 실현을 보여주었지만, 본 기술분야의 당업자라면, 본 발명은 다른 스위치구조에 마찬가지로 적용될 수 있다는 것을 알 수 있을 것이다.

본 발명은 가장 실제적이고 또한 바람직한 실시예로 여겨지는 것과 관련해 설명되었지만, 본 발명은 설명된 실시예에 제한되지 않고, 반대로 첨부된 청구범위의 사상과 범위에 포함되는 다양한 수정과 동등한 구성을 포함한다는 것을 알아야 한다.

Claims

다수의 양방향 스위치포트들에 의해 다수의 입력 및 출력 타임슬롯된 디지털라인에 연결되고, 타임슬롯은 규정된 수의 데이터비트들을 포함하는, 스위치포트들중 어떤 하나로부터 수신된 타임슬롯들을 제1데이터 전송속도에서 스위치포트들중 다른 어떤 하나로 스위칭시키기 위한 주 데이터 전송속도 스위치와; 그리고

제1데이터 전송속도와는 상이한 데이터 전송속도에서 타임슬롯내 규정된 수 보다 적은 하나 또는 그 이상의 비트들을 선택적으로 스위칭시키기 위한, 주 스위치에 연결된 하위속도 스위치를 포함하는 디지털 전기통신 스위칭시스템.
제1항에 있어서, 다수의 느린 데이터속도 채널들이 단일의 제1데이터속도 타임슬롯들에 멀티플렉서되어 입력 스위치포트에서 주 스위치에 의해 수신되고 또한 하위속도 스위치로 루팅되며, 하위속도 스위치는 제1데이터 전송속도 보다 느린 데이터 전송속도에서 느린 데이터속도 채널들 각각을 착신 스위치포트로 개별적으로 루팅시키는 것이 특징인 시스템.
제1항에 있어서, 상이한 데이터 전송속도는 다수의 느린 데이터 전송속도들중 하나인 것이 특징인 시스템.
제3항에 있어서, 제1데이터 전송속도는 64kbps이고 또한 다수의 느린 데이터 전송속도는 8, 16, 32, 40, 48 및 56kbps를 포함하는 것이 특징인 시스템.
제1항에 있어서, 하위속도 스위치는 논블록킹, 시간-공간 구성 스위치인 것이 특징인 시스템.
제5항에 있어서, 주 스위치는 입력 스위치포트들에 연결된 다수의 제1시간 스위치단들, 중간의 공간 스위칭단 및 공간 스위칭단의 일측과 출력 스위치포트들의 반대측에 연결된 다수의 다른 시간 스위칭단들을 가지는 시간-공간-시간 구성 스위치인 것이 특징인 시스템.
제5항에 있어서, 주 스위치는 시간-공간 구성 논블록킹 스위치인 것이 특징인 시스템.
제7항에 있어서, 하위속도 스위치는 시간-공간 구성 주 스위치의 모듈러 확장으로서 애드-온되는 것이 특징인 시스템.
제1항에 있어서, 입력 및 출력라인들에 연결되지 않은 다른 주 스위치 채널포트들은 하위속도 스위치의 입력과 출력포트들에 연결되는 것이 특징인 시스템.
제1항에 있어서, 하위속도 스위치는:

타임슬롯 데이터를 저장하기 위한 데이터메모리들의 매트릭스와;

데이터메모리들중 하나내의 타임슬롯과 타임슬롯내에 포함된 하나 또는 그 이상의 개별적인 비트들의 선택적인 스위칭을 가변속도 스위치를 통해 허용하기 위하여 선택된 타임슬롯내 개별적인 비트를 선택하기 위한 선택매카니즘을 포함하는 것이 특징인 시스템.
제10항에 있어서, 매트릭스는 메모리들의 다수의 행과 열을 포함하고, 시스템은, 타임슬롯내 다수의 비트들과 동일한 다수의 제어메모리들로부터의 출력비트들이 출력 타임슬롯으로 결합되어 주 스위치로 복귀되도록 단일의 출력비트를 생성하기 위해 행의 데이터메모리들중 하나로부터의 한 타임슬롯의 한 비트를 어드레스가능하게 선택하고, 매트릭스의 데이터메모리들중 행의 데이터메모리들중 하나에 각각 대응하는 다수의 제어메모리들을 포함하는 것이 특징인 시스템.
제11항에 있어서, 각 데이터메모리는, 각각이 대응하는 제어메모리에 의해 개별적으로 어드레스가능한 타임슬롯들의 프레임을 저장하기 위한 임의접극 기억장치이고 그리고 선택매카니즘은 행의 데이터메모리들중 하나로부터 타임슬롯을 선택하기 위한, 대응하는 제어메모리에 의해 제어되는 제1멀티플렉서와 선택된 타임슬롯으로부터 개별적인 비트를 선택하기 위한 제2멀티플렉서를 포함하는 것이 특징인 시스템.
제1항에 있어서, 하위속도 스위치는:

타임슬롯 데이터를 저장하기 위한 데이터메모리들의 다수의 행 매트릭스들과; 그리고

데이터메모리들중 하나내의 타임슬롯과 가변속도 스위치를 통한 하나 또는 그 이상의 개별적인 비트들의 선택적인 스위칭을 허용하기 위해 선택된 타임슬롯내 개별적인 비트를 선택하기 위한 각 행에 대한 선택기를 포함하고,

데이터메모리들의 각 행의 매트릭스의 데이터메모리들은 타임슬롯 당 여러 차례 판독되는 것이 특징인 시스템.
제13항에 있어서, 타임슬롯 당 여러 차례 판독과 동일한 개별적인 비트들의 수를 행의 데이터메모리들로부터 어드레스가능하게 선택하고 독출하기 위한 제어메모리들을 더 포함하는 것이 특징인 시스템.
제1속도에서 타임슬롯된 채널들 스위치시키기 위하여 제1정규속도 스위치를 사용하고 또한 제1속도 보다 느린 다수의 제2속도중 하나에서 타임슬롯된 하나 또는 그 이상의 비트들을 스위치시키기 위해 제1속도 스위치에 연결된 제2하위속도 스위치를 사용하는 스위칭시스템에서, 하위속도 스위치는:

제1속도 스위치로부터 수신된 하위속도 데이터를 가지는 타임슬롯들을 저장하기 위한 데이터메모리들의 매트릭스와, 그리고

데이터메모리들중 하나에서 타임슬롯을 선택하고 또한 하위속도 스위치를 통한 하나 또는 그 이상의 개별적인 비트들의 스위치를 허용하기 위해 선택된 타임슬롯내에서 개별적인 비트를 선택하기 위한 선택기를 포함하는 것이 특징인 스위칭시스템.
제15항에 있어서, 매트릭스는 다수의 열과 행의 데이터메모리들을 포함하고, 선택기는:

타임슬롯내 다수의 비트들과 동일한 다수의 제어메모리들로부터 동시에 어드레스가능하게 동시에 선택된 출력비트들이 출력 타임슬롯으로 결합되어 정규속도 스위치로 복귀되도록 단일의 출력비트를 생성하기 위하여 행의 데이터메모리들중 하나로부터 한 타임슬롯의 한 비트를 어드레스가능하게 각각 선택하는 다수의 제어메모리들을 포함하는 것이 특징인 시스템.
제16항에 있어서, 각 데이터메모리는 대응하는 제어메모리에 의해 개별적으로 각각 어드레스가능한 타임슬롯들의 프레임을 저장하기 위한 임의접근 기억장치이고 그리고 선택기는 행의 데이터메모리들중 하나로부터 타임슬롯을 선택하기 위한, 대응하는 제어메모리에 의해 제어되는 제1멀티플렉서와 선택된 타임슬롯으로부터 개별적인 비트를 선택하기 위한 제2멀티플렉서를 포함하는 것이 특징인 시스템.
상이한 속도의 디지털전화채널들을 스위칭시키기 위한 방법에 있어서,

다수의 입력 디지털전화채널들중 어떤 하나와 출력 디지털전화채널들 사이에서 정규속도 전기통신스위치에 의해 수신된 타임슬롯들을 제1스위칭속도로 양방향 스위치포트들로 스위칭시키는 단계와;

하위속도에서 정규속도 스위치로부터 하위속도 채널들을 포함하는 전기통신스위치 타임슬롯들을 수신하는 단계와; 그리고

제1스위칭속도 보다 느린 제2스위칭속도로 하위속도 스위치에서 하위속도 채널들을 선택적으로 스위칭하고 또한 스위치된 하위속도 채널들을 정규속도 스위치로 복귀시키는 단계를 포함하는 것이 특징인 방법.
제18항에 있어서,

채널이 제1 또는 제2속도를 지원하는지를 결정하기 위하여 채널에 대한 스위칭접속의 요청을 분석하는 단계와;

제1속도 채널에 대해, 하위속도 스위치에 상관없이 정규속도 스위치를 통한 스위칭경로를 확립하는 단계와; 그리고

제2속도 채널에 대해, 정규속도와 하위속도 스위치 둘다를 통한 스위칭경로를 확립시키는 단계를 더 포함하는 것이 특징인 방법.
제19항에 있어서, 프로세싱단계는:

입력채널을 하위속도 채널에 링크시키기 위하여 정규속도 스위치에서 제1속도 입력 채널접속을 확립시키는 단계와;

출력채널을 하위속도 스위치에 링크시키기 위하여 정규속도 스위치에서 제2속도 출력 채널접속을 확립시키는 단계와; 그리고

하위속도 스위치에서 제2속도 채널접속을 화립시키고 또한 제2속도 채널접속을 제1속도 입력 및 출력 채널접속들에 연결시키는 단계를 포함하는 것이 특징인 방법.
다수의 양방향 스위치포트들에 의해 다양한 입력 및 출력 디지털전화채널들에 연결된 정규속도 스위치와 정규속도 스위치에 연결된 하위속도 스위치를 포함하는, 상이한 데이터속도를 가지는 디지털전화채널들을 스위칭시키기 위한 스위치에서, 정규속도 스위치의 입력포트에서 정규속도 채널의 일부로서 수신된 하위속도 채널을 하위속도 스위칭시키기 위한 방법에 있어서:

(a) 정규속도 경로를 통해 정규속도 스위치의 입력포트에서 수신된 타임슬롯을 정규속도 스위치를 통해 정규속도 스위치의 출력포트로 루팅시킨 다음 제1링크접속을 통해 하위속도 스위치의 입력포트로 루팅시키는 단계;

(b) 하위속도 스위치의 입력포트와 하위속도 스위치의 출력포트 사이에 하위속도 스위치를 통한 하위속도 스위칭경로를 확립시키는 단계와:

(c) 하위속도 스위칭경로를 통해 하위속도 채널을 루팅시키는 단계와;

(d) 하위속도 스위치의 출력포트에서 정규속도 스위치의 다른 입력포트로 제2링크접속을 통해 새로운 정규속도 채널로서 하나 또는 그 이상의 다른 하위속도 채널들과 함께 하위속도 채널을 루팅시킨 다음, 정규속도 스위치를 통해 정규속도 스위치의 다른 출력포트로 루팅시키는 단계를 포함하는 것이 특징인 방법.
제21항에 있어서, 정규속도 스위치에서 스위치된 제1 및 제2접속들은 반영구적인 접속인 것이 특징인 방법.
제21항에 있어서, 정규속도 스위치에서 스위치된 제1 및 제2접속들은 제1호출에 대해 즉시 회답으로 확립되는 것이 특징인 방법.
제23항에 있어서, 제1호출에 대해 확립된 정규속도 스위치에서 스위치된 제1 및 제2접속들중 하나는 후속 제2호출을 위해 유지되는 것이 특징인 방법.
다수의 통신라인들에 시간 멀티플렉스된 가변속도 디지털 트래픽채널들을 스위칭시키기 위한 방법에 있어서:

제1속도 스위치를 사용하여 제1속도에서 송신된 채널들을 스위칭시키는 단계와;

제1속도 보다 느린 제2속도에서 송신된 채널들을 제1속도 스위치에서 제2속도 스위치로 루팅시키는 단계와;

제2속도 스위치에서 하위속도 채널들을 시간 및 공간적으로 스위칭시키는 단계와; 그리고

스위치된 하위속도 채널들을 제1속도 채널 스위치로 복귀시키는 단계를 포함하는 것이 특징인 방법.
현존하는 전기통신스위치들에 대해 하위속도 채널들의 스위칭을 수행하기 위해 현존하는 전기통신스위치에 모듈적으로 연결된 모듈러, 하위속도 전기통신스위치에 있어서:

하위속도 채널들을 포함하는 현존하는 전기통신스위치로부터의 입력 타임슬롯들을 저장하기 위한 메모리들의 배열과;

하위속도 채널들에 대응하는 각 저장된 타임슬롯내 하나 또는 그 이상이 개별적인 비트들을 메모리들로부터 선택적으로 액세싱하기 위한 제어기와;

출력 타임슬롯을 생성하기 위하여 액세스된 하위속도 채널들중 특정한 것들을 선택하여 출력시키기 위한 선택매카니즘을 포함하고, 입력 타임슬롯내 상이한 하위속도 채널들은 상이한 출력 타임슬롯들로 스위치되는 것이 특징인 방법.
다수의 양방향 스위치포트들에 의해 다수의 입력 및 출력 타임슬롯된 디지털라인에 연결되고, 타임슬롯은 규정된 수의 데이터비트들을 포함하는, 스위치포트들중 어떤 하나로부터 수신된 타임슬롯들을 제1데이터 전송속도에서 스위치포트들중 다른 어떤 하나로 스위칭시키기 위한 주 데이터 전송속도 스위치와; 그리고

제1데이터 전송속도와는 상이한 데이터 전송속도에서 타임슬롯내 규정된 수 보다 적은 하나 또는 그 이상의 비트들을 시간 및 공간적으로 선택적으로 스위칭시키기 위한, 주 속도 스위치에 연결된 가변속도 스위치를 포함하는 디지털 전기통신 스위칭시스템.