JPS63240292A - 時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 時間スイッチであって、各リンク毎に設けられた通話路
メモリにデータを書込む場合には上りリンクの速度で書
込むことができ、読出す場合には下りリンクの速度で読
出すことができるようにして、メモリの動作速度の限界
値までリンクのビットレートを上げる。

［産業上の利用分野］ 本発明は時分割交換システムに用いる時間スイッチに関
し、更に詳しくはメモリの動作速度に等しいレベルまで
ビットレートを上げることができるようにした時間スイ
ッチに関する。

時間スイッチは、時分割多重で作成されたデータウェイ
の多重化の順番を入れ換える働きをするスイッチで、デ
ィジタル交換の分野で用いられている。情報の広帯域化
に伴い、この種の時間スイッチには容量の増加、高速ア
クセスタイム等が要求されている。一般に、高速化に際
してはデバイスの限定、高消費電力化、放熱等の問題が
生じる。

一方、最近の半導体技術の進歩発展により、大容量メモ
リは安価に入手できるようになってきている。そこで、
この大容量メモリを用い、アクセスタイムを短くするこ
とができる時間スイッチが、交換システムの低消費電力
化、低価格化、高信頼化のためにも必要どなってきてい
る。

［従来の技術］ ディジタル交換機を用いて、各端末装置間でデータ通信
を行う場合があるが、データ通信に加えて、音声信号も
同じディジタル交換機シスデムを用いて転送しなければ
ならない場合がある。この場合は、端末（例えばパーソ
ナルコンピュータ。

電話機等）の通信速度に比例してチャネルの長さを変え
る必要があり、しかもビットレートも異なる。発明台等
は、各端末の通信速度に比例した長さのチャネルに情報
を入れ、当該情報をハイウニ゛イ毎に決められたビット
レートで多重化するハイウェイに用いて好適な時間スイ
ッチを用いた「ブロック交換方式　特開昭６１−６００
４４号」を既に出願した。

第３図はこのブロック交換方式のシステム構成例を示す
。図である。この図において、１１〜１Ｎは端末装置で
、端末装置１１は分配配置モジュール（ＤＭ）２１に、
又端末装置１ＮはＤＭ２Ｎに接続されている。各ＤＭは
同一構成なので、０Ｍ２１についてその構成を説明する
と、端末１１に接続されるライン回路３１と、リンク回
路４１と、ライン回路３１とリンク回路４１とを選択的
に接続制御するプロセッサユニット５１とで構成されて
いる。

これらのＤ　Ｍのリンク回路４１〜４Ｎは上りリンク６
１〜６Ｎ及び下りリンク７１〜７Ｎを介してタンデムモ
ジュール（ＴＭ）８の対応する時間スイッチ９１〜９Ｎ
へ接続される。時間スイッチ９１〜９Ｎはリング型ハイ
ウェイ１０を構成している。

３一 時間スイッチ９１〜９Ｎは同一構成で、その代表時間ス
イッチ９１の詳細な構成を第４図に示す。

この図において、１１１は上りリンク６１に接続される
速度変換バッファ、１２１は速度変換バッファ１１１及
び遅延調整バッファ１３１の出力を図示しないタイミン
グ回路から線１４１をへて供給される固定タイミングで
選択するセレクタである。セレクタ１２１の出力はドラ
イバ１５１を介してリング型ハイウェイ１０に接続され
ている。

１６１はリング型ハイウェイ１０に接続されたレシーバ
で、その出力は遅延調整バッファ１３１及び速度変換バ
ッファ１７１に接続されると共に、境界識別回路１８１
に接続されている。１９１は境界識別回路１８１の出力
に応答して速度変換バッファ１７１への書込み制御を行
うチャネル制御メモリである。速度変換バッファ１７１
は下りリンク７１に接続されている。

次に、上記構成システムの動作を説明する。

システムが動作を開始すると、各ＤＭとタンプムモジュ
ール８の対応する時間スイッチとの間には第５図に示す
ようなフレームがその上りリンク及び下りリンクを介し
て送受される一方、タンデムモジュール８のリング型ハ
イウェイには第６図に示すようなフォーマットの信号系
列（フレーム）が巡回し始める。第５図に示すフレーム
フォーマットは制御フィールド、情報フィールド及び信
号フィールドから成る。これらのフィールドは固定長で
ある。制御フィールドはタンデムモジュール８の時間ス
イッチを制御するのに用いられる。

情報フィールドの８はその信号系列中に任意に設定され
る通信チャネルの境界を示す境界識別子である。例えば
チャネル３のようにその通信チャネルを用いて通信され
る情報がな（）れば第５図の通信チャネル３のための境
界識別子と次の通信チャネル４のための境界識別子とは
隣り合わせに設定され、情報があれば、その情報聞に応
じて、次の通信チャネルのための境界識別子がＩＢＣｔ
Ｊ（Ｂ’１ｏｃｋ　　Ｃｏｎｔｅｎｔ　　Ｕｎｉｔ　）
　　（一定容量の情報を転送する機能単位、例えば８ビ
ツト（６４ＫｂｐＳ））以上その整数倍の可変情報長（
ブロック）だけ隔てた位置に設定される。この境界識別
子Ｂはプロセッサコニットの下にリンク回路で、例えば
符号化則のバイオレーション（Ｖｉｏｌａｔｉｏｎ　）
に従ってフレーム中に設定される。フレーム中の境界識
別子Ｂの総数は常に一定であり、呼の状態やチャネルの
状態（データ転送中か否かなど）によってい変わること
はない。そのため、境界識別子Ｂの順番だけで、通信チ
ャネルを指定することができる。又、信号フィールドは
本方式の要旨には関係のない他の目的に用いられる。

［発明が解決しようとする問題点］ 第４図に示す時間スイッチでは、上りリンク用及び下り
リンク用にそれぞれ速度変換バッフ７７１１１．１７１
を設けて速度差を吸収する構成をとっている。この例で
は、各リンクのビットレートとリンク数の積に相当する
リング速度が必要となり、ビットレートとリンク数の上
限が時間スイッチを構成する素子（例えばメモリ等）の
動作速度によって制限を受けるといった問題を生じてい
た。

本発明はこのような点に鑑みてなされたものであって、
回路を構成する素子の動作速度によってビットレートや
リンク数の上限が制限を受けないようにした時間スイッ
チを提供することを目的としている。

［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図に示ず回路
は、第３図に示す時間スイッチ９１〜９Ｎのうらの１個
分に相当し、端末の通信速度に比例した長さのチャネル
に情報を入れ、当該情報をハイウェイ毎に決められたビ
ットレートで多重化するハイウェイを複数本収容するよ
うになっている。図において、Ｍ１〜１ｙｌｎは各リン
ク（上りリンク）対応に設けられた通話路メモリ、１は
これら通話路メモリＭ１〜Ｍｎ出力を受けて唯一つの通
話路メモリをセレクトして特定の下りリンク（例えば第
１番目のリンク）に与えるセレクタである。

２は各通話路メモリＭ１〜Ｍｎに上りリンクチャネル番
号をアドレスとして与える第１の保持メモリ、２゜は各
通話路メモリＭ１〜Ｍｎのうちの１つをセレクトする通
話路メモリ選択情報（リンク番＠）をセレクタ１に与え
る第２の保持メモリ、４はセレクタ１出力を受けて第１
及び第２の保持メモリ２，３を駆動する保持メモリ駆動
回路である。

［作用］ 上りリンク１〜ｎのデータを通話路Ｍ１〜Ｍｎに書込む
場合、通話路メモリＭ１〜Ｍｎは各リンク１〜ｎと対応
して設けられているので、第１の保持メモリ２から出力
されるチャネル番号に従って、上りリンク１〜ｎのビッ
トレートと同じ速度で書込むことができる。又、通話路
メモリ１〜ｎのデータを読出寸場合には、第２の保持メ
モリ３より出力される通話路メモリ選択情報によってセ
レクタ１より逐一読出され下りリンクに出力されるが、
セレクタ１は自分のリンク（例えば第１番目のリンク）
にのみ出力すればよいので、読出し速度も下りリンクの
ビットレートと同じである。

本発明によれば、リンク数が増えても、リンク対応の通
話路メモリのみが増えるのみで書込み速度／続出し速度
は原理的に同じである。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。通
話路メモリＭ１は１フレ一ム分の上りリンク情報とチャ
ネルの終了を示すフラグを書込む蓄積メモリＭ１１と、
該蓄積メモリＭ１１にチャネル１からチャネル１までの
先頭書込番地を格納するアドレス変換メモリＭ１２より
構成されている。他の通話路メモリＭ２〜Ｍｎについて
も構成は同一である。アドレス変換メモリＭ１２には、
第１の保持メモリ２からチャネル番号がアドレスとして
与えられ、該アドレス変換メモリＭ１２は各チャネルの
先頭書込番地をアドレスとして蓄積メモリＭ１１に与え
る。

各通話路メモリＭ１〜Ｍｎからの上りリンク情報は、第
１のセレクタ１ａに入り、該セレクタ１ａから下りリン
ク情報として出力される。〜方、各通話路メモリＭ１〜
Ｍｎからのチャネル終了フラグ情報は第２のセレクタ１
ｂに入り、該セレクタ１ｂからチャネル終了フラグ情報
として出力される。保持メモリ駆動回路４としては、こ
こではカウンタが用いられ、チャネル終了フラグをカウ
ントしてそのカウント値をアドレスとして第１及び第２
の保持メモリ２．３に与えている。第１の保持メモリ２
の出力（チャネル番＠）は、各通話路メモリＭ１〜１ｙ
ｌｎに与えられ、第２の保持メモリ３の出力（上りリン
ク番号）は、第１及び第２のセレクタ１ａ、１ｂに共通
に与えられている。

このように構成された回路の動作を説明すれば、以下の
通りである。

先ず、書込み動作について、通話路メモリＭ１を用いて
説明する。第１の保持メモリ２には、初呼時又は終話時
にソフトにより初期値出力用のアドレスが設定され、カ
ウンタ４の出力アドレスにより、チャネル番号が初期値
から順次更新されながら出力されアドレス変換メモリＭ
１２に入る。

初期値は任意に設定できるので、第１の保持メモリ２か
ら出力されるチャネル番号初期値を必要に応じて変える
ことができる。アドレス変換メモリＭ１２の出力はアド
レスとして蓄積メモリＭ１１に与えられる。

アドレス変換メモリＭ１２から出力されるアドレスに従
って、初期値設定されたチャネルから情報が書込まれる
が、各チャネルは第５図に示すように各々長さが異なる
ので、上りリンク情報とチャネル終了フラグ（ピッド１
″で示す〉の両方が先頭から順番に書込まれる。書込み
中はアドレス変換メモリＭ１２から蓄積メモリＭ１１に
アドレスが与えられルガ、各チャネルの先頭がどこにあ
るかを示すためにアドレス変換メモリＭ１２に各チャネ
ルのフレーム先頭の絶対番地が書込まれている。このよ
うに、各チャネルのフレーム先頭の番地が書込まれてい
るので、各チャネルの長さが異なっていても各チャネル
の先頭を特定することができる。

次に読出し動作について説明する。第１の保持メモリ２
に書込まれているチャネル番号が出力されてアドレス変
換メモリＭ１２に入る。アドレス変換メモリＭ１２は、
チャネル番号によって示されたチャネルの先頭書込み番
地を出力し、蓄積メモリＭ１１に与える。この結果、蓄
積メモリＭ１１からは各チャネルの情報とチャネル終了
フラグが同時に出力される。

第２の保持メモリ３から出力される上りリンク番号は第
１及び第２のセレクタ１ａ、１ｂに共通に与えられてお
り、各リンクのうち何れか１つのリンクの蓄積メモリか
らの出力（下りリンク情報。

チャネル終了フラグ）をセレクトし、下りリンク（例え
ば第１番目のリンク）に出力する。ここでチャネル終了
フラグが“ＯｊＴから“１″になると当該チャネルのデ
ータ読出しは終了し、カウンタ４の出力は１だけ更新さ
れる。尚、チャネル終了＝１２− フラグは前述の識別子Ｂより容易に作成Ｊることができ
る。

次に、第２の保持メモリ３から次の上りリンク番号が出
力され、同様な動作を繰り返して、別のチャネルの情報
とチャネル終了フラグが下りリンクに出力される。尚、
ここで用いるフレームでは各チャネルの長さが異なるの
で、チャネル長の伸縮に伴い、書込みと読出しのタイミ
ングがずれ、情報の欠落が生じないように、通話路メモ
リは、ＭｍメモリＭｌｌとアドレス変換メモリＭ１２の
２面構成となっている。

［発明の効果］ このように、本発明によれば通話路メモリにデータを書
込む場合には上りリンクの速度で書込むことができ、胱
出す場合には下りリンクの速疾で読出すことができるの
で、メモリの動作速度限界値までリンクのとットレート
を上げることができる時間スイッチを提供することがで
きる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図はブロック変換方式のシステム構成例を示す図、 第４図は時間スイッチの構成例を示す図、第５図はリン
グフォーマツ１〜を示す図、第６図は巡回中のリングフ
レームフォーマツ１−を示す図である。 第１図において、 １はセレクタ、 ２は第１の保持メモリ、 ３は第２の保持メモリ、 ４は保持メモリ駆動回路、 Ｍ１〜Ｍｎは通話路メモリである。

Claims (1)

1. 【特許請求の範囲】 端末の通信速度に比例した長さのチャネルに情報を入れ
   、当該情報をハイウェイ毎に決められたビットレートで
   多重化するハイウェイを複数本収容する時間スイッチに
   おいて、 各リンク対応に設けられた通話路メモリ（Ｍ１〜Ｍｎ）
   と、 これら通話路メモリ（Ｍ１〜Ｍｎ）出力を受けて唯一つ
   の通話路メモリをセレクトして下りリンクに与えるセレ
   クタ（１）と、 各通話路メモリ（Ｍ１〜Ｍｎ）に上りリンクチャネル番
   号を与える第１の保持メモリ（２）と、各通話路メモリ
   （Ｍ１〜Ｍｎ）のうちの１つをセレクトする通話路メモ
   リ選択情報をセレクタ（１）に与える第２の保持メモリ
   （３）と、セレクタ（１）出力を受けて第１及び第２の
   保持メモリ（２）、（３）を駆動する保持メモリ駆動回
   路（４）とを具備したことを特徴とする時間スイッチ。