JP2000286123A - 積層型インダクタンス素子 - Google Patents
積層型インダクタンス素子Info
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- JP2000286123A JP2000286123A JP8734599A JP8734599A JP2000286123A JP 2000286123 A JP2000286123 A JP 2000286123A JP 8734599 A JP8734599 A JP 8734599A JP 8734599 A JP8734599 A JP 8734599A JP 2000286123 A JP2000286123 A JP 2000286123A
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Abstract
(57)【要約】
【課題】 従来の欠点を解消し、インダクタンス値を調
整して規格値に合致した積層型インダクタンス素子を得
る。 【解決手段】 磁性体層と導電体層４を積層印刷し、同
時焼成することにより、螺旋状のコイルを、前記磁性体
層の中に設けた、表面実装用積層型インダクタンス素子
において、磁束を完全には共有しない固有の磁路を持つ
第１のコイル２、第２のコイル３が、直列に接続された
積層型インダクタンス素子とする。
整して規格値に合致した積層型インダクタンス素子を得
る。 【解決手段】 磁性体層と導電体層４を積層印刷し、同
時焼成することにより、螺旋状のコイルを、前記磁性体
層の中に設けた、表面実装用積層型インダクタンス素子
において、磁束を完全には共有しない固有の磁路を持つ
第１のコイル２、第２のコイル３が、直列に接続された
積層型インダクタンス素子とする。
Description
【０００１】
【発明の属する技術分野】本発明は、各種電子機器等に
使用される、表面実装用の積層型インダクタンス素子に
関する。
使用される、表面実装用の積層型インダクタンス素子に
関する。
【０００２】
【従来の技術】電子機器の小型化・高周波化により、Ｅ
ＭＩ対策が重要性を増している。一般に、インダクタン
ス素子では、目的とする周波数のノイズをインダクタン
ス特性によって遮蔽し、ＥＭＩ対策としている。即ち、
信号系に対して直列にインダクタンス素子を装着してノ
イズを遮断するということが一般的に行われている。
ＭＩ対策が重要性を増している。一般に、インダクタン
ス素子では、目的とする周波数のノイズをインダクタン
ス特性によって遮蔽し、ＥＭＩ対策としている。即ち、
信号系に対して直列にインダクタンス素子を装着してノ
イズを遮断するということが一般的に行われている。
【０００３】また、パワーアンプ等のアクティブ素子の
電源ライン系に対しても、直列にインダクタンス素子を
装着して、アクティブ素子から信号周波数のノイズが電
源ラインに漏洩することを抑制する等のＥＭＩ対策が行
われている。
電源ライン系に対しても、直列にインダクタンス素子を
装着して、アクティブ素子から信号周波数のノイズが電
源ラインに漏洩することを抑制する等のＥＭＩ対策が行
われている。
【０００４】近年の電子部品の小型化の要求のため、イ
ンダクタンス素子に代表される電子部品の主流は、積層
型のものに移りつつある。プリント配線基板上等に実装
する形で使用される積層型インダクタンス素子は、通
常、軟磁性フェライト粉末と結合剤からなる磁性体層、
もしくは非磁性セラミックス粉末と結合剤からなる層
と、導電性粉末と結合剤からなる導電体層とを、スクリ
ーン印刷法を用いて交互に積層して、磁性体もしくは非
磁性セラミックスの中に単一の導電体螺旋状コイルを設
けた後、同時焼結することにより形成されている。
ンダクタンス素子に代表される電子部品の主流は、積層
型のものに移りつつある。プリント配線基板上等に実装
する形で使用される積層型インダクタンス素子は、通
常、軟磁性フェライト粉末と結合剤からなる磁性体層、
もしくは非磁性セラミックス粉末と結合剤からなる層
と、導電性粉末と結合剤からなる導電体層とを、スクリ
ーン印刷法を用いて交互に積層して、磁性体もしくは非
磁性セラミックスの中に単一の導電体螺旋状コイルを設
けた後、同時焼結することにより形成されている。
【０００５】従来の積層型インダクタンス素子の例を図
２に示す。磁性体層６の中に、１つの螺旋状のコイル５
が形成されている。
２に示す。磁性体層６の中に、１つの螺旋状のコイル５
が形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、磁性体
層もしくは非磁性セラミックス層の中に単一の導体螺旋
状コイルを設けた従来タイプのインダクタンス素子で
は、インダクタンス値を調整し規格に合わせることが困
難であるという問題があった。
層もしくは非磁性セラミックス層の中に単一の導体螺旋
状コイルを設けた従来タイプのインダクタンス素子で
は、インダクタンス値を調整し規格に合わせることが困
難であるという問題があった。
【０００７】本発明は、懸かる従来の欠点を解消し、イ
ンダクタンス値を調整して規格値に合致した積層型イン
ダクタンス素子の作製を容易にするものである。
ンダクタンス値を調整して規格値に合致した積層型イン
ダクタンス素子の作製を容易にするものである。
【０００８】
【課題を解決するための手段】即ち、本発明は、磁束を
完全には共有せず、それぞれのコイルが固有の磁路を持
っている、複数個の直列に接続された内部導体コイルを
有することを特徴とする積層型インダクタンス素子に関
するものである。
完全には共有せず、それぞれのコイルが固有の磁路を持
っている、複数個の直列に接続された内部導体コイルを
有することを特徴とする積層型インダクタンス素子に関
するものである。
【０００９】本発明の効果について、次のように考えて
いる。即ち、素子のインダクタンスＬは、式で表すこ
とができ、素子のターン数が増加すれば、インダクタン
スは２次関数的に増加する。
いる。即ち、素子のインダクタンスＬは、式で表すこ
とができ、素子のターン数が増加すれば、インダクタン
スは２次関数的に増加する。
【００１０】 Ｌ＝μ０μ’・（Ａｅ／ｌ）・Ｎ２ ・・・・・・・・・・・ μ０：真空の透磁率、μ’：比透磁率の実数部、Ａｅ：
磁路断面積、ｌ：磁路長、Ｎ：ターン数
磁路断面積、ｌ：磁路長、Ｎ：ターン数
【００１１】従って、高ターンになれば、ターン数増加
によるインダクタンスの増加が大きくなり、素子のイン
ダクタンスを微調整することは困難となる。
によるインダクタンスの増加が大きくなり、素子のイン
ダクタンスを微調整することは困難となる。
【００１２】しかしながら、直列につながれたコイルの
インダクタンスは、そのそれぞれの和で表されるため、
高ターン数でインダクタンスの大きいコイルに、低ター
ン数でインダクタンスの小さいコイルを組み合わせるこ
とにより、高いインダクタンスの領域でもインダクタン
スの微調整が可能になる。
インダクタンスは、そのそれぞれの和で表されるため、
高ターン数でインダクタンスの大きいコイルに、低ター
ン数でインダクタンスの小さいコイルを組み合わせるこ
とにより、高いインダクタンスの領域でもインダクタン
スの微調整が可能になる。
【００１３】即ち、本発明は、螺旋状のコイルを磁性体
層の中に設けた、表面実装用積層型インダクタンス素子
において、磁束を完全には共有しない固有の磁路を持つ
複数のコイルが、直列に接続された積層型インダクタン
ス素子である。
層の中に設けた、表面実装用積層型インダクタンス素子
において、磁束を完全には共有しない固有の磁路を持つ
複数のコイルが、直列に接続された積層型インダクタン
ス素子である。
【００１４】また、本発明は、螺旋状のコイルを非磁性
セラミックス層の中に設けた、表面実装用積層型インダ
クタンス素子において、磁束を完全には共有しない固有
の磁路を持つ複数のコイルが、直列に接続された積層型
インダクタンス素子である。
セラミックス層の中に設けた、表面実装用積層型インダ
クタンス素子において、磁束を完全には共有しない固有
の磁路を持つ複数のコイルが、直列に接続された積層型
インダクタンス素子である。
【００１５】また、本発明は、前記積層型インダクタン
ス素子が積層・焼成してなる積層型インダタクンス素子
である。
ス素子が積層・焼成してなる積層型インダタクンス素子
である。
【００１６】
【発明の実施の形態】本発明の実施の形態による積層型
インダクタンス素子について、以下、実施例にて説明す
る。
インダクタンス素子について、以下、実施例にて説明す
る。
【００１７】
【実施例】本発明の実施の形態による積層型インダクタ
ンス素子の外観図を図１に示す。積層印刷によって、磁
性体層４の中に導体層を形成して、螺旋状の第１のコイ
ル２、および第２のコイル３が形成されている。
ンス素子の外観図を図１に示す。積層印刷によって、磁
性体層４の中に導体層を形成して、螺旋状の第１のコイ
ル２、および第２のコイル３が形成されている。
【００１８】ここで、磁性体層、導体層の作製方法を以
下に説明する。
下に説明する。
【００１９】まず、磁性体層の作製に関しては、 Ｎｉ−Ｃｕ−Ｚｎフェライト粉末（比表面積５.２ｍ２／ｇ）１００重量部 結合剤（ポリビニルブチラール） ５重量部 溶剤（エチルセロソルブ） ７０重量部 上記組成をスパイラルミキサーを用いて混合し、さら
に、ビーズミルにて混練分散し、磁性体形成用フェライ
トペーストを得た。
に、ビーズミルにて混練分散し、磁性体形成用フェライ
トペーストを得た。
【００２０】次に、導体層の作製に関しては、 結合剤（エチルセルロース） ５重量部 溶剤（α−テルピネオール） １５重量部 溶剤（ブチルカルビトールアセテート） １０重量部 銀微粉末（平均粒径０.５μｍ） １００重量部 上記組成を３本ロールにて混練分散し、導体形成用Ａｇ
ペーストを得た。
ペーストを得た。
【００２１】作製したフェライトペースト及びＡｇペー
ストを用いて、図１に示す第１のコイル２、第２のコイ
ル３を形成するように、磁性体層と導体層を交互に積層
印刷した。このとき、前記第１のコイル２が１０ターン
で、第２のコイル３が１〜４ターンで４種類を作製し
た。
ストを用いて、図１に示す第１のコイル２、第２のコイ
ル３を形成するように、磁性体層と導体層を交互に積層
印刷した。このとき、前記第１のコイル２が１０ターン
で、第２のコイル３が１〜４ターンで４種類を作製し
た。
【００２２】一方、従来の積層型インダクタンス素子１
１では、コイル５を１０ターン及び１１ターンのものを
２種類作製した。これを所定の大きさ（２.４ｍｍ×１.
５ｍｍ）に切断し、これを脱バインダー後、９００℃で
一体焼成した。この焼成体の積層巻線のリードが露出し
ている面に、Ａｇを主成分とした導電性ペーストを塗布
し、６００℃で焼き付けを行い、外部電極を形成して、
各積層型インダクタンス素子を作製した。
１では、コイル５を１０ターン及び１１ターンのものを
２種類作製した。これを所定の大きさ（２.４ｍｍ×１.
５ｍｍ）に切断し、これを脱バインダー後、９００℃で
一体焼成した。この焼成体の積層巻線のリードが露出し
ている面に、Ａｇを主成分とした導電性ペーストを塗布
し、６００℃で焼き付けを行い、外部電極を形成して、
各積層型インダクタンス素子を作製した。
【００２３】作製した本発明の積層型インダクタンス素
子、および従来の積層型インダクタンス素子のインダク
タンスの値を、ＹＨＰ製インピーダンスアナライザーＨ
Ｐ４２９１Ａを用いて測定した。
子、および従来の積層型インダクタンス素子のインダク
タンスの値を、ＹＨＰ製インピーダンスアナライザーＨ
Ｐ４２９１Ａを用いて測定した。
【００２４】本実施例では、上記組成比で、フェライト
ペーストおよびＡｇペーストを作製したが、これ以外の
成分・配合比でも、印刷可能なペーストが得られるもの
であればよい。
ペーストおよびＡｇペーストを作製したが、これ以外の
成分・配合比でも、印刷可能なペーストが得られるもの
であればよい。
【００２５】実施例の測定結果である素子のインダクタ
ンス（Ｌ１ＭＨｚ）を表１に示す。
ンス（Ｌ１ＭＨｚ）を表１に示す。
【００２６】
【表１】
【００２７】表１より、本発明の素子と、従来の素子と
を比較すると、本発明の方がターン数の増加によるイン
ダクタンスの増加が緩やかであり、インダクタンス値の
微調整が可能であることがわかる。
を比較すると、本発明の方がターン数の増加によるイン
ダクタンスの増加が緩やかであり、インダクタンス値の
微調整が可能であることがわかる。
【００２８】上述から明らかな如く、本発明の積層型イ
ンダクタンス素子は、インダクタンスの調整が容易であ
るため、インダクタンス規格を細かく設定でき、かつ素
子の歩留まりも向上させることが可能となる。
ンダクタンス素子は、インダクタンスの調整が容易であ
るため、インダクタンス規格を細かく設定でき、かつ素
子の歩留まりも向上させることが可能となる。
【００２９】なお、上記の積層インダクタンス素子にお
いて、磁性体層のかわりに、非磁性セラミックス層を用
いてもよい。この場合は、空心コイルとしての機能を示
すが、同様に、インダクタンス規格を細かく設定できる
ものである。
いて、磁性体層のかわりに、非磁性セラミックス層を用
いてもよい。この場合は、空心コイルとしての機能を示
すが、同様に、インダクタンス規格を細かく設定できる
ものである。
【００３０】
【発明の効果】以上、本発明によれば、従来の欠点を解
消し、インダクタンス値を調整して規格値に合致した積
層型インダクタンス素子を提供できるものである。
消し、インダクタンス値を調整して規格値に合致した積
層型インダクタンス素子を提供できるものである。
【図１】本発明の実施の形態による積層型インダクタン
ス素子の外観図。
ス素子の外観図。
【図２】従来の積層型インダクタンス素子の外観図。
１，１１ 積層型インダクタンス素子 ２ 第１のコイル ３ 第２コイル ４，６ 磁性体層 ５ コイル
Claims (3)
- 【請求項１】 螺旋状のコイルを磁性体層の中に設けた
表面実装用積層型インダクタンス素子において、磁束を
完全には共有しない固有の磁路を持つ複数のコイルが、
直列に接続されたことを有することを特徴とする積層型
インダクタンス素子。 - 【請求項２】 螺旋状のコイルを非磁性セラミックス層
の中に設けた表面実装用積層型インダクタンス素子にお
いて、磁束を完全には共有しない固有の磁路を持つ複数
のコイルが、直列に接続されたことを有することを特徴
とする積層型インダクタンス素子。 - 【請求項３】 前記積層型インダクタンス素子は、積層
・焼成してなることを特徴とする請求項１または２に記
載の積層型インダクタンス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8734599A JP2000286123A (ja) | 1999-03-30 | 1999-03-30 | 積層型インダクタンス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8734599A JP2000286123A (ja) | 1999-03-30 | 1999-03-30 | 積層型インダクタンス素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286123A true JP2000286123A (ja) | 2000-10-13 |
Family
ID=13912293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8734599A Pending JP2000286123A (ja) | 1999-03-30 | 1999-03-30 | 積層型インダクタンス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286123A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246231A (ja) * | 2001-02-14 | 2002-08-30 | Murata Mfg Co Ltd | 積層型インダクタ |
| CN103675374A (zh) * | 2013-12-27 | 2014-03-26 | 成都开谱电子科技有限公司 | 标准电感箱 |
| WO2014050482A1 (ja) * | 2012-09-28 | 2014-04-03 | 株式会社村田製作所 | インピーダンス変換回路の設計方法 |
| JP5505582B1 (ja) * | 2012-09-28 | 2014-05-28 | 株式会社村田製作所 | インピーダンス変換回路および無線通信装置 |
| WO2015085876A1 (zh) * | 2013-12-10 | 2015-06-18 | 成都开谱电子科技有限公司 | 标准电感箱 |
-
1999
- 1999-03-30 JP JP8734599A patent/JP2000286123A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246231A (ja) * | 2001-02-14 | 2002-08-30 | Murata Mfg Co Ltd | 積層型インダクタ |
| US7046114B2 (en) | 2001-02-14 | 2006-05-16 | Murata Manufacturing Co., Ltd. | Laminated inductor |
| WO2014050482A1 (ja) * | 2012-09-28 | 2014-04-03 | 株式会社村田製作所 | インピーダンス変換回路の設計方法 |
| JP5505582B1 (ja) * | 2012-09-28 | 2014-05-28 | 株式会社村田製作所 | インピーダンス変換回路および無線通信装置 |
| JP5672416B2 (ja) * | 2012-09-28 | 2015-02-18 | 株式会社村田製作所 | インピーダンス変換回路の設計方法 |
| US9298873B2 (en) | 2012-09-28 | 2016-03-29 | Murata Manufacturing Co., Ltd. | Method of designing impedance transformation circuit |
| WO2015085876A1 (zh) * | 2013-12-10 | 2015-06-18 | 成都开谱电子科技有限公司 | 标准电感箱 |
| US10297378B2 (en) | 2013-12-10 | 2019-05-21 | Chengdu Kaipu Electronic Science And Technologies Co. Ltd. | Standard inductance box |
| CN103675374A (zh) * | 2013-12-27 | 2014-03-26 | 成都开谱电子科技有限公司 | 标准电感箱 |
| CN103675374B (zh) * | 2013-12-27 | 2016-06-08 | 成都开谱电子科技有限公司 | 标准电感箱 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Effective date: 20050523 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051114 |
|
| RD03 | Notification of appointment of power of attorney |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080626 |
|
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Effective date: 20080701 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |