JP2000147460A - 互いに異なる共通電圧を有する液晶表示装置 - Google Patents

互いに異なる共通電圧を有する液晶表示装置

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Abstract

(57)【要約】 【課題】 ゲート電圧の信号遅延によって生じるフリッ
カー現象を防止する。 【解決手段】 ゲート線と、データ線と、ゲート電極及
びデータ線に連結されるソース電極を有する薄膜トラン
ジスタと、薄膜トランジスタのドレーン電極に連結され
る画素電極と形成されている第１基板１１０と；画素電
極に対向している共通電極が形成されている第２基板１
２０と；ゲートドライバー２００と；データドライバー
３００と；ゲートドライバー２００に近いところにある
第１地点の共通電極に第１共通電圧Ｖｃｏｍ（Ｏ）を印
加し、ゲートドライバーから遠いところにある第２地点
の共通電極に第１共通電圧より大きい第２共通電圧Ｖｃ
ｏｍ（Ｌ）を印加し、第２共通電圧Ｖｃｏｍ（Ｌ）と第
１共通電圧Ｖｃｏｍ（Ｏ）との差を調節することができ
る共通電圧発生部４００と；を含む液晶表示装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶表示装置（ｌｉ
ｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ；ＬＣＤ）
に関するものであって、より詳しくは互いに異なる共通
電圧を有する薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ
ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）液晶表示装置に関す
る。
【０００２】
【従来の技術】ＴＦＴ−ＬＣＤは二つの基板の間に注入
されている異方性誘電率を有する液晶物質に電界を印加
し、この電界の強さを調節して基板に透過される光の量
を調節することによって、望む画像信号を得る表示装置
である。
【０００３】前記のようなＴＦＴ−ＬＣＤの基板の上に
は互いに平行した複数のゲート線とこのゲート線に絶縁
されて交差する複数のデータ線とが形成され、これらゲ
ート線とデータ線とによって囲まれている領域とが一つ
の画素を規定する。各画素のゲート線とデータ線とが交
差する部分にはＴＦＴが形成される。
【０００４】図１は一般的なＴＦＴ−ＬＣＤで単位画素
に対する等価回路を示す。
【０００５】図１に示したように、ＴＦＴ１０のゲート
電極ｇ、ソース電極ｓ、ドレーン電極ｄはそれぞれゲー
ト線Ｇｎ、データ線Ｄｍ、画素電極Ｐに連結される。画
素電極Ｐと共通電極Ｃｏｍとの間には液晶物質が形成さ
れるが、これを等価的に液晶容量Ｃｌｃで示した。そし
て、画素電極と前端ゲート線Ｇｎ−１との間には蓄積容
量Ｃｓｔが形成され、ゲート電極とドレーン電極との間
には誤整列（ｍｉｓａ−ｌｉｇｎｍｅｎｔ）などに起因
した寄生容量Ｃｇｄが生じる。液晶容量Ｃｌｃと蓄積容
量ＣｓｔとはＴＦＴ−ＬＣＤが駆動しなければならない
負荷として作用する。
【０００６】前記のようなＴＦＴ−ＬＣＤの動作を説明
すると次の通りである。
【０００７】先ず、表示しようとするゲート線Ｇｎに連
結されたゲート電極にゲートオン電圧を印加して、ＴＦ
Ｔ１０をオンにした後に、画像信号を示すデータ電圧を
ソース電極ｓに印加してこのデータ電圧がドレーン電極
ｄに印加されるようにする。すると、前記データ電圧は
画素電極Ｐを通じてそれぞれ液晶容量Ｃｌｃと蓄積容量
Ｃｓｔとに印加され、画素電極Ｐと共通電極Ｃｏｍとの
電圧の差によって電界が形成される。この時、液晶物質
に同じ方向の電界が続いて印加されると液晶が劣化する
ので、ＬＣＤパネルでは液晶の劣化を防止するために画
像信号を共通電極に対して陽、陰繰り返して駆動し、こ
のような駆動方式を反転駆動方式と言う。
【０００８】
【発明が解決しようとする課題】一方、ＴＦＴがオンの
状態になった場合に液晶容量Ｃｌｃ及び蓄積容量Ｃｓｔ
に印加された電圧はＴＦＴがオフの状態になった後にも
続いて持続されなければならないが、ゲート電極とドレ
ーン電極との間にある寄生容量Ｃｇｄのために、画素電
極に印加された電圧は歪曲が生じるようになる。このよ
うに歪曲された電圧をキックバック（ｋｉｃｋ−ｂａｃ
ｋ）電圧と言うが、このキックバック電圧ΔＶは次の数
式１から求められる。
【数１】 ここで、ΔＶｇはゲート電圧の変化量、つまりゲートオ
ン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの差を意味す
る。
【０００９】前記電圧歪曲はデータ電圧の極性に関係な
く、常に画素電極の電圧を下げる方向に作用するように
なり、これを図２に示した。
【００１０】図２において、Ｖｇ、Ｖｄ、Ｖｐはそれぞ
れゲート電圧、データ電圧、画素電極の電圧を示し、Ｖ
ｃｏｍ、ΔＶはそれぞれ共通電極電圧（共通電圧）とキ
ックバック電圧とを示す。
【００１１】図２に点線で示したように、理想的なＴＦ
Ｔ−ＬＣＤではゲート電圧Ｖｇがオンである時にデータ
電圧Ｖｄが画素電極に印加されてゲート電圧がオフとな
る場合にも前記データ電圧を維持するが、実際のＴＦＴ
−ＬＣＤでは図２の実線で示したように、ゲート電圧が
変わる部分ではキックバック電圧ΔＶの影響で画素電圧
Ｖｐがキックバック電圧の分だけ下方に下がる。
【００１２】一方、液晶に印加される電圧の実効値は画
素電圧Ｖｐと共通電圧Ｖｃｏｍとの間の面積で決められ
るが、液晶表示装置を反転駆動方式で駆動する場合には
共通電圧を中心とした画素電圧の面積が対象になるよう
に共通電圧のレベルを調節する必要があり、このために
従来は画素電圧の面積が対象となる一定の共通電圧を共
通電極に印加した。
【００１３】これは共通電圧Ｖｃｏｍを中心にした画素
電圧Ｖｐの面積が対象にならない場合には各画素に充電
される画素電圧の量がフレーム毎に差異が発生し、画素
電圧が反転される時に画面がちらつくフリッカー（ｆｌ
ｉｃｋｅｒ）現象が発生するためである。
【００１４】しかし、フリッカー現象を防止するために
従来のように一定の共通電圧を共通電極に印加する場合
にも、次のような理由でフリッカー現象が依然として発
生するようになる。
【００１５】一般にゲート線は抵抗成分と寄生容量成分
とを有しており、これによってこの二つの値の積によっ
て決定される時定数分のゲート電圧の遅延が生じるよう
になる。この信号遅延は液晶パネルが大きくなるほどさ
らに大きくなる。
【００１６】図３はゲート線の長さによって遅延される
ゲート電圧Ｖｇの測定値を概略的に示した図面である。
図３において、Ｖｇ１とＶｇ２とはそれぞれゲート電圧
の入力端から近いところと遠いところとのゲート線で測
定されるゲート電圧を示す。
【００１７】図３に示したように、ゲート電圧の入力端
から遠くなるほど、つまりゲート信号の遅延が大きいほ
どゲート電圧の変化量（数式１のΔＶｇ）は小さくな
り、これによって数式１から分かるようにキックバック
電圧（ΔＶ）は小さくなる。
【００１８】したがって、共通電圧を一定に印加する場
合、この電圧が画素電圧の中心値として維持されないの
で、フレーム単位で画素に充填される電圧の値が異なる
ようになって、フリッカー現象が発生するようになる。
このような現象は液晶表示装置の画面が大型化して、ゲ
ート線が長くなることによってさらに問題となる。
【００１９】本発明の目的は、前記のような問題点を解
決するためのものであって、ゲート電圧の信号遅延によ
って生じるフリッカー現象を防止するためのものであ
る。
【００２０】
【課題を解決するための手段】前記のような目的を達成
するための本発明による液晶表示装置は、多数のゲート
線、多数のデータ線、前記ゲート線に連結されるゲート
電極と前記データ線とに連結されるソース電極を有する
多数の薄膜トランジスタと、前記薄膜トランジスタのド
レーン電極に連結される画素電極が形成されている第１
基板と、前記画素電極に対向している共通電極が形成さ
れている第２基板と、前記ゲート線に前記薄膜トランジ
スタをオン／オフするためのゲート信号を印加するため
のゲートドライバーと、前記データ線に画像信号を示す
データ電圧を印加するためのデータドライバーと、前記
ゲートドライバーに近いところには第１地点の共通電極
に第１共通電圧を印加し、前記ゲートドライバーから遠
いところにある第２地点の共通電極に前記第１共通電圧
より大きい第２共通電圧を印加する共通電圧発生部を含
む。
【００２１】共通電圧発生部は電源電圧と、前記電源電
圧に一部が連結され、前記第２地点に他方が連結される
第１抵抗と、接地点に一部が連結され、前記第１地点に
他部が連結される第２抵抗を含む。ここで、前記第１地
点と前記第２地点とは前記第２基板の内部抵抗を通じて
電気的に連結される。
【００２２】本発明の液晶表示装置においては前記共通
電圧発生部の可変抵抗値を調節することによって、前記
第２共通電圧と前記第１共通電圧との差を調節すること
ができ、具体的に可変抵抗値を調節して、前記第２共通
電圧と前記第１共通電圧との差異が前記第１地点でのキ
ックバック電圧と前記第２地点でのキックバック電圧と
の差異と同一になるようにすることによってフリッカー
を防止する。
【００２３】
【発明の実施の形態】以下、本発明が属する技術分野に
おいて、通常の知識を有している者がこの発明を容易に
実施することができるように、本発明の実施例を詳細に
説明する。
【００２４】図４は本発明を概略的に示すための図面で
ある。
【００２５】図４において、Ａはゲート電圧を印加する
ゲートドライバー（図示せず）に近い部分であり、Ｂは
ゲートドライバーに印加する地点から遠いところに位置
する部分を示す。
【００２６】本発明ではゲート線の両端（Ａ、Ｂ）に対
応する共通電極に互いに異なる共通電圧（Ｖｏｍ１、Ｖ
ｃｏｍ２）を印加する。つまり、本発明ではゲート線に
よる信号遅延によってＢ点のキックバック電圧がＡ点の
キックバック電圧より小さいために生じる従来のフリッ
カー現象を防止するために、パネル１００のＢ地点に印
加された共通電圧（Ｖｃｏｍ２）をＡ地点に印加された
共通電圧（Ｖｃｏｍ１）より大きくした。これを具体的
に説明すると次の通りである。
【００２７】ゲートドライバーの隣接部分に位置してい
るＡ地点のキックバック電圧をΔＶ（Ｏ）とし、遠いと
ころに位置しているＢ地点のキックバック電圧をΔＶ
（Ｌ）とすると、これらキックバック電圧は次の数式２
で示すことができる。
【数２】 ここで、Ｖｏｎ（Ｏ）とＶｏｎ（Ｌ）とはそれぞれＡ地
点とＢ地点とでのゲートオン電圧を示し、Ｃｇｄ、Ｃｓ
ｔ、Ｃｌｃはゲート電極とドレーン電極との間の寄生容
量、蓄積容量、液晶容量を示す。
【００２８】前記数式２において、ゲート線の信号遅延
によってＶｏｎ（Ｏ）＞Ｖｏｎ（Ｌ）であるので、ΔＶ
（Ｏ）＞ΔＶ（Ｌ）となる。つまり、ゲートドライバー
から遠いほどキックバック電圧は小さくなり、これによ
ってゲートドライバーから遠い部分であるほどキックバ
ック電圧によって画素電圧が下方に下がる現象が少なく
なる。
【００２９】したがって、Ａ地点での共通電圧（Ｖｃｏ
ｍ（Ｏ））よりＢ地点での共通電圧（Ｖｃｏｍ（Ｌ））
を大きくすると、ゲート遅延によるフリッカー現象を防
止することができる。この時、ゲート遅延によるフリッ
カーを防止するためのキックバック電圧と共通電圧との
間の関係式は数式３の通りである。
【数３】 数式３から分かるように、Ｂ地点とＡ地点とでの共通電
圧の差異（Ｖｃｏｍ（Ｌ）−Ｖｃｏｍ（Ｏ））がＡ地点
とＢ地点とでのキックバック電圧の差異（Ｖｏｎ（Ｏ）
−Ｖｏｎ（Ｌ））と同一になるようにすると、ゲート線
の信号遅延によるフリッカー現象を防止することができ
る。
【００３０】図５は本発明の実施例によるＴＦＴ−ＬＣ
Ｄを示す図面である。
【００３１】図５に示されたように、本発明の実施例に
よるＴＦＴ−ＬＣＤはＴＦＴ−ＬＣＤパネル１００、ゲ
ートドライバー２００、データドライバー３００、共通
電圧発生部４００からなる。
【００３２】データドライバー３００は画像信号を示す
データ電圧をＴＦＴ−ＬＣＤパネル１００の各データ線
Ｄに印加し、ゲートドライバー２００は各データ線Ｄに
印加されたデータ電圧が画素電極に印加できるように、
各画素のＴＦＴをオンにするゲート電圧を出力する。
【００３３】ＴＦＴ−ＬＣＤパネル１００にはデータド
ライバー３００からのデータ電圧を伝達するデータ線Ｄ
とゲートドライバー２００からのゲート電圧を伝達する
ゲート線Ｇとが互いに交差して形成される。各画素のＴ
ＦＴのソース電極とゲート電極とはこのデータ線とゲー
ト線とに連結される。図５では説明の便宜上、ＴＦＴ−
ＬＣＤパネル１００に一つの画素に対する等価回路だけ
を示し、ここで画素電極に充電される電圧はＶｐで、蓄
積容量電極に充電される電圧はＶｓｔで示した。
【００３４】共通電圧発生部４００はゲート線の両端
（Ａ、Ｂ）に対応する共通電極に互いに異なる共通電圧
（Ｖｃｏｍ１、Ｖｃｏｍ２）を印加する。この時、Ｖｃ
ｏｍ２はＶｃｏｍ１より大きい値が印加され、具体的に
数式３を満足する値が印加される。
【００３５】図６は本発明の実施例によるＴＦＴ−ＬＣ
Ｄパネルの構造を示した図面である。
【００３６】図６に示したように、本発明の実施例によ
るＴＦＴ−ＬＣＤパネルは第１基板１１０、第１基板と
対向する第２基板１２０とで構成されている。ここで、
通常第１基板１１０は薄膜トランジスタ及び画素電極が
形成されており、薄膜トランジスタ基板とも呼ばれる。
また、第２基板１２０はカラーフィルター及び共通電極
が形成されており、対向基板とも呼ばれる。
【００３７】二つの基板１１０、１２０の中央には画像
信号を表示する多数の画素からなる表示領域１３０があ
る。露出された第1基板１１０の上部は多数のデータ線
（図示せず）と連結されており、外部からデータ電圧を
伝達するデータパッド１４０が群集している。また、露
出された第１基板の左側は多数のゲート線（図示せず）
と連結されており、外部からゲート電圧を伝達するため
のゲートパッド１５０が群集して形成されている。表示
領域１３０とパッド１４０、１５０との間にはゲート線
及びデータ線とそれぞれのパッド１４０、１５０を連結
する連結部１４１、１５１がそれぞれ形成されている。
【００３８】表示領域１３０外の四つの角には四つの共
通電極接触点１６１、１６２、１６３、１６４が分布し
ており、接触点１６１、１６２、１６３、１６４はパッ
ド１４０、１５０の側に余分に形成されているダミーパ
ッド１７１、１７２、１７３を通じて外部から共通電圧
の印加を受ける。また、二つの基板１１０、１２０の右
側に形成されている二つの接触点１６３、１６４は共通
連結線１８０で連結されるが、この共通連結線１８０は
二つの接触点１６３、１６４の間の抵抗によって発生す
る電圧降下を最小化するために多数の低抵抗金属膜の配
線で形成する。
【００３９】ここで、共通電極接触点（１６１、１６
２）、（１６３、１６４）にはそれぞれ互いに異なる共
通電圧（Ｖｃｏｍ１、Ｖｃｏｍ２）が印加されて、ゲー
ト線の信号遅延によるフリッカー現象を防止する。
【００４０】次に、図７を参照して本発明の第１実施例
による共通電圧発生部４００について説明する。
【００４１】図７に示したように、本発明の第１実施例
による共通電圧発生部４００は第１共通電圧発生部４１
０と第２共通電圧発生部４２０とからなる。第１及び第
２共通電圧発生部４１０、４２０はそれぞれ独立的に共
通電圧Ｖｃｏｍ１とＶｃｏｍ２とを生成するためのもの
であって、電源電圧Ｖａ、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ
４、演算増幅器ＯＰ１、ＯＰ２からなる。
【００４２】図７において、第１共通電圧発生部４１０
は電圧Ｖａを抵抗Ｒ１、Ｒ２に分圧した後、演算増幅器
ＯＰ１を通じてこの分圧された電圧を増幅して、共通電
圧Ｖｃｏｍ１を生成する。これと同様に第２共通電圧発
生部４２０は電圧Ｖａを抵抗Ｒ３、Ｒ４で分圧した後、
演算増幅器ＯＰ２を通じてこの分圧された電圧を増幅し
て、共通電圧Ｖｃｏｍ２を生成する。この時、共通電圧
（Ｖｃｏｍ１、Ｖｃｏｍ２）は数式３の関係式を満たす
が、これらの関係式はＴＦＴ−ＬＣＤパネルの製造時に
適切な抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４値を選択するか、適
切な演算増幅器ＯＰ１、ＯＰ２の利得値を選択すること
によって達成される。
【００４３】一方、図７に示した本発明の第１実施例で
はＴＦＴ−ＬＣＤパネルの特性のばらつき（ｐａｎｅｌ
ｔｏ ｐａｎｅｌ ｖａｒｉａｔｉｏｎ）によって各
パネルのゲート線の遅延特性が異なる場合には適用しに
くいという問題点がある。
【００４４】たとえば、ゲート線の遅延が小さいＸとい
うパネルのＢ地点でのキックバック電圧がΔＶ（Ｌ）と
し、ゲート線の遅延が大きいＹというパネルのＢ地点で
のキックバック電圧がΔＶ（Ｌ）′とすると、ΔＶ
（Ｌ）＞ΔＶ（Ｌ）′となる。
【００４５】前記の場合には数式３から分かるように、
ＸパネルのＢ地点とＡ地点とに印加される共通電圧の差
（Ｖｃｏｍ（Ｌ）−Ｖｃｏｍ（Ｏ））はＹパネルのＢ地
点とＡ地点とに印加される共通電圧の差（Ｖｃｏｍ
（Ｌ）′−Ｖｃｏｍ（Ｏ）′）より小さくならなければ
ならない。
【００４６】したがって、各ＴＦＴ−ＬＣＤパネルの変
異によるゲート線の遅延特性に対応して、ゲート線の両
端に印加される共通電圧の差を調節することによってフ
リッカーを防止する必要がある。
【００４７】しかし、本発明の第１実施例によると、Ｔ
ＦＴ−ＬＣＤ製造時に既に抵抗値及び演算増幅器の利得
値が固定されるために、パネルの変移によって各ＴＦＴ
−ＬＣＤパネルのゲート線の遅延特性が変わる場合に生
じるフリッカーを効果的に防止することができないとい
う問題点がある。
【００４８】本発明の第２実施例による共通電圧発生部
４００はこれと同様な問題点を解決するためのものであ
って、図８にこれを示した。
【００４９】図８に示したように、本発明の第２実施例
による共通電圧発生部４００は電源電圧ＶＤＤ、可変抵
抗ＶＲ、抵抗Ｒ５とキャパシターＣ１、Ｃ２からなる。
【００５０】図８において、可変抵抗ＶＲの一端は電源
電圧ＶＤＤに連結され、他端ＣはキャパシターＣ１の一
端に連結される。キャパシターＣ１の他端は接地点に連
結される。可変抵抗ＶＲとキャパシターＣ１との間の接
点の電圧は共通電圧Ｖｃｏｍ２としてＴＦＴ−ＬＣＤパ
ネル１００のＢ部分に印加される。
【００５１】抵抗Ｒ５の一端は接地点に連結され、他端
ＤはキャパシターＣ２の一端に連結される。キャパシタ
ーＣ２の他端は接地点に連結される。抵抗Ｒ５とキャパ
シターＣ２との間の接点の電圧は共通電圧Ｖｃｏｍ１と
してＴＦＴ−ＬＣＤパネル１００のＡ部分に印加され
る。
【００５２】一方、可変抵抗ＶＲとキャパシターＣ１と
の間の接点Ｃと、抵抗Ｒ５とキャパシターＣ２との間の
接点Ｄとは、ＴＦＴ−ＬＣＤパネル１００の内部抵抗
（Ｒｉｎ）を通じて電気的に連結される。
【００５３】図８に示した第２実施例において、ＴＦＴ
−ＬＣＤパネルのＡ部分とＢ部分とに印加される共通電
圧Ｖｃｏｍ（Ｏ）、Ｖｃｏｍ（Ｌ）はそれぞれ次の数式
４で求められる。
【数４】
【００５４】前記数式４から、パネルのＢ地点及びＡ地
点に印加される共通電圧の差は次の数式５で求められ
る。
【数５】
【００５５】数式５から分かるように、パネルの両端間
の電圧の差は可変抵抗ＶＲによって調整することがで
き、これによってパネルの変異によるゲート線の遅延特
性の差異によって生じるフリッカーもこの可変抵抗値を
適切に調節することによって防止することができる。
【００５６】一方、図８のキャパシターＣ１、Ｃ２は共
通電極端から発生するリップル（ｒｉｐｐｌｅ）を除去
するためのものである。このリップルは共通電極と連結
される液晶キャパシターで必要な電荷の移動によって発
生するのもであって、この現象を最小化するためには一
つのゲート線に対応する液晶キャパシターの容量より大
きいか同一でなければならない。
【００５７】以上、本発明の実施例について説明した
が、本発明は前記実施例に限られるものでなく、その他
の多くの変更及び変形が可能であるのは当然のことであ
る。
【００５８】たとえば、図８に示した本発明の第２実施
例では一つの可変抵抗を用いたが、二つ以上の可変抵抗
を用いても構わない。
【００５９】
【発明の効果】以上説明したように、本発明によるとゲ
ート線の両端に対応する共通電極に互いに異なる共通電
圧を印加することによって、ゲート電圧の信号遅延によ
って生じるフリッカー現象を防止することができる。
【００６０】また、本発明では、可変抵抗の抵抗値を変
化させることで共通電圧の値を変更することができるの
で、パネルに特性のばらつきがある場合でも、ゲート線
の遅延特性の差異によって生じるフリッカー現象を防止
することができる。
【図面の簡単な説明】
【図１】一般的な薄膜トランジスタ液晶表示装置の単位
画素に対する等価回路を示す図面である。
【図２】キックバック電圧による電圧歪曲を示す図面で
ある。
【図３】ゲート線の信号遅延によって遅延するゲート電
圧の測定値を概略的に示す図面である。
【図４】本発明を概略的に示した図面である。
【図５】本発明の実施例による薄膜トランジスタ液晶表
示装置を示す図面である。
【図６】本発明の実施例による薄膜トランジスタ液晶表
示装置パネルの構造を示す図面である。
【図７】本発明の第１実施例による共通電圧発生部を示
す図面である。
【図８】本発明の第２実施例による共通電圧発生部を示
す図面である。
【符号の説明】
１００ パネル １１０、１２０ 基板 １３０ 表示領域 １４０ データパッド １５０ ゲートパッド １６１、１６２、１６３、１６４ 共通電極接触点 １７１、１７２、１７３ ダミーパッド ２００ ゲートドライバー ３００ データドライバー ４１０ 第１共通電圧発生部 ４２０ 第２共通電圧発生部 Ａ、Ｂ ゲート線の両端点 Ｃ１、Ｃ２ キャパシター Ｄ データ線 Ｇ ゲート線 Ｖａ 電源電圧 ＶＤＤ 電源電圧 ＶＲ 可変抵抗 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗 ＯＰ１、ＯＰ２ 演算増幅器

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】多数のゲート線、上記多数のゲート線に絶
    縁して交差する多数のデータ線、前記ゲート線に連結さ
    れるゲート電極と前記データ線に連結されるソース電極
    とを有する多数の薄膜トランジスタと、前記薄膜トラン
    ジスタのドレーン電極に連結される画素電極が形成され
    ている第１基板と；前記画素電極に対向している共通電
    極が形成されている第２基板と；前記ゲート線に前記薄
    膜トランジスタをオン／オフするためのゲート信号を印
    加するためのゲートドライバーと；前記データ線に画像
    信号を示すデータ電圧を印加するためのデータドライバ
    ーと；前記ゲートドライバーに近接する側にある第１地
    点の共通電極に第１共通電圧を印加し、前記ゲートドラ
    イバーに対して第１地点より離れた側にある第２地点の
    共通電極に前記第１共通電圧より大きい第２共通電圧を
    印加する共通電圧発生部を含む液晶表示装置。
  2. 【請求項２】前記第１共通電圧と前記第２共通電圧との
    差は、前記ゲート線の特性によって調節されることを特
    徴とする請求項１に記載の液晶表示装置。
  3. 【請求項３】前記共通電圧発生部は、 電源電圧と；前記電源電圧に一部が連結され、前記第２
    地点に他方が連結される第１抵抗と；接地点に一部が連
    結され、前記第１地点に他方が連結される第２抵抗と；
    を含み、 前記第１抵抗または前記第２抵抗は可変抵抗であり、前
    記第１地点と前記第２地点とは前記第２基板の内部抵抗
    を通じて電気的に連結されることを特徴とする請求項２
    に記載の液晶表示装置。
  4. 【請求項４】前記第２地点に一部が連結され、接地点に
    他方が連結される第１キャパシターと、前記第１地点に
    一部が連結され、接地点に他方が連結される第２キャパ
    シターをさらに含む請求項３に記載の液晶表示装置。
  5. 【請求項５】前記共通電圧発生部は、 前記共通電極の前記第１地点に前記第１共通電圧を供給
    する第１共通電圧発生部と、 前記共通電極の前記第２地点に前記第２共通電圧を供給
    する第２共通電圧発生部を含む請求項２に記載の液晶表
    示装置。
  6. 【請求項６】前記第１共通電圧発生部は、 電源電圧と；前記共通電極の前記第１地点に出力が連結
    される第１演算増幅器と；前記電源電圧に一部が連結さ
    れ、前記第１演算増幅器に他方が連結される第１抵抗
    と；接地点に一部が連結され、前記第１演算増幅器に他
    方が連結される第２抵抗と；を含み、 前記第２共通電圧発生部は、 電源電圧と；前記共通電極の前記第２地点に出力が連結
    される第２演算増幅器と；前記電源電圧に一部が連結さ
    れ、前記第２演算増幅器に他方が連結される第３抵抗
    と；接地点に一部が連結され、前記第２演算増幅器に他
    方が連結される第４抵抗と；を含み、 前記第１地点と前記第２地点とは前記第２基板の内部抵
    抗を通じて電気的に連結されることを特徴とする請求項
    ５に記載の液晶表示装置。
  7. 【請求項７】前記第２共通電圧と前記第１共通電圧との
    差異は、前記第１地点におけるキックバック電圧と前記
    第２地点におけるキックバック電圧との差異と同一であ
    るのを特徴とする請求項１乃至６のいずれかに記載の液
    晶表示装置。
  8. 【請求項８】多数のゲート線、上記多数のゲート線に絶
    縁して交差する多数のデータ線、前記ゲート線に連結さ
    れるゲート電極と前記データ線に連結されるソース電極
    とを有する多数の薄膜トランジスタと、前記薄膜トラン
    ジスタのドレーン電極に連結される画素電極が形成され
    ている第１基板と、前記画素電極に対向している共通電
    極が形成されている第２基板と、前記ゲート線に前記薄
    膜トランジスタをオン／オフするためのゲート信号を印
    加するためのゲートドライバーと、前記データ線に画像
    信号を示すデータ電圧を印加するためのデータドライバ
    ーと、を備える液晶表示装置の駆動方法において、 前記ゲートドライバーに近接する側にある第１地点の共
    通電極に第１共通電圧を印加する段階と、 前記ゲートドライバーに対し第１地点より離れた側にあ
    る第２地点の共通電極に前記第１共通電圧より大きい第
    ２共通電圧を印加する段階と、 前記データ線に画像信号を示すデータ電圧を印加する段
    階と、 前記ゲート線に前記薄膜トランジスタをオン／オフする
    ためのゲート信号を印加する段階と、を含む液晶表示装
    置の駆動方法。
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