FR2778049A1 - Capteur d'image de type cmos avec un circuit de test pour verifier son fonctionnement - Google Patents
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Abstract
La présente invention concerne un dispositif d'affichage d'image utilisant un capteur d'image CMOS, et plus particulièrement, un capteur d'image CMOS comprenant un circuit de test intégré. Le capteur d'image CMOS selon la présente invention inclut une unité de commande et d'interface (10) pour commander son capteur opérationnel en utilisant un automate fini et pour interfacer le capteur d'image CMOS avec un système externe; une matrice de pixels (20) incluant une pluralité de pixels détectant des images en provenance d'un objet et produisant des signaux analogiques en fonction d'une quantité de lumière incidente; un convertisseur (30) pour convertir les signaux analogiques en des signaux numériques destinés à être traités dans un circuit logique numérique; et un circuit de test (50) pour vérifier des opérations du convertisseur et de l'unité de commande et d'interface, en commandant le convertisseur.
Description
CAPTEUR D'IMAGE DE TYPE CMOS AVEC UN CIRCUIT DE TEST POUR
VERIFIER SON FONCTIONNEMENT
La présente invention concerne un dispositif d'affichage
d'image utilisant un capteur d'image de type CMOS, et plus particulièrement, un capteur d'image CMOS comprenant un circuit de test intégré, et un procédé pour vérifier le 5 fonctionnement du capteur d'image CMOS en utilisant le circuit de test.
De manière générale, un capteur d'image est un dispositif destiné à capturer des images en employant des matériaux semi-conducteurs sensibles à la lumière. Etant donné que la10 luminosité et la longueur d'onde de la lumière provenant d'un objet a des valeurs différentes en fonction de la zone
de réflexion, les signaux électriques provenant de pixels diffèrent les uns des autres. Ces signaux électriques sont convertis en des signaux numériques, qui peuvent être15 traités dans un circuit numérique, par un convertisseur analogique-numérique.
Les dispositifs d'affichage classiques employant des dispositifs à couplage de charges (désignés ci-après dispositifs CCD) ont besoin d'une tension relativement20 élevée et de nombreuses étapes de traitement sont requises pour mettre en oeuvre un tel dispositif à couplage de charges. Un capteur d'image réalisé à l'aide des dispositifs à couplage de charges devra comprendre des circuits logiques séparés pour convertir les signaux analogiques en des signaux numériques. Par ailleurs, dans le capteur d'image CCD classique, il est très difficile d'intégrer les capteurs
et les circuits logiques dans une puce. C'est donc un objectif de la présente invention que de fournir un capteur d'image CMOS pouvant être actionné avec30 une faible puissance en utilisant une technologie CMOS.
C'est un autre objectif de la présente invention que de fournir un capteur d'image CMOS dans lequel les capteurs et l'ensemble des circuits numériques sont intégrés dans une puce, avec un traitement de données rapide et une 5 intégration importante. C'est encore un autre objectif de la présente invention que de fournir un capteur d'image CMOS avec un circuit logique de test pour vérifier son fonctionnement et un procédé pour vérifier le capteur d'image CMOS. 10 Selon un aspect de la présente invention, il est fourni un capteur d'image CMOS comprenant: un moyen de commande et d'interface pour commander le capteur d'image CMOS en utilisant un automate fini et pour interfacer le capteur d'image CMOS avec un système externe;15 une matrice de pixels incluant une pluralité de pixels détectant des images en provenance d'un objet et générant des signaux analogiques en fonction d'une quantité de lumière incidente; un moyen de conversion pour convertir les signaux analogiques en des signaux numériques destinés à20 être traités dans un circuit logique numérique; et un circuit logique pour tester des opérations du moyen de conversion et du moyen de commande et d'interface, en commandant le moyen de conversion. Selon un autre aspect de la présente invention, il est25 fourni un capteur d'image CMOS ayant une matrice de pixels pour délivrer des signaux analogiques détectés en provenance d'un objet, le capteur d'image CMOS comprenant: un convertisseur analogique-numérique incluant: a) un générateur de tension pour produire une première tension de30 référence; b) un moyen de comparaison pour comparer les signaux analogiques à la tension de référence; et c) un moyen de mémorisation pour mémoriser des signaux numériques en réponse à des sorties du moyen de comparaison; et un circuit logique pour détecter si le convertisseur35 analogique-numérique fonctionne de manière erronée ou pas, dans lequel le circuit logique fonctionne en réponse à une information de mode de test mémorisée dans un registre de mode compris dans le capteur d'image CMOS, commande le générateur de tension de façon à ce que le moyen de 5 comparaison reçoive une seconde tension de référence et une tension de test et mémorise dans le moyen de mémorisation des signaux numériques produits en réponse à un signal de commande provenant du moyen de comparaison, et dans lequel le moyen de mémorisation délivre les signaux numériques10 mémorisés à une borne de sortie du capteur d'image CMOS. Les objectifs et caractéristiques ci-dessus, ainsi que
d'autres, de la présente invention apparaîtront à partir de la description suivante de formes de réalisation préférées fournie en liaison avec les dessins annexés, dans lesquels:15 la Fig.l est un bloc- diagramme représentant un capteur d'image CMOS selon la présente invention;
la Fig.2 est un bloc-diagramme représentant une unité d'interface de commande et de système de la Fig.l; la Fig.3 un schéma représentant une partie centrale du20 capteur d'image CMOS selon la présente invention; la Fig.4 est une courbe représentant un fonctionnement d'un comparateur et d'un double tampon selon la présente invention; la Fig.5 est un chronogramme représentant l'élimination d'un25 décalage produit dans le capteur d'image CMOS; la Fig.6 est un bloc-diagramme représentant une opération d'écriture dans le double tampon; la Fig.7 est un bloc-diagramme représentant une matrice de cellules verrous du double tampon;30 la Fig.8 est un bloc-diagramme de mémoire représentant un registre de mode de test selon la présente invention; la Fig.9 est un bloc-diagramme représentant le comparateur dans des modes normal et de test selon la présente invention; la Fig.10 est un diagramme d'état représentant un mode de test selon la présente invention; et la Fig.ll est un diagramme d'état représentant le
comparateur et le double tampon dans un mode de test.
La présente invention est maintenant décrite ci-dessous de manière détaillée en référence aux dessins annexés. En premier lieu, en référence à la Fig.l, un capteur d'image CMOS selon la présente invention inclut une unité de commande et d'interface 10, une matrice de pixels 20 ayant10 une pluralité d'éléments de détection d'image CMOS, un convertisseur analogique-numérique (AN) à pente unique 30 et un circuit logique de test 50 pour vérifier un fonctionnement du capteur d'image CMOS. Le convertisseur AN à pente unique 30 inclut également un générateur de rampe de tension 31 pour produire une tension de référence et une tension de test, un comparateur (amplificateur opérationnel) 32 pour comparer la rampe de tension à un signal analogique provenant de la matrice de pixels 20 et un double tampon 40.20 L'unité de commande et d'interface 10 commande le capteur d'image CMOS à la Fig.1 en commandant un temps d'intégration, des adresses de balayage, des modes de fonctionnement, une fréquence de trame, un bloc et une division d'horloge à l'aide d'un automate fini, et opère25 comme une interface avec un système externe. L'unité de commande et d'interface 10 est maintenant décrite de manière détaillée dans la Fig.2 suivante. La matrice de pixels 20 comprenant NxM pixels unitaires avec une excellente sensibilité à la lumière détecte une image30 provenant d'un objet. Chaque pixel de la matrice de pixels
inclut un transistor de transfert, un transistor d'initialisation et un transistor de sélection.
Le convertisseur AN à pente unique 30 convertit des signaux analogiques provenant de la matrice de pixels 20 en des35 signaux numériques. Dans la présente invention, cette conversion AN est effectuée en comparant la rampe de tension avec les signaux analogiques. Le comparateur 32 recherche un point pour lequel les signaux analogiques sont égaux à la rampe de tension descendante avec une pente prédéterminée. 5 Lorsque la rampe de tension est produite et commence ensuite sa descente, l'unité de commande et d'interface 10 produit des signaux de compte afin de compter le niveau de la chute de tension. Par exemple, lorsque la rampe de tension démarre la chute de tension, la valeur numérique convertie peut être10 égale à "20" dans le cas o les signaux analogiques sont égaux à la rampe de tension descendante à 20 périodes d'horloge de l'unité de commande et d'interface 10. Cette
valeur numérique convertie est mémorisée dans le double tampon 40 en tant que donnée numérique. L'établissement de15 la valeur numérique sera décrit de manière détaillée dans la Fig.4 suivante.
La présente invention inclut dans la puce le circuit logique de test 50 pour vérifier de manière effective la présence ou pas d'une erreur qui peut être provoquée par cette20 conversion numérique. En référence à la Fig.2 qui représente l'unité d'interface de commande et de système 10 de la Fig.l, étant donné que l'unité d'interface de commande et de système inclut une pluralité de registres de configuration (ou registre visible25 pour l'utilisateur) 60 qui peuvent être programmés par les utilisateurs, il est possible de commander différentes opérations en fonction de la requête des utilisateurs. Les opérations du capteur d'image CMOS selon la présente invention sont programmées par une unité d'interface de bus30 IIC de liaison entres les circuits intégrés (Inter Integrated Circuit). Lorsqu'un circuit de pilotage 70 du capteur d'image transmet une information de programme à une unité de commande IIC 90 à travers une unité d'interface de commande 80, par exemple, un réseau prédiffusé programmable FPGA (Field Programmable Gate Array), l'unité de commande IIC 90 qui est synchronisée par des signaux d'horloge de
système reçoit l'information de programme par l'intermédiaire d'un bus et interprète l'information de programme en fonction de protocoles de bus IIC, afin de 5 commander les registres de configuration 60.
La programmation entre le circuit de pilotage de capteur d'image 70 et le capteur d'image CMOS est réalisée par les registres de configuration 60 dans lesquels des opérations de lecture et écriture sont déjà disponibles.10 Dans le capteur d'image CMOS selon la présente invention, l'information programmée peut être actualisée sur la base de la trame et cette actualisation est effectuée par un registre spécifique, c'està-dire, un registre image de duplication 100. Le registre image de duplication 10015 duplique l'information mémorisée dans les registres de configuration 60 et rend possible une modification des registres de configuration 60 en fonction de la scène, seulement lorsqu'un signal de validation de capteur (fourni par un circuit externe) est à un niveau haut ou que des20 informations à actualiser sont présentes dans les registres de configuration 60 au début de chaque trame. Ce registre image de duplication 100 empêche la rupture ou l'inversion d'une image du fait d'une interruption provenant d'instructions d'utilisateurs.25 Pour commander le capteur d'image CMOS, le registre image de duplication 100 inclut un registre d'information de base pour mémoriser la taille et la version du capteur d'image CMOS, un registre de mode de fonctionnement pour mémoriser des modes de fonctionnement, un registre de commande de30 fenêtre pour mémoriser des informations associées à des adresses de début de rangée et colonne et à la taille et la superficie de la fenêtre, une registre de réglage de fréquence de trame pour régler les signaux HSYNC (signal de synchronisation horizontale) et VSYNC (signal de35 synchronisation verticale) et un rapport de division d'horloge, et un registre de réglage pour régler un niveau d'initialisation et un gain de couleur (rouge, vert et bleu). Un régisseur principal 110 commande chaque élément du 5 capteur d'image CMOS en fonction de l'information mémorisée dans le registre image de duplication 100 et un générateur d'adresses 120 produit les adresses pour la matrice de pixels et le double tampon 40. En référence à la Fig.3, une partie centrale du capteur10 d'image CMOS selon la présente invention inclut un pixel unitaire 200, un comparateur 320 et un circuit verrou unitaire 400. Le pixel unitaire 200 inclut une photodiode 21 produisant des paires électron-trou et quatre transistors de type NMOS M1 à M4. Les charges produites dans la photodiode15 21 sont transférées vers un point de jonction flottant (FD) lorsque le transistor de transfert M1 est en conduction et qu'une variation de tension apparaît au niveau du point de jonction flottant en fonction des charges produites, donnée par l'équation V=Q/C. La durée au bout de laquelle le20 transistor de transfert M1 est bloqué est un temps d'intégration correspondant au temps d'exposition dans un instrument optique. Le transistor d'initialisation M2 est relatif à un échantillonnage double corrélé (désigné ci-après échantillonnage CDS). Si le transistor d'initialisation M2 est en conduction et que le transistor de transfert M1 est bloqué, le point de jonction flottant peut être chargé à une tension de repos. Par conséquent, la tension correspondant au niveau d'initialisation peut être obtenue en détectant la30 tension au point de jonction flottant avec les conditions ci-dessus. Lorsque le transistor d'initialisation M2 est bloqué et que le transistor de transfert M1 est en conduction, les charges produites dans la photodiode 21 sont transférées vers le point de jonction flottant, et ensuite,35 la tension au point de jonction flottant forme un niveau de donnée. Un décalage, qui est provoqué par le pixel unitaire et le comparateur 32, peut être supprimé en soustrayant le niveau de donnée au niveau d'initialisation. Cette suppression du décalage est essentielle dans 5 l'échantillonnage CDS. A savoir, en supprimant une tension non voulue dans le pixel unitaire 200, il est possible d'obtenir une valeur de donnée d'image nette. En référence à la Fig.4, la valeur numérique est obtenue en comparant la rampe de tension fournie par le générateur de10 rampe de tension 31 au signal analogique provenant du pixel. Il est bien connu des hommes du métier qu'il existe différents procédés dans les conversions analogiques- numériques. Dans la présente invention, une conversion AN à pente unique est utilisée et les valeurs numériques finales15 sont produites par le comparateur 32 et le double tampon 40. Le générateur de rampe de tension 31 produit une tension dont la valeur est réduite selon une pente prédéterminée à chaque impulsion d'horloge et cette rampe de tension descendante en tant que tension de référence est comparée au20 signal analogique (ou tension de pixel) provenant du pixel. La valeur initiale de la rampe de tension peut être établie à un niveau approprié supérieur au signal analogique maximum attendu ou par des utilisateurs. L'unité de commande et d'interface 10 compte en synchronisme avec l'horloge jusqu'à25 ce que le signal analogique soit égal à la rampe de tension descendante. Si une tel point de détection de tension de
pixel est détecté, l'unité de commande et d'interface 10 écrit un signal de compte correspondant (valeur numérique) dans le double tampon 40.
En référence de nouveau à la Fig.3, le circuit verrou unitaire 400 inclut quatre transistors de type NMOS M5 à M8.
Le transistor M5 est en conduction en réponse à la sortie du comparateur 32 (la sortie du comparateur 32 est donc appelée signal de validation d'écriture) et le transistor M6 est en35 conduction en réponse à un signal de sélection de bloc qui sélectionne l'un des groupes tampons dans le double tampon à la Fig.7. Lorsque le groupe tampon correspondant est sélectionné et qu'ensuite le transistor M6 est en conduction, le transistor M5 est en conduction si la tension 5 de référence est supérieure à la tension de pixel. Si les transistors M5 et M6 sont en conduction, le signal de compte est fourni à une grille du transistor capacitif M7 pour mémoriser une donnée. Si le transistor M8 est en conduction en réponse à un signal de sélection de colonne provenant de10 l'unité de commande et d'interface 10, la donnée (signal de compte) mémorisée dans le transistor capacitif M7 est lue par l'intermédiaire d'une ligne de bit à terminaison unique ayant un moyen de précharge. D'autre part, si la tension de référence est inférieure à la15 tension de pixel, le signal de compte ne peut pas être mémorisé dans le circuit verrou unitaire 400 car le transistor M5 est bloqué, de sorte que le signal de compte final est mémorisé sous la forme d'une valeur numérique. Le compteur est situé dans l'unité de commande et d'interface20 10 et le signal de compte est une donnée numérique provenant d'un convertisseur de code, tel qu'un convertisseur de code de gris. En référence à la Fig.5, un décalage produit dans le capteur d'image CMOS est supprimé. A la Fig.5, la première pente est utilisée pour lire une tension (désignée tension d'initialisation) produite lorsque le transistor d'initialisation M2 dans le pixel unitaire 200 est en conduction. De plus, la seconde pente est utilisée pour lire une tension (désignée tension de donnée) lorsque le signal30 analogique est fourni par le pixel. Le double tampon 40 selon la présente invention inclut donc deux tampons ayant chacun deux blocs de mémoire (ou groupes). Un premier bloc de mémoire est utilisé pour mémoriser les décalages et un second bloc de mémoire pour mémoriser les valeurs35 numériques. Par exemple, si la tension d'initialisation est comptée comme étant une valeur numérique de 110 et que la tension de donnée est comptée comme étant une valeur numérique de 440, la valeur numérique nette produite par une image est "330" (440 - 110). La Fig.6 montre une structure 5 d'un tel double tampon. Dans les procédés d'échantillonnage CDS classiques, il est nécessaire d'ajouter des circuits supplémentaires aux capteurs d'image. Cependant, du fait qu'un tel circuit supplémentaire provoque aussi un nouveau décalage, il est très difficile de concevoir des circuits10 pour réaliser une suppression complète du décalage. Dans la présente invention, puisque la valeur numérique nette produite par une image est obtenue après que la tension d'initialisation ait été convertie en une valeur numérique, comme cela est montré à la Fig.5, la conception des circuits15 pour un échantillonnage CDS peut être effectuée aisément. Comme montré à la Fig.7, le double tampon 40 selon la présente invention inclut deux tampons ayant chacun deux blocs de mémoire, de façon à réaliser une structure de type pipeline dans laquelle les opérations d'écriture et de20 lecture sont réalisées simultanément. L'opération d'écriture peut être effectuée dans le premier tampon pendant l'opération de lecture dans le second tampon. Les cellules dans les tampons comprennent 8 circuits verrous unitaires (dans le cas d'un capteur d'image pour traitement de données
de 8 bits ayant NxM pixels). Par conséquent, le nombre total de cellules est de Nx8x4.
Le double tampon de type pipeline permet une lecture asynchrone des données, ce qui apporte des améliorations d'interface et de vitesse de transmission. En particulier,30 l'interface asynchrone est une condition préalable pour avoir une vitesse de transmission élevée. En employant le double tampon dans le capteur d'image CMOS, un sous- échantillonnage quelconque peut être réalisé facilement en sélectionnant de manière alternée des cellules paires ou impaires et en sélectionnant une cellule parmi les trois ou quatre cellules. Par ailleurs, avec l'accroissement du nombre de tampons de ligne, il est possible d'appliquer un bloc de données d'image bidimensionnel au capteur d'image CMOS sans aucun tampons supplémentaires. Dans le cas de 5 convertisseurs AN parallèles, le double tampon selon la présente invention peut être nécessaire de manière essentielle. Le circuit logique de test 50 est appliqué pour accroître la vérification en détectant aisément un mauvais fonctionnement10 du capteur d'image CMOS, mais en sachant que ce n'est pas un élément essentiel dans la construction d'un capteur d'image. Les registres de configuration 60 de l'unité de commande et d'interface 10 incluent un registre de définition de mode qui est commandé par une interface de programmation, et un15 mode de test selon la présente invention est défini par l'intermédiaire de ce registre de définition de mode. Dans le cas du changement de mode, le circuit logique de test 50 fonctionne sur le principe du mode modifié. En référence à la Fig.8, le registre de définition de mode20 initialise le capteur d'image CMOS dans un mode normal et celui-ci est programmable afin de pouvoir être placé dans trois modes de test en fonction des types de test. Les trois modes de test selon la présente invention sont tels qu'indiqués ci-après: 1) Mode de test A utilisé dans la25 surveillance de l'état de fonctionnement de l'automate fini de l'unité de commande et d'interface et utilisé dans la détection du mauvais fonctionnement des circuits logiques de commande et de l'interface de programmation; 2) Mode de test B utilisé dans la détection d'erreurs produites par le30 comparateur, mais employant le générateur de rampe de tension; et 3) Mode de test C utilisé dans la détection d'un
blocage sur erreur pour des cellules verrous dans le double tampon 40, en effectuant des écritures et lectures répétitives de motifs prédéterminés de données numériques.
Les résultats de test sont délivrés à travers le bus de données (DONNEES[7:0]) à la Fig.l. Toutes les données numériques lues dans les pixels de détection sont délivrées au même bus de données dans le mode normal, mais il n'est pas nécessaire d'ajouter une broche supplémentaire pour lire les résultats de test des modes de test, car les résultats des modes de test et les données provenant des pixels
peuvent être délivrés sélectivement par un multiplexeur.
Le mode de test A est destiné à tester le mauvais fonctionnement de l'unité de commande et d'interface et délivre les valeurs d'un automate fini qui jouent un rôle crucial dans les régisseurs, au lieu de délivrer les valeurs numériques provenant des pixels par l'intermédiaire du bus de données. Les valeurs de l'automate fini sont modifiées de15 différentes manières en fonction des états d'un circuit logique de commande interne et celui d'une broche de commande externe. Par conséquent, il est possible de tester le mauvais fonctionnement de l'unité de commande et d'interface en surveillant seulement les modifications de20 valeurs de l'automate fini. Le mode de test B est prévu essentiellement pour tester le comparateur de tension. Comme montré à la Fig.9, le comparateur est une partie qui joue un rôle significatif pour convertir en des signaux numériques des signaux25 analogiques détectés provenant des pixels. Cette invention, comme cela est montré à la Fig.9, produit, à partir du générateur de rampe de tension, deux tensions d'entrée données qui sont fournies en entrée au comparateur dans le mode de test B, au lieu d'une tension inconnue30 provenant du pixel. A ce stade, la tension de référence est une rampe de tension qui décroît linéairement en fonction de
la même horloge que celle du mode normal et la tension de test est une tension fixe voulue et prévisible pour tester la fonction du comparateur.
En référence à la Fig.10 montrant l'automate fini pour le mode de test B et le mode de test C, les états sont les suivants: - LIBRE: Etat dans lequel le mode de test B et le mode de test C ne sont pas installés; PRET: Etat dans lequel la tension de test est positionnée et le numéro du test est délivré par la broche de sortie (DONNEES[7:0]), ce qui prépare chaque test dans le mode de test B et le mode de test C; et - COMP: Etat dans lequel la tension de test préparée dans l'état PRET est comparée à la tension de référence, les résultats comparés sont écrits dans les cellules verrous du double tampon et des valeurs numériques mémorisées dans la cellule verrou sont délivrées à la broche de sortie15 (DONNEES[7:0]); ATTENTEl: Etat dans lequel le mot "00H" notifiant la comparaison des cellules verrous d'initialisation est délivré, ce qui prépare les données de lecture dans le réseau de cellules verrous d'initialisation pour supporter l'échantillonnage CDS; - TESTi: Etat délivrant les valeurs numériques mémorisées dans les cellules verrous d'initialisation par la broche de sortie (DONNEES[7:0]), qui doivent être les mêmes que celles délivrées dans l'état COMP; - ATTENTE2: Etat dans lequel le mot "FFH" notifiant que les valeurs numériques correspondant aux cellules verrous de données vont être délivrées est fourni par la broche de sortie; - TEST2: Etat délivrant les valeurs numériques correspondant aux cellules verrous de données, qui doivent être les mêmes que celles délivrées dans l'état COMP; - BOUCLE B: Etat comprenant les étapes consistant à: réaliser répétitivement les états ci-dessus pour un autre tampon; modifier la tension de test après avoir terminé le test pour deux tampons; et se placer dans l'état PRET et effectuer répétitivement le test; et BOUCLE_C: Etat pour le mode de test C. De manière analogue au mode de test B, le mode de test C termine le test pour deux tampons et modifie les motifs prédéterminés de données numériques de la manière décrite ci-dessous. La tension de test est destinée à tester la fonction du comparateur. La tension de test ayant une différence de un quart par rapport à la résolution du comparateur, c'est-à-10 dire, ayant une résolution de 6 bits, en prenant en compte la complexité et les caractéristiques des circuits, est plus efficace. Le mode de test C est destiné principalement à explorer les cellules verrous dans le double tampon. Comme montré à la15 Fig.7, dans le cas o une ligne de tampon comprend N cellules verrous par ligne, le double tampon comprend 8x2x2xN cellules verrous, car il a une valeur de 8 bits, et plus les valeurs N augmentent, plus la probabilité de générer des erreurs est élevée.20 Dans le mode normal, comme montré à la Fig.4, les valeurs de compteur du résultat de comparaison du signal analogique avec le signal de référence dans le comparateur sont mémorisées dans le double tampon. Ainsi, dans le cas o une erreur quelconque se produit dans le double tampon, des25 résultats déconcertants peuvent être obtenus même si les pixels, le comparateur et le compteur fonctionnent correctement. Le mode de test C, différent du mode de test B, consiste à rechercher des erreurs qui peuvent intervenir dans les30 cellules verrous. Par conséquent, une interface de lecture/écriture pour tester seulement le double tampon peut
entraîner des coûts supplémentaires. Dans la présente invention, le mode de test C est donc réalisé, en utilisant le mode normal ou le mode de test B lui-même.
Comme montré à la Fig.1l, une tension arbitraire supérieure au point le plus bas et inférieure au point le plus haut d'une rampe de tension de référence est établie comme tension de test afin de fournir le signal de validation 5 d'écriture au double tampon. Jusqu'à ce que la tension de test soit supérieure à la tension de référence, le signal de validation d'écriture est produit. Les valeurs de compte sont mémorisées dans le mode normal et le mode de test B, en synchronisme avec la rampe de tension.10 Cependant, dans le mode de test C, des motifs prédéterminés de données numériques à la place des valeurs de compte sont utilisés répétitivement jusqu'à ce que le signal de validation d'écriture soit inactif, afin de trouver aisément un blocage sur erreur. Les motifs prédéterminés de données15 numériques selon la présente invention sont tels que montrés ci-dessous: 01010101. Les motifs ci-dessus sont modifiés dans cet ordre lorsque l'automate fini de la Fig.10 achève l'état BOUCLE_C pour les deux tampons. Comme cela apparaît de ce qui précède, le capteur d'image25 CMOS selon la présente invention est implanté de manière efficace sur une puce, sur laquelle l'ensemble des circuits nécessaires sont réalisés pour une faible consommation de puissance, et la fonction de chaque circuit peutêtre testée simplement.30 Bien que la présente invention aient été décrite relativement à seulement certaines formes de réalisation préférées, d'autres modifications et variantes peuvent être apportées sans s'écarter de l'esprit et du champ d'application de la présente invention tels que définis dans
les revendications suivantes.
Claims (23)
1. Capteur d'image caractérisé en ce qu'il comprend: un moyen de commande et d'interface (10) pour commander le capteur d'image CMOS en utilisant un automate fini et pour interfacer le capteur d'image CMOS avec un système externe; une matrice de pixels (20) incluant une pluralité de pixels détectant des images en provenance d'un objet et produisant des signaux analogiques en fonction d'une quantité de10 lumière incidente; un moyen de conversion (30) pour convertir les signaux
analogiques en des signaux numériques destinés à être traités dans un circuit logique numérique; et un circuit logique (50) pour tester des opérations du moyen15 de conversion et du moyen de commande et d'interface, en commandant le moyen de conversion.
2. Capteur d'image CMOS selon la revendication 1, caractérisé en ce que le moyen de commande et d'interface
(10)comprend un registre invisible pour l'utilisateur.
3. Capteur d'image CMOS selon la revendication 2, caractérisé en ce que le moyen de commande et d'interface (10)comprend une pluralité de registres de configuration (60)qui sont des registres visibles pour l'utilisateur et dans lequel les registres de configuration comprennent un
registre de mode de test.
4. Capteur d'image CMOS selon la revendication 3, caractérisé en ce que le moyen de conversion (30)comprend: un générateur de tension (31) pour produire des première et seconde tensions de référence et pour produire la tension de test en réponse à un signal de commande provenant du circuit logique; un moyen de comparaison (32) pour comparer les signaux analogiques à la première tension de référence dans un mode normal et pour comparer la seconde tension de référence à la tension de test dans un mode de test, dans lequel les modes normal et de test sont déterminés par le registre de mode de test des registres de configuration; et un moyen de mémorisation (40) pour mémoriser des signaux de compte provenant du moyen de commande et d'interface en
réponse à des sorties provenant du moyen de comparaison.
5. Capteur d'image CMOS selon la revendication 4, caractérisé en ce que le moyen de mémorisation a une structure de type pipeline, incluant des premier et second tampons, ayant chacun des premier et second blocs de mémoire, dans lequel le premier bloc de mémoire mémorise des valeurs de décalage produites dans le capteur d'image CMOS
et la seconde mémoire mémorise des valeurs de données provenant de la matrice de pixels.
6. Capteur d'image CMOS selon la revendication 4, caractérisé en ce que le circuit logique commande le
générateur de tension pour alimenter le moyen de comparaison avec la première tension de référence dans le mode normal et pour alimenter le moyen de comparaison avec la tension de25 test et la seconde tension de référence dans le mode de test.
7. Capteur d'image CMOS selon la revendication 4, caractérisé en ce que le registre de mode de test mémorise une première information pour tester l'automate fini du moyen de commande et d'interface, une seconde information
pour tester le moyen de comparaison et une troisième information pour tester le moyen de mémorisation.
8. Capteur d'image CMOS selon la revendication 4, caractérisé en ce que les signaux de compte sont des signaux
numériques produits dans un convertisseur de code.
9. Capteur d'image CMOS selon la revendication 4, caractérisé en ce que le moyen de mémorisation est interfacé
de manière asynchrone avec le moyen de commande et d'interface.
10. Capteur d'image CMOS selon la revendication 5, caractérisé en ce que le moyen de mémorisation comprend une pluralité de circuits verrous, le circuit verrou incluant: un premier transistor recevant les signaux de compte en réponse à un signal de commande provenant du moyen de15 comparaison; un second transistor pour transférer une sortie du premier transistor en réponse à un signal de sélection de bloc qui sélectionne un bloc parmi les premier et second blocs de mémoire;20 un troisième transistor pour mémoriser le signal de compte en réponse à une sortie du second transistor; et
un quatrième transistor pour transmettre le contenu mémorisé dans le troisième transistor à une ligne de bit en réponse à un signal de colonne provenant du moyen de commande et25 d'interface.
11. Capteur d'image CMOS selon la revendication 6, caractérisé en ce que le capteur d'image CMOS comprend également un multiplexeur pour sélectionner des sorties du
moyen de mémorisation dans le mode normal ou de test.
12. Capteur d'image CMOS selon la revendication 10, dans lequel la matrice de pixels comprend NxM pixels, caractérisé en ce que le moyen de comparaison comprend N amplificateurs opérationnels et le moyen de mémorisation comprend 4x(nombre
de bits à traiter)xN circuits verrous.
13. Capteur d'image CMOS selon la revendication 3, caractérisé en ce que le registre invisible pour l'utilisateur mémorise le contenu du registre de
configuration qui est en cours de traitement.
14. Capteur d'image CMOS ayant une matrice de pixels pour délivrer des signaux analogiques détectés en provenance d'un objet, le capteur d'image CMOS étant caractérisé en ce qu'il comprend: un convertisseur analogique-numérique incluant: a) un générateur de tension pour produire une première15 tension de référence; b) un moyen de comparaison pour comparer les signaux analogiques à la tension de référence; et c) un moyen de mémorisation pour mémoriser des signaux numériques en réponse à des sorties provenant du moyen de20 comparaison; et un circuit logique pour détecter si le convertisseur analogique- numérique fonctionne de manière erronée ou pas, dans lequel le circuit logique fonctionne en réponse à une information de mode de test mémorisée dans un registre de25 mode compris dans le capteur d'image CMOS, commande le générateur de tension de façon à ce que le moyen de comparaison reçoive une seconde tension de référence et une tension de test et mémorise dans le moyen de mémorisation des signaux numériques produits en réponse à un signal de30 commande provenant du moyen de comparaison, et dans lequel le moyen de mémorisation délivre les signaux numériques
mémorisés à une borne de sortie du capteur d'image CMOS.
15. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que le capteur d'image CMOS comprend un
registre invisible pour l'utilisateur.
16. Capteur d'image CMOS selon la revendication 15, caractérisé en ce que le capteur d'image CMOS comprend une
pluralité de registres de configuration qui sont des registres visibles pour l'utilisateur et dans lequel les registres de configuration comprennent un registre de mode10 de test.
17. Capteur d'image CMOS selon la revendication 16, caractérisé en ce que le registre invisible pour
l'utilisateur mémorise le contenu du registre de15 configuration qui est en cours de traitement.
18. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que le capteur d'image CMOS comprend également un multiplexeur pour sélectionner des sorties du
moyen de mémorisation dans un mode normal ou de test.
19. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que le moyen de mémorisation a une structure de type pipeline, le moyen de mémorisation inclut25 des premier et second tampons, chacun d'eux ayant des premier et second blocs de mémoire, dans lequel le premier
bloc de mémoire mémorise des valeurs de décalage produites dans le capteur d'image CMOS et le second bloc de mémoire mémorise des valeurs de données provenant de la matrice de30 pixels.
20. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que les signaux numériques sont des signaux de compte produits par un convertisseur de code.35
21. Capteur d'image CMOS selon la revendication 19, caractérisé en ce que le moyen de mémorisation comprend une pluralité de circuits verrous, le circuit verrou incluant: un premier transistor recevant des signaux de compte en 5 réponse au signal de commande provenant du moyen de comparaison; un second transistor pour transférer une sortie du premier transistor en réponse à un signal de sélection de bloc qui sélectionne un bloc parmi les premier et second blocs de10 mémoire; un troisième transistor pour mémoriser les signaux de compte
en réponse à une sortie du second transistor; et un quatrième transistor pour transférer le contenu mémorisé dans le troisième transistor à une ligne de bit en réponse à15 un signal de colonne.
22. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que la matrice de pixels comprend NxM pixels, caractérisé en ce que le moyen de comparaison20 comprend N amplificateurs opérationnels et le moyen de mémorisation comprend 4x(nombre de bits à traiter)xN
circuits verrous.
23. Capteur d'image CMOS selon la revendication 14, caractérisé en ce que le moyen de mémorisation est interfacé de manière asynchrone avec des circuits externes à
l'extérieur de celui-ci.
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